JP2021111634A - 抵抗変化型記憶装置 - Google Patents

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Abstract

【課題】 改良された３次元構造を有する抵抗変化型記憶装置を提供する。【解決手段】 本発明の抵抗変化型メモリは、基板の主面に対して垂直方向に延在する複数のピラー２００と、水平方向に延在する複数のビット線２１０と、複数のピラー２００と複数のビット線２１０との交差部に形成されたメモリセル２２０とを含み、メモリセル２２０は、ピラー２００の外周に形成されたゲート絶縁膜２２２と、ゲート絶縁膜２２２の外周に形成されたチャンネル領域を提供する半導体膜２２４と、半導体膜２２４の外周の一部に形成され可変抵抗素子２２６とを含む。可変抵抗素子２２６の外周の電極領域が隣接する一対のビット線２１０の一方に接続され、半導体膜２２４が他方のビット線に接続される。【選択図】 図３

Description

本発明は、抵抗変化型のメモリセルを用いた抵抗変化型記憶装置に関し、特に、抵抗変化型のメモリセルを含むアレイの３次元構造に関する。
抵抗変化型ランダムアクセスメモリ（以下、抵抗変化型メモリと略す）は、行アドレスおよび列アドレスに従いランダムにメモリセルを選択し、選択したメモリセルからデータを読出し、あるいは選択したメモリセルにデータを書込むことができる。１つのメモリセルは、１つの可変抵抗素子とこれに直列に接続された１つのアクセス用トランジスタとを含む。例えば、アクセス用トランジスタのゲートがワード線に電気的に接続され、ドレインが可変抵抗素子の一方の電極に電気的に接続され、可変抵抗素子の他方の電極がビット線に電気的に接続され、ソースがソース線に電気的に接続される。一般に、可変抵抗素子を低抵抗状態に書込みすることをセット（ＳＥＴ）、高抵抗状態に書込みすることをリセット（ＲＥＳＥＴ）という。
高集積化を図るため抵抗変化型メモリを３次元構造で製造する技術が、例えば、特許文献１によって開示されている。特許文献１の抵抗変化型メモリは、図１に示すように、ビット線として機能する垂直方向に延在する導電性ピラー１０と、水平方向に延びるワード線２０Ａ、２０Ｂと、ピラー１０とワード線２０Ａ、２０Ｂの交差部に形成された相補型の抵抗メモリ素子２０Ａ、２０Ｂとを含んで構成される。相補型の抵抗メモリ素子２０Ａ、２０Ｂのそれぞれは、可変抵抗素子として機能する第１の半導体酸化膜２１、中間電極としての導電膜２２、可変抵抗素子として機能する第２の半導体酸化膜２３を含む。相補型の抵抗メモリ素子２０Ａ、２０Ｂを物理的に分離することで、メモリ素子間に所望しないスニーク電流が生じるのを抑制している。
米国特許出願公開第２０１７／０３３０９１６号公報
特許文献１に示す３次元構造の抵抗変化型メモリでは、相補型の抵抗メモリ素子２０Ａ、２０Ｂが導電膜２２の両側に第１および第２の半導体酸化膜２１、２３を形成しているが、可変抵抗素子としての信頼性を保つためには、これらの半導体酸化膜を均質に一定の膜厚で再現性良く形成しなければならない。しかしながら、そのための製造工程は容易でなく、結果として、製造コストの増加や歩留りの低下を招くおそれがある。
本発明は、このような従来の課題を解決するのであり、改善された３次元構造を有する抵抗変化型記憶装置を提供することを目的とする。
本発明に係る抵抗変化型記憶装置は、基板の主面に対して垂直方向に延在し、第１の導電型の半導体材料から構成される複数の垂直部材と、前記基板の主面に対して水平方向に延在し、導電性材料から構成される複数の水平部材と、前記複数の垂直部材と前記複数の水平部材とのそれぞれの交差部に形成されたメモリセルとを含み、前記メモリセルは、前記垂直部材の外周に形成されたゲート絶縁膜と、前記ゲート絶縁膜の外周に形成された第２の導電型の半導体材料から構成される半導体膜と、前記半導体膜の外周の一部に形成され可変抵抗膜とを含み、前記可変抵抗膜の外周の電極領域が隣接する一対の水平部材の一方に接続され、前記半導体膜が他方に接続される。
ある実施態様では、前記垂直部材から前記ゲート絶縁膜を介して前記半導体膜に電圧が印加されたとき、前記半導体膜にはチャンネルが形成され、前記一対の水平部材は、前記電極領域および前記チャンネルを介して電気的に接続される。ある実施態様では、前記複数の垂直部材、前記複数の水平部材および前記半導体膜は、ポリシリコン材料から構成される。ある実施態様では、前記複数の垂直部材は２次元的に配置され、前記複数の水平部材は、垂直方向に配置され、複数のメモリセルが３次元に配置される。ある実施態様では、抵抗変化型記憶装置はさらに、行アドレス信号に基づき垂直部材を選択する行選択手段と、列アドレス信号に基づき水平部材を選択する列選択手段と、前記行選択手段および前記列選択手段により選択されたメモリセルの読出しまたは書込みを制御する制御手段とを有し、前記制御手段は、選択メモリセルに接続された前記一対の水平部材の一方に読出し電圧または書込み電圧を印加し、他方に基準電圧またはＧＮＤを印加する。ある実施態様では、前記行選択手段および前記列選択手段によりメモリセルをランダムに選択する。ある実施態様では、前記複数の垂直部材が対応するワード線に接続され、前記複数の水平部材が対応するビット線に接続され、前記行選択手段がワード線を選択し、前記列選択手段がビット線を選択することでメモリセルが選択される。ある実施態様では、行方向の奇数番目の垂直部材の一方の端部が、水平方向に延在する第１のワード線に電気的に接続され、行方向の偶数番目の垂直部材の前記一方の端部と対向する他方の端部が、水平方向に延在する第２のワード線に電気的に接続される。ある実施態様では、行方向のメモリセルがビット線を共有し、同一行の複数のメモリセルが第１組のメモリセルと第２組のメモリセルとを含み、第１組のメモリセルと第２組のメモリセルが交互に位置し、第１組のメモリセルが第１のワード線に電気的に接続され、第２組のメモリセルが第２のワード線に接続され、第１組のメモリセルが選択されたとき第２組のメモリセルが非選択であり、第２組のメモリセルが選択されたとき第１組のメモリセルが非選択である。ある実施態様では、前記制御手段は、選択された第１組のメモリセルまたは選択された第２組のメモリセルに接続された選択ビット線対に読出しまたは書込みのためのバイアス電圧を印加する。ある実施態様では、抵抗変化型記憶装置はさらに、基板と、当該基板の表面または基板内に形成された周辺回路とを含み、前記周辺回路上には、前記複数の垂直部材および前記複数の水平部材が形成され、前記複数の垂直部材および前記複数の水平部材は、多層配線構造を介して前記周辺回路に電気的に接続される。ある実施態様では、前記多層配線構造は、複数の導電層と複数の絶縁層との積層を含み、選択された導電層が選択された垂直部材または水平部材に接続される。ある実施態様では、前記周辺回路は、行アドレス信号に基づき垂直部材を選択する行選択回路および列アドレス信号に基づき水平部材を選択する列選択回路を含む。
本発明に係る上記記載の抵抗変化型記憶装置の製造方法は、前記複数の水平部材と前記複数の水平部材とをそれぞれ電気的に絶縁する層間絶縁膜とが形成された基板を用意し、前記水平部材および前記層間絶縁膜を貫通する開口を形成し、前記開口の側壁の一部に前記可変抵抗膜を形成し、前記可変抵抗膜を含む開口の側壁の全周に前記半導体膜を形成し、前記半導体膜の開口内に前記垂直部材を形成する工程を含む。ある実施態様では、前記基板は、シリコン基板と絶縁層を含み、前記シリコン基板表面には、前記行選択手段、前記列選択手段および前記制御手段の周辺回路が形成され、前記絶縁層上に前記複数の水平部材、前記垂直部材および前記可変抵抗膜を含むメモリセルが形成される。
本発明によれば、複数の垂直部材と複数の水平部材との各交差部にメモリセルを形成し、可変抵抗膜の外周の電極領域が一方の水平部材に電気的に接続され、半導体膜が他方の水平部材に電気的に接続されるようにメモリセルを構成することで、メモリセルアレイの３次元構造を従来と比べ簡易にしかつ製造工程を容易にした抵抗変化型記憶装置を提供することができる。
従来の３次元構造の抵抗変化型メモリの概略構成を示す図である。 本発明の実施例に係る抵抗変化型メモリの電気的な構成を示すブロック図である。 本発明の実施例に係る抵抗変化型メモリのメモリセルアレイの一部の概略構成を示す図であり、図３（Ａ）は斜視図、図３（Ｂ）は平面図を示す。 図４（Ａ）は、図３（Ｂ）のＡ−Ａ線の概略断面図、図４（Ｂ）ないし（Ｄ）は、本実施例のメモリセルアレイの製造工程を説明する図である。 図５（Ｅ）ないし、（Ｈ）は、本実施例のメモリセルアレイの製造工程を説明する図である。 図６（Ｉ）ないし（Ｋ）は、本実施例のメモリセルアレイの製造工程を説明する図である。 本実施例においてメモリセルが選択されたときのアクセス用トランジスタと可変抵抗素子との接続関係を示す図である。 本発明の第２の実施例によるメモリセルアレイの構成を示す図である。 本発明の第２の実施例よるメモリセルアレイの３次元構造を模式的に示す図である。 本発明の第２の実施例によるピラーとワード線との接続例を示す図である。 本発明の実施例に係るメモリセルアレイの３次元構造を基板上に積層した例を示す概略断面図である。
本発明は、スタックされたメモリセルアレイ、つまり３次元構造を有するメモリセルアレイを含む抵抗変化型メモリを提供する。本発明の抵抗変化型メモリは、メモリセルをランダムアクセスする機能に加え、複数のメモリセルを同時にアクセスする機能を備える。３次元構造で形成されるメモリセルは、一対のビット線間に１つのアクセス用トランジスタとその両側に形成された可変抵抗素子を含む。行方向のメモリセルは、隣接するメモリセル間でビット線を共有し、一方のメモリセルが選択されるとき他方のメモリセルが非選択となるようにメモリセルの選択が行われ、選択メモリセルに接続された選択ビット線に不所望なスニークパスが形成されるのが防止される。
また、本発明の３次元構造のメモリセルアレイは、クロスバーアレイまたはクロスバーメモリに適用することができる。クロスバーアレイは、ＡＩハードウエアとしてのニューラルネットワークを構成するためのデバイスとして使用される。
次に、本発明の実施例について図面を参照して詳細に説明する。図２は、本実施例の抵抗変化型メモリの電気的な構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、３次元構造を有するメモリセルアレイ１１０、行選択／駆動回路１２０、列選択／駆動回路１３０、センス回路１４０、書込み／読出しバイアス回路１５０、制御回路１６０、各部を接続する内部バス１７０を含んで構成される。
図３（Ａ）は、本実施例のメモリセルアレイ１１０の一部を模式的に示した斜視図、図３（Ｂ）は、その概略平面図である。図面は、４つのメモリセルを例示している。メモリセルアレイ１１０は、図示しない基板（例えば、シリコン基板）の主面に対して垂直方向に延在する複数のピラー２００（図面には、４本のピラー）と、水平方向に延在しかつ複数のピラー２００と交差する複数のビット線２１０（図面には、６本のビット線）と、複数のピラー２００と複数のビット線２１０の交差部に形成された抵抗変化型のメモリセル２２０とを含んで構成される。
ピラー２００は、例えば、Ｎ型のポリシリコン材料から構成され、ピラー２００は、後述するように、対応するワード線に電気的に接続される。ピラー２００の外周の全体には、図３（Ｂ）に示すように、一定の膜厚でゲート絶縁膜２２２（例えば、シリコン酸化膜など）が形成され、さらにゲート絶縁膜２２２の外周の全体にはＰ型のポリシリコン材料から構成される半導体膜２２４が形成される。半導体膜２２４は、アクセス用トランジスタのチャンネル領域として機能し、ピラー２００から電界が印加されたとき反転層を形成する。さらに半導体膜２２４の外周の一部には可変抵抗素子２２６が形成される。可変抵抗素子２２６は、半導体膜２２４の一部を覆うように扇状に形成され、図の例では、半導体膜２２４の約半周を覆うように可変抵抗素子２２６が形成されている。可変抵抗素子２２６は、内側の電極層と、外側の電極層と、これらの電極層の間に形成されたスイッチング層とを含む。スイッチング層は、例えば、ＨＦＯ２のような金属酸化物から構成される。
ビット線２１０は、例えば、Ｎ型のポリシリコン材料から構成され、ピラー２００との交差部において、一方のビット線２１０が可変抵抗素子２２６の外側の電極層に電気的に接続され、他方のビット線２１０が可変抵抗素子２２６によって覆われていない半導体膜２２４に接続される。図４（Ａ）に、図３（Ｂ）のメモリセルアレイのＡ−Ａ線断面図を示す。
次に、図３に示すメモリセルの製造方法の一例を、図４（Ｂ）〜（Ｄ）、図５（Ｅ）〜図５（Ｈ）、図６（Ｉ）〜（Ｋ）を参照して説明する。先ず、図４（Ｂ）に示すように、基板上に、層間絶縁膜２３０、下層側のビット線２１０Ａ、層間絶縁膜２３２、上層側のビット線２１０Ｂ、層間絶縁膜２３４を順次形成する。ビット線２１０Ａ、２１０Ｂは、Ｎ＋のポリシリコン層であり、層間絶縁膜２３０、２３２、２３４は、例えば、シリコン酸化膜やシリコン窒化膜などである。
次に、フォトリソ工程を用いて層間絶縁膜２３４上にエッチング用マスクを形成する。エッチング用マスクの形状およびサイズは、ピラー２００の外形を規定し、例えば、ピラー２００が円柱状であれば、エッチング用マスクは円形状に形成される。エッチング用マスクを用いて、積層された層間絶縁膜２３０、２３２、２３４およびビット線２１０Ａ、２１０Ｂを異方性エッチング等によりエッチングし、図４（Ｃ）に示すような円筒状の開口２４０を形成する。
次に、エッチング用マスクを除去し、図４（Ｄ）に示すように全面に、可変抵抗素子の材料層２５０を形成する。この材料層２５０は、外側の電極層、スイッチング層（例えば、酸化ハフニウム（ＨｆＯｘ））および内側の電極層の積層を含む。次に、エッチング用マスク（図示省略）を形成し、このマスクを用いて材料層２５０を異方性エッチングおよび／または等方性エッチングし、図５（Ｅ）に示すように、開口２４０の側壁の一部（例えば、開口２４０の半周）に可変抵抗素子２２６を形成する。
次に、エッチング用マスクを除去し、図５（Ｆ）に示すように全面にＰ＋のポリシリコン材料２６０を形成し、次いでエッチング用マスク（図示省略）を形成し、このマスクを用いてポリシリコン材料２６０を異方性エッチングおよび／または等方性エッチングし、図５（Ｇ）に示すように、開口２４０の側壁であって、可変抵抗素子２２６の内側に半導体膜２２４を形成する。これにより、可変抵抗素子２２６が半導体膜２２４によって覆われる。
次に、エッチング用マスクを除去し、図５（Ｈ）に示すように全面にＳｉＯ２等の絶縁材料２７０を形成し、次いでエッチング用マスク（図示省略）を形成し、このマスクを用いて絶縁材料２７０を異方性エッチングおよび／または等方性エッチングし、図６（Ｉ）に示すように、開口２４０の側壁であって、半導体膜（ポリシリコン層）２２４の内側にゲート絶縁膜２２２を形成する。
次に、エッチング用マスクを除去し、図６（Ｊ）に示すように全面にＮ＋のポリシリコン材料２８０を形成し、例えば、ポリシリコン材料２８０をエッチンバックまたは平坦化することで図６（Ｋ）に示すようなピラー２００を形成する。なお、上記の製造工程は、ビット線２１０Ａ、２１０Ｂを先に形成し、その後にピラー２００を形成したが、これに限らず、ピラー２００とその周囲のゲート絶縁膜２２２、半導体膜２２４および可変抵抗素子２２６を形成した後にビット線２１０を形成するようにしてもよい。また、本実施例のメモリセルアレイは、上記の製造方法に限らず、他の製造工程を用いて製造されるものであってもよい。
再び図２を参照する。行選択／駆動回路１２０は、制御回路１６０からの行アドレスに基づきワード線を選択し、選択したワード線に電圧を印加する。行方向に延在する複数のワード線は、対応するピラー２００に電気的に接続される。列選択回路１３０は、制御回路１６０からの列アドレスに基づきビット線を選択する。センス回路１４０は、読出し動作時に、行選択／駆動回路１２０および列選択回路１３０によって選択されたメモリセルのビット線対を流れる電流または電圧をセンスし、そのセンス結果を表すデータを内部データバス１７０を介して制御回路１６０へ出力する。書込み／読出しバイアス回路１５０は、読出し動作時、選択メモリセルのビット線対に読出し動作のためのバイアスを印加し、また、書込み動作時、制御回路１６０から受け取った書込みデータに基づき選択メモリセルのビット線対にセットまたはリセットのバイアスを印加する。
制御回路１６０は、ハードウエアおよび／またはソフトウエアにより構成され、各部の動作を制御する。ある実施態様では、制御回路１６０は、ＲＯＭ／ＲＡＭを含むマイクロコントローラ、マイクロプロセッサ、あるいはステートマシン等を含み、例えば、ＲＯＭ／ＲＡＭに格納されたソフトウエアを実行することで読出し動作、プログラム動作（セット、リセット）などを制御する。また、制御回路１６０は、各部と内部データバス１７０により接続され、外部から受け取ったデータ（アドレスを含む）を各部へ供給し、またセンス回路１４０から受け取った読出しデータを外部へ出力する。
次に、本実施例の抵抗変化型メモリの詳細の動作について説明する。図７（Ａ）、（Ｂ）は、あるメモリセルが選択されたときのアクセス用トランジスタと可変抵抗素子との接続関係を示している。ここでは、行選択／駆動回路１２０によりメモリセルＭＣ０のピラー２００に接続されたワード線ＷＬ０が選択され、列選択回路１３０によりビット線対ＢＬ０／ＢＬ１が選択されるものとする。ワード線ＷＬ０に正のある電圧が印加されると、ゲート絶縁膜２２２を介して半導体膜２２４に電界が印加され、半導体膜２２４の全体がＮ型に反転され、チャンネル領域が形成される。その結果、半導体膜２２４は、可変抵抗素子２２６の外側の電極領域を介してビット線ＢＬ０に電気的に接続され、また、可変抵抗素子２２６の電極領域と対向する領域においてＮ型に反転したチャンネル領域がＮ型のポリシリコン層であるビット線ＢＬ１に電気的に接続される。
ビット線ＢＬ０と半導体膜２２４との間の電流経路Ｋ０には、可変抵抗素子２２６による抵抗成分Ｒ０が形成され、ビット線ＢＬ１と半導体膜２２４との間の電流経路Ｋ１は、Ｎ型のポリシリコンによる低抵抗領域である。図７（Ｂ）は、図７（Ａ）の等価回路図であり、選択メモリセルＭＣ０は、一対のビット線ＢＬ０／ＢＬ１間に１つのアクセス用トランジスタとその一方に抵抗成分Ｒ０を含み、１Ｒ１Ｔのメモリセルが構成される。
選択メモリセルＭＣ０と行方向に隣接するメモリセルＭＣ１は、選択メモリセルＭＣ０とビット線ＢＬ１を共有するが、ワード線ＷＬ１は非選択であり（ワード線ＷＬ１にはＧＮＤ電位または閾値より低い電圧が印加される）、半導体膜２２４には反転層が形成されず、メモリセルＭＣ１のアクセス用トランジスタはオフのままである。従って、ビット線ＢＬ１は、非選択メモリセルＭＣ１から事実上隔離され、スニーク電流パスの形成が回避される。
また、選択メモリセルＭＣ０と列方向に隣接するメモリセルＭＣ２は、選択メモリセルＭＣ０とビット線対ＢＬ０／ＢＬ１を共有するが、ワード線ＷＬ２は非選択であり、ビット線対ＢＬ０／ＢＬ１と半導体膜２２４との間にはＰＮ障壁が形成され、アクセス用トランジスタはオフのままである。従って、ビット線対ＢＬ０／ＢＬ１は、非選択メモリセルＭＣ２（列方向でビット線対ＢＬ０／ＢＬ１を共有する他の非選択メモリセルも同様）から事実上隔離され、スニーク電流パスの形成が回避される。
次に、選択メモリセルＭＣ０の書込み動作について説明する。書込み／読出しバイアス回路１５０は、制御回路１６０からの書込みデータに基づき選択メモリセルＭＣ０にセットまたはリセットの書込みを行う。セット書込みでは、行選択／駆動回路１２０は、選択ワード線ＷＬ０に書込み電圧Ｖｓｅｔを印加し、非選択ワード線にＧＮＤを印加する。書込み／読出しバイアス回路１５０は、一方の選択ビット線ＢＬ０にセット書込み電圧Ｖｓを印加し（Ｖｓｅｔ＞Ｖｓ）、他方の選択ビット線ＢＬ１にＧＮＤを印加する。これにより、ビット線ＢＬ０からビット線ＢＬ１に向けて電圧が印加され、可変抵抗素子２２６つまり電流経路Ｋ０上の抵抗成分Ｒ０が低抵抗状態にプログラムされる。
リセット書込みでは、セット書込みときと異なる極性の電圧をビット線対ＢＬ０／ＢＬ１に印加する。すなわち、行選択／駆動回路１２０は、選択ワード線ＷＬ０に書込み電圧Ｖｒｓｅｔを印加し、非選択ワード線にＧＮＤを印加する。書込み／読出しバイアス回路１５０は、一方の選択ビット線ＢＬ０にＧＮＤを印加し、他方の選択ビット線ＢＬ１にリセット書込み電圧Ｖｒを印加する（Ｖｒｓｅｔ＞Ｖｓ）。これにより、ビット線ＢＬ１からビット線ＢＬ０に向けて電圧が印加され、可変抵抗素子２２６つまり電流経路Ｋ０上の抵抗成分Ｒ０が高抵抗状態にプログラムされる。
選択メモリセルＭＣ０の読出し動作では、行選択／駆動回路１２０は、選択ワード線ＷＬ０に読出し電圧Ｖｒｅａｄを印加し、非選択ワード線にＧＮＤを印加する。書込み／読出しバイアス回路１５０は、一方の選択ビット線ＢＬ０に読出し電圧Ｖｂｌを印加し、他方の選択ビット線ＢＬ１にＧＮＤを印加する。可変抵抗素子２２６が低抵抗状態（セット）であれば、選択ビット線ＢＬ０から選択ビット線ＢＬ１に大きな電流が流れ、可変抵抗素子が高抵抗状態（リセット）であれば、選択ビット線ＢＬ０から選択ビット線ＢＬ１に小さな電流が流れる。センス回路１４０は、選択ビット線対ＢＬ０／ＢＬ１間の電流または電圧をセンスし、センス結果に応じたデータ「０」、「１」を読出しデータとして内部データバス１７０を介して制御回路１６０へ出力する。
上記実施例では、可変抵抗素子２２６を略半円状に形成したが、これは一例であり、可変抵抗素子２２６は、少なくともビット線ＢＬ０に電気的に接触する領域を備える形状であれば良い。また、上記実施例では、ビット線ＢＬ０に可変抵抗素子２２６を接続し、ビット線ＢＬ１に半導体膜２２４を接続したが、これは一例であり、ビット線ＢＬ０に半導体膜２２４を接続し、ビット線ＢＬ１に可変抵抗素子２２６を接続するようにしてもよい。
次に、本発明の第２の実施例について説明する。上記実施例は、１つのメモリセルをランダムアクセスする例を示したが、第２の実施例は、複数のメモリセルを同時にアクセス可能なアレイ構成に関する。このようなアレイ構成は、いわゆるクロスバーアレイに適している。
図８に、第２の実施例のメモリセルアレイの一部の回路構成を示す。行方向に配置されたメモリセルＭＣ０〜ＭＣ３は、ワード線ＷＬ０、ＷＬ１に交互に接続され、ワード線ＷＬ０が選択されたとき、図８（Ａ）に示すように、メモリセルＭＣ０、ＭＣ２のアクセス用トランジスタがオンする（つまり、半導体膜２２４に反転層が形成され）。他方、ワード線ＷＬ１が選択されたとき、図８（Ｂ）に示すように、メモリセルＭＣ１、ＭＣ３のアクセス用トランジスタがオンする。書込み／読出しバイアス回路１５０は、選択されたビット線対の一方のビット線に読出し電圧Ｖｂｌ、セット書込み電圧Ｖｓ、リセット書込み電圧Ｖｒを印加し、他方のビット線を仮想接地する。
行選択／駆動回路１２０により１つのワード線が選択されたとき、選択ワード線に接続された複数のメモリセルのアクセス用トランジスタが同時にオンされ、複数のメモリセルに記憶された複数データを一括読出したり、あるいは複数のメモリセルに複数データを一括して書込むことができる。例えば、このような複数データの入出力は、クロスバーアレイの行列演算に利用することができる。
行方向に隣接するメモリセル間でビット線を共有しても、選択メモリセルの間に非選択メモリセルが存在し、非選択メモリセルのアクセス用トランジスタがオフするため、選択メモリセルのビット線対は、非選択メモリセルによって干渉されず、所望のバイアスを印加することができる。また、ここには図示しないが、列方向でビット線を共有する非選択メモリのアクセス用トランジスタもオフするため、選択メモリセルの選択ビット対は、非選択メモリセルによって干渉されず、不所望なスニーク電流パスが形成されるのが抑制される。
図９は、図８に示すアレイ構成を立体的に表したものであり、ここでは、スタックされた垂直方向の２段のビット線が示されている。アレイの基本的な動作は、図８のときと同様である。選択ワード線ＷＬ０によりメモリセルＭＣ２＿０、ＭＣ２＿１が選択されたとき、メモリセルＭＣ２＿０、ＭＣ２＿１のアクセス用トランジスタがオンされ、ビット線対ＢＬ１＿０／ＢＬ２＿０とビット線対ＢＬ１＿１／ＢＬ２＿１とが選択される。選択ワード線ＷＬ１によりメモリセルＭＣ１＿０、ＭＣ１＿１が選択されたとき、メモリセルＭＣ１＿０、ＭＣ１＿１のアクセス用トランジスタがオンされ、ビット線対ＢＬ０＿０／ＢＬ１＿０とビット線対ＢＬ０＿１／ＢＬ１＿１とが選択される。
図１０は、メモリセルアレイのピラーとワード線との好ましい接続例を示す概略斜視図である。ワード線ＷＬ０は、行方向に配置された複数のピラー２００の上端部に１つおきに接続され、ワード線ＷＬ１は、ワード線ＷＬ０によって接続されていないピラー２００の下端部に１つおきに接続される。ワード線ＷＬ０、ＷＬ１は、導電性のポリシリコンあるいは金属層であることができる。ピラー２００の上下方向からピラー２００を交互にワード線ＷＬ０、ＷＬ１に接続することで、ワード線ＷＬ０、ＷＬ１を同一平面に配線する場合と比較して、メモリセルアレイの高集積化を図り、メモリセルアレイの水平方向の専有面積を削減することができる。
図１１は、本実施例のメモリセルアレイを基板上に積層した例を示す概略断面図である。基板として、例えばシリコン基板３００を用い、このシリコン基板３００上に３次元構造のメモリセルアレイ３１０を形成する。シリコン基板３００の表面またはその内部には、行選択／駆動回路１２０、列線選択回路１３０、センス回路１４０、書込み／読出しバイアス回路１５０および制御回路１６０等の周辺回路３２０が形成される。メモリセルアレイ３１０の選択されたピラー２００、選択されたビット線２１０および選択されたワード線等は、多層配線構造を介して周辺回路３２０の行選択／駆動回路１２０、列選択回路１３０、センス回路、書込み／読出しバイアス回路１５０および制御回路１６０に電気的に接続される。多層配線構造は、複数の導電層（ポリシリコン層および金属層）、複数の層間絶縁膜、層間絶縁膜に形成されたビア（またはコンタクトホール）、ビア内に形成されたプラグコンタクト等を含み、垂直方向に積層されたビット線やワード線と周辺回路３２０との電気的な接続を可能にする。
ある１つの実施態様では、シリコン基板３００上に絶縁層３３０が形成され、絶縁層３３０上に導電層３４０が形成され、導電層３４０上にメモリセルアレイ３１０が形成される。導電層３４０は、例えば、メモリセルアレイ３１０の共通のソース（ＧＮＤ電位）あるいは電源ラインを提供する。導電層３４０は、例えば、ｎ型のポリシリコン層、あるいは金属層とｎ型のポリシリコン層との積層から構成される。このようにシリコン基板３００に周辺回路３２０を形成し、その上にメモリセルアレイ３１０を積層することで、メモリチップの２次元的な面積を小さくすることができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：抵抗変化型メモリ
１１０：メモリセルアレイ
１２０：行選択／駆動回路
１３０：列選択回路
１４０：センス回路
１５０：書込み／読出しバイアス回
１６０：制御回路
１７０：内部バス
２００：ピラー
２１０：ビット線
２２０：メモリセル
２２２：ゲート絶縁膜
２２４：半導体膜
２２６：可変抵抗素子
３００：シリコン基板
３１０：メモリセルアレイ
３２０：周辺回路

Claims (15)

  1. 基板の主面に対して垂直方向に延在し、第１の導電型の半導体材料から構成される複数の垂直部材と、
    前記基板の主面に対して水平方向に延在し、導電性材料から構成される複数の水平部材と、
    前記複数の垂直部材と前記複数の水平部材とのそれぞれの交差部に形成されたメモリセルとを含み、
    前記メモリセルは、前記垂直部材の外周に形成されたゲート絶縁膜と、前記ゲート絶縁膜の外周に形成された第２の導電型の半導体材料から構成される半導体膜と、前記半導体膜の外周の一部に形成され可変抵抗膜とを含み、前記可変抵抗膜の外周の電極領域が隣接する一対の水平部材の一方に接続され、前記半導体膜が他方に接続される、抵抗変化型記憶装置。
  2. 前記垂直部材から前記ゲート絶縁膜を介して前記半導体膜に電圧が印加されたとき、前記半導体膜にはチャンネルが形成され、前記一対の水平部材は、前記電極領域および前記チャンネルを介して電気的に接続される、請求項１に記載の抵抗変化型記憶装置。
  3. 前記複数の垂直部材、前記複数の水平部材および前記半導体膜は、ポリシリコン材料から構成される、請求項１または２に記載の抵抗変化型記憶装置。
  4. 前記複数の垂直部材は２次元的に配置され、前記複数の水平部材は、垂直方向に配置され、複数のメモリセルが３次元に配置される、請求項１ないし３いずれか１つに記載の抵抗変化型記憶装置。
  5. 抵抗変化型記憶装置はさらに、
    行アドレス信号に基づき垂直部材を選択する行選択手段と、
    列アドレス信号に基づき水平部材を選択する列選択手段と、
    前記行選択手段および前記列選択手段により選択されたメモリセルの読出しまたは書込みを制御する制御手段とを有し、
    前記制御手段は、選択メモリセルに接続された前記一対の水平部材の一方に読出し電圧または書込み電圧を印加し、他方に基準電圧またはＧＮＤを印加する、請求項１または２に記載の抵抗変化型記憶装置。
  6. 前記行選択手段および前記列選択手段によりメモリセルをランダムに選択する、請求項５に記載の抵抗変化型記憶装置。
  7. 前記複数の垂直部材が対応するワード線に接続され、前記複数の水平部材が対応するビット線に接続され、
    前記行選択手段がワード線を選択し、前記列選択手段がビット線を選択することでメモリセルが選択される、請求項５または６に記載の抵抗変化型記憶装置。
  8. 行方向の奇数番目の垂直部材の一方の端部が、水平方向に延在する第１のワード線に電気的に接続され、行方向の偶数番目の垂直部材の前記一方の端部と対向する他方の端部が、水平方向に延在する第２のワード線に電気的に接続される、請求項７に記載の抵抗変化型記憶装置。
  9. 行方向のメモリセルがビット線を共有し、同一行の複数のメモリセルが第１組のメモリセルと第２組のメモリセルとを含み、第１組のメモリセルと第２組のメモリセルが交互に位置し、
    第１組のメモリセルが第１のワード線に電気的に接続され、第２組のメモリセルが第２のワード線に接続され、
    第１組のメモリセルが選択されたとき第２組のメモリセルが非選択であり、第２組のメモリセルが選択されたとき第１組のメモリセルが非選択である、請求項７に記載の抵抗変化型記憶装置。
  10. 前記制御手段は、選択された第１組のメモリセルまたは選択された第２組のメモリセルに接続された選択ビット線対に読出しまたは書込みのためのバイアス電圧を印加する、請求項９に記載の抵抗変化型記憶装置。
  11. 抵抗変化型記憶装置はさらに、基板と、当該基板の表面または基板内に形成された周辺回路とを含み、
    前記周辺回路上には、前記複数の垂直部材および前記複数の水平部材が形成され、
    前記複数の垂直部材および前記複数の水平部材は、多層配線構造を介して前記周辺回路に電気的に接続される、請求項１に記載の抵抗変化型記憶装置。
  12. 前記多層配線構造は、複数の導電層と複数の絶縁層との積層を含み、選択された導電層が選択された垂直部材または水平部材に接続される、請求項１１に記載の抵抗変化型記憶装置。
  13. 前記周辺回路は、行アドレス信号に基づき垂直部材を選択する行選択回路および列アドレス信号に基づき水平部材を選択する列選択回路を含む、請求項１１に記載の抵抗変化型記憶装置。
  14. 請求項１ないし１３いずれか１つに記載の抵抗変化型記憶装置の製造方法であって、
    前記複数の水平部材と前記複数の水平部材とをそれぞれ電気的に絶縁する層間絶縁膜とが形成された基板を用意し、
    前記水平部材および前記層間絶縁膜を貫通する開口を形成し、
    前記開口の側壁の一部に前記可変抵抗膜を形成し、
    前記可変抵抗膜を含む開口の側壁の全周に前記半導体膜を形成し、
    前記半導体膜の開口内に前記垂直部材を形成する工程を含む、製造方法。
  15. 前記基板は、シリコン基板と絶縁層を含み、前記シリコン基板表面には、前記行選択手段、前記列選択手段および前記制御手段の周辺回路が形成され、前記絶縁層上に前記複数の水平部材、前記垂直部材および前記可変抵抗膜を含むメモリセルが形成される、請求項１４に記載の製造方法。
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