JP2019165114A - 抵抗変化型記憶装置 - Google Patents

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Abstract

【課題】動作の安定性が高い抵抗変化型記憶装置を提供する。【解決手段】抵抗変化型記憶装置は、基板と、前記基板の上面に平行な第1方向に沿って配列され、前記上面と交差する第2方向に延びる複数の電極と、前記電極から見て、前記上面に平行で前記第1方向と交差した第3方向に設けられ、電流が流れることによって抵抗値が変化する抵抗変化膜と、前記電極と前記抵抗変化膜との間に設けられた半導体膜と、前記電極と前記半導体膜との間に設けられた絶縁膜と、を備える。【選択図】図2

Description

実施形態は、抵抗変化型装置に関する。
近年、所定の電流が流れることにより抵抗値が変化する抵抗変化材料を用いた抵抗変化型記憶装置が提案されている。このような抵抗変化型記憶装置において、メモリセルを三次元的に配列させて集積度を向上させることも提案されている。この場合、各メモリセルの動作の安定性が課題となる。
特許第5722180号公報
実施形態の目的は、動作の安定性が高い抵抗変化型記憶装置を提供することである。
実施形態に係る抵抗変化型記憶装置は、基板と、前記基板の上面に平行な第1方向に沿って配列され、前記上面と交差する第2方向に延びる複数の電極と、前記電極から見て、前記上面に平行で前記第1方向と交差した第3方向に設けられ、電流が流れることによって抵抗値が変化する抵抗変化膜と、前記電極と前記抵抗変化膜との間に設けられた半導体膜と、前記電極と前記半導体膜との間に設けられた絶縁膜と、を備える。
第1の実施形態に係る抵抗変化型記憶装置を示す平面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置のメモリセル領域を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の動作を示す図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 (a)及び(b)は、第1の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 第2の実施形態に係る抵抗変化型記憶装置を示す平面図である。 第2の実施形態に係る抵抗変化型記憶装置のメモリセル領域、ドレイン側選択トランジスタ領域及びドレイン領域を示す断面図である。 (a)は図18に示すC−C’線による断面図であり、(b)は図18に示すD−D’線による断面図である。 第2の実施形態に係る抵抗変化型記憶装置のメモリセル領域を示す斜視図である。 (a)及び(b)は、第2の実施形態に係る抵抗変化型記憶装置の動作を示す図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すE−E’線による断面図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すE−E’線による断面図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すE−E’線による断面図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すE−E’線による断面図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すF−F’線による断面図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すF−F’線による断面図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すF−F’線による断面図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すF−F’線による断面図である。 (a)は第2の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図であり、(b)は(a)に示すF−F’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置を示す平面図である。 (a)は図31に示すG−G’線による断面図であり、(b)は図31に示すH−H’線による断面図である。 図31に示すI−I’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置を示す斜視図である。 (a)〜(d)は、第3の実施形態に係る抵抗変化型記憶装置の動作を示す図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図36に示すJ−J’線による断面図であり、(b)は図36に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図38に示すJ−J’線による断面図であり、(b)は図38に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図40に示すJ−J’線による断面図であり、(b)は図40に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図42に示すJ−J’線による断面図であり、(b)は図42に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図44に示すJ−J’線による断面図であり、(b)は図44に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図46に示すJ−J’線による断面図であり、(b)は図46に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図48に示すJ−J’線による断面図であり、(b)は図48に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図50に示すJ−J’線による断面図であり、(b)は図50に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図52に示すJ−J’線による断面図であり、(b)は図52に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図54に示すJ−J’線による断面図であり、(b)は図54に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図56に示すJ−J’線による断面図であり、(b)は図56に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図58に示すJ−J’線による断面図であり、(b)は図58に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図60に示すJ−J’線による断面図であり、(b)は図60に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図62に示すJ−J’線による断面図であり、(b)は図62に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図64に示すJ−J’線による断面図であり、(b)は図64に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図66に示すJ−J’線による断面図であり、(b)は図66に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図68に示すJ−J’線による断面図であり、(b)は図68に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図70に示すJ−J’線による断面図であり、(b)は図70に示すK−K’線による断面図である。 第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す斜視断面図である。 (a)は図72に示すJ−J’線による断面図であり、(b)は図72に示すK−K’線による断面図である。 (a)〜(d)は、第3の実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。 第3の実施形態の変形例に係る抵抗変化型記憶装置を示す平面図である。
(第1の実施形態)
以下、第1の実施形態について説明する。
図1は、本実施形態に係る抵抗変化型記憶装置を示す平面図である。
図2(a)及び(b)は、本実施形態に係る抵抗変化型記憶装置のメモリセル領域を示す断面図である。図2(b)は図2(a)に示すA−A’線による断面図であり、図2(a)は図2(b)に示すB−B’線による断面図である。
なお、各図は模式的なものであり、適宜誇張及び省略して描かれている。例えば、各構成要素は実際よりも少なく且つ大きく描かれている。また、図間において、構成要素の数及び寸法比等は、必ずしも一致していない。後述する図についても同様である。
本実施形態に係る抵抗変化型記憶装置は、三次元型の不揮発性記憶装置である。
図1、図2(a)及び(b)に示すように、本実施形態に係る抵抗変化型記憶装置1においては、シリコン基板10が設けられている。シリコン基板10は、例えば、シリコンの単結晶により形成されている。シリコン基板10上には、例えばシリコン酸化物(SiO)からなる層間絶縁膜11が設けられている。
以下、本明細書においては、説明の便宜上、XYZ直交座標系を採用する。シリコン基板10と層間絶縁膜11との配列方向を「Z方向」とし、シリコン基板10と層間絶縁膜11との界面、すなわち、シリコン基板10の上面10aに対して平行で、且つ、相互に直交する2方向を「X方向」及び「Y方向」とする。また、Z方向のうち、シリコン基板10から層間絶縁膜11に向かう方向を「上」ともいい、その逆方向を「下」ともいうが、この表現は便宜的なものであり、重力の方向とは無関係である。
シリコン基板10の上層部分と層間絶縁膜11の下層部分には、MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:金属酸化物半導体電界効果トランジスタ)等を含む駆動回路12が形成されている。
層間絶縁膜11上には、積層体20が設けられている。積層体20においては、X方向に沿って、ソース領域R1、ソース側選択トランジスタ領域R2、メモリセル領域R3、ドレイン側選択トランジスタ領域R4、及び、ドレイン領域R5がこの順に設定されている。
先ず、メモリセル領域R3について説明する。
図2(a)及び(b)に示すように、メモリセル領域R3においては、層間絶縁膜11上に、複数のゲート構造体21及び複数のチャネル積層体22が設けられている。ゲート構造体21の形状は、概ね、XZ平面に沿って拡がる板状である。メモリセル領域R3においては、ゲート構造体21とチャネル積層体22とが、Y方向に沿って交互に配列されている。但し、図1に示すように、複数のチャネル積層体22は、ソース側選択トランジスタ領域R2及びドレイン側選択トランジスタ領域R4において、相互に連結されている。
ゲート構造体21においては、Z方向に延びる柱状のゲート電極23と、Z方向に延びる柱状の絶縁部材24が設けられている。ゲート電極23と絶縁部材24はX方向に沿って交互に配列されている。なお、ある部材が「Z方向に延びる」とは、その部材のZ方向における長さが、X方向における長さ及びY方向における長さよりも長いことを意味する。「X方向に延びる」場合、及び、「Y方向に延びる」場合も同様である。
Z方向から見て、ゲート電極23は千鳥状に配列されている。すなわち、Y方向において隣り合う2つのゲート構造体21において、ゲート電極23のX方向における位置は相互にずれており、1つおきに配置されたゲート構造体21において、ゲート電極23のX方向における位置は同じである。隣り合う2つのゲート構造体21のうち、一方のゲート構造体21のゲート電極23のX方向における位置は、他方のゲート構造体21の絶縁部材24のX方向における位置と同じである。
ゲート電極23は、例えばタングステン(W)等の導電性材料によって形成されている。ゲート電極23の形状は、例えば、中心軸がZ方向に延びる略楕円柱形であり、楕円の長軸方向はY方向であり、短軸方向はX方向である。ゲート電極23の側面上には、例えばシリコン酸化物からなるゲート絶縁膜25が設けられている。絶縁部材24は、例えばシリコン酸化物等の絶縁性材料により形成されている。絶縁部材24の形状は、例えば、略四角柱形である。絶縁部材24はゲート絶縁膜25に接している。ゲート電極23のY方向における長さは、絶縁部材24のY方向における長さよりも長い。このため、ゲート電極23及びゲート絶縁膜25は、絶縁部材24に対して、Y方向両側に張り出している。
チャネル積層体22においては、絶縁膜27と導電膜28とがZ方向に沿って交互に積層されている。絶縁膜27及び導電膜28はX方向に延びている。絶縁膜27は、例えばシリコン酸化物等の絶縁性材料により形成されており、絶縁部材24及びゲート絶縁膜25に接している。
各導電膜28においては、略X方向に延びる1枚のシリコン膜29と、複数枚の抵抗変化膜30が設けられている。ソース側選択トランジスタ領域R2、メモリセル領域R3、ドレイン側選択トランジスタ領域R4においては、シリコン膜29は半導体膜である。シリコン膜29はゲート絶縁膜25及び抵抗変化膜30に接している。シリコン膜29とゲート電極23との間には、ゲート絶縁膜25が介在している。シリコン膜29と絶縁部材24との間には、抵抗変化膜30が介在している。
抵抗変化膜30は、Y方向に関してはシリコン膜29と絶縁部材24との間毎に配置されており、X方向に関してはゲート絶縁膜25における絶縁部材24から張り出した部分間毎に配置されている。抵抗変化膜30は、電流が流れることによって抵抗値が変化する膜であり、例えば、PCM(Phase Change Memory:相変化メモリ)膜である。なお、抵抗変化膜30はPCM膜には限定されず、例えば、金属酸化物からなるフィラメント型抵抗変化膜、又は、CBM(Conductive Bridging Memory:メタルブリッジ型メモリ)膜であってもよい。
積層体20上には、Y方向に延びる複数のゲート線41が設けられている。各ゲート線41は、X方向における位置が同じゲート電極23、すなわち、1つおきに配置されたゲート構造体21に属する各1本のゲート電極23に共通接続されている。
次に、ソース側選択トランジスタ領域R2、及び、ドレイン側選択トランジスタ領域R4について説明する。
図1に示すように、ソース側選択トランジスタ領域R2、及び、ドレイン側選択トランジスタ領域R4においては、抵抗変化膜30が設けられておらず、シリコン膜29がゲート絶縁膜25に接している。また、ゲート電極23はゲート線41には接続されておらず、選択ゲート線42に接続されている。選択ゲート線42はゲート線41上に配置されており、X方向に延びている。
次に、ソース領域R1、及び、ドレイン領域R5について説明する。
ソース領域R1、及び、ドレイン領域R5においては、ゲート構造体21が設けられていない。また、チャネル積層体22のシリコン膜29には、ドナーとなる不純物を高濃度に含むn形部分29aが形成されており、導電膜となっている。n形部分29aは、メモリセル領域R3においてY方向に沿って配列された複数のチャネル積層体22のシリコン膜29同士を接続している。
ソース領域R1においては、タングステン等の導電性材料からなり、YZ平面に沿って拡がる板状の貫通ソース線43が設けられている。貫通ソース線43は、Z方向に沿って積層された全てのシリコン膜29のn形部分29aに共通接続されている。
ドレイン領域R5においては、積層体20の端部の形状が階段状とされており、シリコン膜29毎にテラスTが形成されている。テラスT上にはコンタクト44が設けられており、シリコン膜29に接続されている。コンタクト44は、X方向に延びるビット線45に接続されている。
次に、本実施形態に係る抵抗変化型記憶装置の動作について説明する。
図3(a)及び(b)は、本実施形態に係る抵抗変化型記憶装置の動作を示す図であり、(a)はメモリセルが選択されていない状態を示し、(b)は1つのメモリセルが選択された状態を示す。
図3(a)及び(b)に示すように、抵抗変化型記憶装置1においては、ゲート電極23をゲートとし、ゲート絶縁膜25をゲート絶縁膜とし、シリコン膜29をチャネルとした電界効果型のトランジスタ50が形成される。そして、メモリセル領域R3においては、抵抗変化膜30がトランジスタ50毎に設けられ、メモリセルを構成している。各メモリセルにおいては、トランジスタ50のチャネルであるシリコン膜29と、抵抗変化膜30とが、並列な電流経路を形成している。
一方、ソース側選択トランジスタ領域R2、及び、ドレイン側選択トランジスタ領域R4においては、トランジスタ50はチャネルを選択する選択トランジスタとして機能する。ソース側選択トランジスタ領域R2、及び、ドレイン側選択トランジスタ領域R4においては、抵抗変化膜30は設けられていないため、電流経路はトランジスタ50のチャネルであるシリコン膜29のみである。
トランジスタ50がオン状態にあるときのシリコン膜29の抵抗値Ronは、抵抗変化膜30が低抵抗状態にあるときの抵抗値Rよりも低いことが好ましい。すなわち、Ron<Rであることが好ましい。抵抗値Ronは抵抗値Rの10分の1未満であることがより好ましい。すなわち、Ron<(0.1×R)であることがより好ましい。これにより、トランジスタ50がオン状態にあるときは、ビット線45と貫通ソース線43との間に流れる電流は、主としてシリコン膜29を流れる。
一方、トランジスタ50がオフ状態にあるときのシリコン膜29の抵抗値Roffは、抵抗変化膜30が高抵抗状態にあるときの抵抗値Rよりも高いことが好ましい。すなわち、R<Roffであることが好ましい。抵抗値Roffは抵抗値Rの10倍よりも大きいことがより好ましい。すなわち、(10×R)<Roffであることがより好ましい。これにより、トランジスタ50がオフ状態にあるときは、ビット線45と貫通ソース線43との間に流れる電流は、主として抵抗変化膜30を流れる。
まとめると、トランジスタ50のオン抵抗をRon、オフ抵抗をRoff、抵抗変化膜30の低抵抗をR、高抵抗をRとするとき、Ron<R<R<Roffであることが好ましく、Ron<(0.1×R)<(10×R)<Roffであることがより好ましい。
以下、メモリセル領域R3から1つのメモリセルを選択する動作について説明する。
図1に示すように、貫通ソース線43と1本のビット線45との間に、所定の電圧(以下、「ビット−ソース間電圧」という)を印加する。例えば、貫通ソース線43に接地電位(GND)を印加し、1本のビット線45に所定の正電位を印加し、他のビット線45に接地電位を印加する。ビット線45に印加された電位は、コンタクト44及びn形部分29aを介して、Z方向における所定の位置に配置されたシリコン膜29に伝達される。これにより、選択するメモリセルのZ座標が決められる。
また、隣り合う2本の選択ゲート線42に、トランジスタ50がオン状態となるような電位(以下、「オン電位Von」という)を印加し、他の選択ゲート線42に、トランジスタ50がオフ状態となるような電位(以下、「オフ電位Voff」という)を印加する。これにより、オン電位Vonが印加された2本の選択ゲート線42の間のシリコン膜29が導通状態となり、1つのシリコン膜29にビット−ソース間電圧が伝達される。この結果、選択するメモリセルのY座標が決められる。
更に、1本のゲート線41にオフ電位を印加し、他のゲート線41にオン電位を印加する。ゲート線41に印加された電位は、ゲート電極23に伝達される。これにより、選択するメモリセルのX座標が決められる。このようにして、1つのメモリセルが選択される。以下、この動作について詳細に説明する。
図3(a)に示すように、ゲート電極23にオン電位Vonを印加すると、シリコン膜29におけるこのゲート電極23の周囲に位置する部分に、空乏層51が形成されて、導通状態となる。あるシリコン膜29のY方向両側に位置する全てのゲート電極23にオン電位Vonが印加されると、空乏層51同士がつながり、シリコン膜29のX方向全長にわたって空乏層51からなる電流経路が形成され、この電流経路を電流Iが流れる。
一方、図3(b)に示すように、1つのゲート電極23にオフ電位Voffを印加し、他のゲート電極23にオン電位Vonを印加すると、オフ電位Voffが印加されたゲート電極23の周囲には空乏層51が形成されず、空乏層51からなる電流経路が途切れる。そうすると、この途切れた部分においては、抵抗変化膜30内を電流Iが流れるようになり、この抵抗変化膜30にビット−ソース間電圧が印加される。このようにして、選択するメモリセルのX座標が決められる。なお、この説明においては、電流経路における抵抗変化膜30以外の部分の電圧降下は無視している。後述する他の実施形態についても、同様である。
次に、上述の如く選択されたメモリセルに対するデータの書込動作、読出動作、及び、消去動作について説明する。
書込動作時には、ビット−ソース間電圧をセット電圧とする。セット電圧とは、抵抗変化膜30が高抵抗状態から低抵抗状態に変化するような電圧である。これにより、選択されたメモリセルの抵抗変化膜30が高抵抗状態から低抵抗状態に変化し、メモリセルにデータが書き込まれる。
読出動作時には、ビット−ソース間電圧を読出電圧とする。読出電圧とは、抵抗変化膜30の抵抗状態を変化させずに抵抗変化膜30の抵抗状態を検出できるような電圧である。これにより、選択されたメモリセルからデータが読み出される。
消去動作時においては、ビット−ソース間電圧をリセット電圧とする。リセット電圧とは、抵抗変化膜30が低抵抗状態から高抵抗状態に変化するような電圧である。これにより、選択されたメモリセルからデータが消去される。このようにして、本実施形態に係る抵抗変化型記憶装置1を駆動させる。
次に、本実施形態の効果について説明する。
本実施形態においては、各メモリセルにおいて、トランジスタ50のチャネルであるシリコン膜29と抵抗変化膜30とが、並列な電流経路を形成している。これにより、トランジスタ50がオン状態であるときは、電流Iは主としてシリコン膜29を流れ、トランジスタ50がオフ状態であるときは、電流Iは主として抵抗変化膜30を流れる。このようにして、抵抗変化膜30に対する電流の供給及び遮断を任意に行うことができる。この結果、本実施形態に係る抵抗変化型記憶装置1は、動作の安定性が高い。
また、本実施形態においては、トランジスタ50がオン状態にあるときのシリコン膜29の抵抗値Ronを、抵抗変化膜30が低抵抗状態にあるときの抵抗値Rよりも低くし、トランジスタ50がオフ状態にあるときのシリコン膜29の抵抗値Roffを、抵抗変化膜30が高抵抗状態にあるときの抵抗値Rよりも高くしている。これにより、電流Iの経路の切替をより効果的に行うことができる。抵抗値Ronを抵抗値Rの10分の1未満とし、抵抗値Roffを抵抗値Rの10倍よりも高くすると、より一層効果的である。
更に、本実施形態においては、抵抗変化膜30をメモリセル毎に分断して配置している。このため、電流経路における抵抗変化膜30が設けられていない部分では、電流Iはトランジスタ50のチャネルであるシリコン膜29内を確実に流れる。これにより、トランジスタ50を駆動させることにより、電流Iの経路を効果的に制御することができる。また、抵抗変化膜30をメモリセル毎に分断することにより、メモリセル間の干渉を抑制することができる。これらによっても、動作の安定性を向上させることができる。
次に、本実施形態に係る抵抗変化型記憶装置の製造方法について説明する。
図4(a)及び(b)〜図16(a)及び(b)は、本実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
図4(b)は図4(a)に示すA−A’線による断面図であり、図4(a)は図4(b)に示すB−B’線による断面図である。図5(a)〜図16(b)についても、同様である。
先ず、図4(a)及び(b)に示すように、シリコン基板10上に層間絶縁膜11を形成すると共に、シリコン基板10の上層部分及び層間絶縁膜11の下層部分に駆動回路12を形成する。次に、層間絶縁膜11上に、ポリシリコンからなるシリコン膜29と、シリコン酸化物からなる絶縁膜27を交互に堆積させて、積層体20を形成する。次に、積層体20上にハードマスク101を形成する。
次に、図5(a)及び(b)に示すように、ハードマスク101をマスクとしたエッチングと、ハードマスク101の縮小を繰り返すことにより、積層体20におけるドレイン領域R5側の端部を階段形状に加工する。これにより、シリコン膜29毎にテラスTが形成される。なお、図5(b)以降の図では、シリコン基板10及び駆動回路12を省略する。
次に、図6(a)及び(b)に示すように、ハードマスク101をマスクとしてドナーとなる不純物、例えば、リン(P)をイオン注入する。これにより、各シリコン膜29におけるテラスTにおいて露出した部分に、n形部分29aが形成される。
次に、図7(a)及び(b)に示すように、積層体20にX方向に延びるトレンチ102を形成する。トレンチ102は、X方向において、ソース領域R1(図1参照)におけるソース側選択トランジスタ領域R2(図1参照)側の部分、ソース側選択トランジスタ領域R2の全長、メモリセル領域R3の全長、ドレイン側選択トランジスタ領域R4の全長、及び、ドレイン領域R5におけるドレイン側選択トランジスタ領域R4側の部分にわたって形成する。トレンチ102には積層体20を貫通させて、層間絶縁膜11の上層部分まで進入させる。
次に、図8(a)及び(b)に示すように、トレンチ102内に、例えば炭素(C)を含む犠牲部材103を埋め込む。次に、トレンチ102のX方向両端部において、犠牲部材103を除去する。これにより、トレンチ102のX方向両端部にホール104が形成される。
次に、図9(a)及び(b)に示すように、ホール104を介した気相拡散により、リンをシリコン膜29内に導入する。これにより、シリコン膜29におけるソース領域R1(図1参照)及びドレイン領域R5に位置する部分に、n形部分29aが形成される。
次に、図10(a)及び(b)に示すように、ホール104内にシリコン酸化物を埋め込んで、シリコン酸化部材105を形成する。
次に、図11(a)及び(b)に示すように、ホール106を形成する。ホール106は犠牲部材103を分断するように、千鳥状に配列させる。Z方向から見て、各ホール106の形状は、例えば、長軸方向がX方向であり、短軸方向がY軸方向である楕円形とする。ホール106には積層体20を貫通させて、層間絶縁膜11の上層部分まで進入させる。
次に、図12(a)及び(b)に示すように、例えばシリコン酸化物を堆積させて、ホール106の内面上にゲート絶縁膜25を形成する。次に、例えばタングステンを堆積させて、ホール106内であってゲート絶縁膜25上に、ゲート電極23を形成する。
次に、図13(a)及び(b)に示すように、例えばウェットエッチングを施すことにより、犠牲部材103(図12(a)及び(b)参照)を除去する。
次に、図14(a)及び(b)に示すように、ソース領域R1(図1参照)、ソース側選択トランジスタ領域R2(図1参照)、ドレイン側選択トランジスタ領域R4、及び、ドレイン領域R5を覆い、メモリセル領域R3を露出させるように、レジストマスク107を形成する。次に、レジストマスク107をマスクとして、トレンチ102を介してシリコン膜29をエッチングする。これにより、メモリセル領域R3において、シリコン膜29におけるトレンチ102内に露出した側面がリセスされ、凹部108が形成される。次に、レジストマスク107を除去する。
次に、図15(a)及び(b)に示すように、全面に抵抗変化材料を堆積させて、エッチバックすることにより、凹部108内に抵抗変化膜30を形成する。シリコン膜29及び抵抗変化膜30により、導電膜28が形成される。
次に、図16(a)及び(b)に示すように、トレンチ102内にシリコン酸化物を埋め込むことにより、絶縁部材24を形成する。このとき、シリコン酸化部材105は絶縁部材24の一部となる。
次に、図1に示すように、ソース領域R1にトレンチを形成し、タングステン等の導電性材料を埋め込むことにより、貫通ソース線43を形成する。貫通ソース線43は全てのシリコン膜29のn形部分29aに接続される。
次に、積層体20上に、コンタクト44、ゲート線41、ビット線45及び選択ゲート線42を形成する。このようにして、本実施形態に係る抵抗変化型記憶装置1が製造される。
(第2の実施形態)
次に、第2の実施形態について説明する。
図17は、本実施形態に係る抵抗変化型記憶装置を示す平面図である。
図18は、本実施形態に係る抵抗変化型記憶装置のメモリセル領域、ドレイン側選択トランジスタ領域及びドレイン領域を示す断面図である。
図19(a)は図18に示すC−C’線による断面図であり、(b)は図18に示すD−D’線による断面図である。
図20は、本実施形態に係る抵抗変化型記憶装置のメモリセル領域を示す斜視図である。
図17〜図20に示すように、本実施形態に係る抵抗変化型記憶装置2においては、前述の第1の実施形態に係る抵抗変化型記憶装置1(図1、図2(a)及び(b)参照)と同様に、シリコン基板10が設けられており、シリコン基板10上には層間絶縁膜11が設けられている。シリコン基板10の上層部分と層間絶縁膜11の下層部分には駆動回路12が形成されている。層間絶縁膜11上には、積層体20が設けられている。積層体20においては、X方向に沿って、ソース領域R1、ソース側選択トランジスタ領域R2、メモリセル領域R3、ドレイン側選択トランジスタ領域R4、及び、ドレイン領域R5がこの順に設定されている。
ソース側選択トランジスタ領域R2、メモリセル領域R3、及び、ドレイン側選択トランジスタ領域R4について説明する。
図18、図19(a)及び(b)、図20に示すように、ソース側選択トランジスタ領域R2、メモリセル領域R3、及び、ドレイン側選択トランジスタ領域R4においては、積層体20内に複数の構造体61が設けられている。構造体61の形状は、概ね、XZ平面に沿って拡がる板状である。領域R2〜R4においては、複数の構造体61がY方向に沿って相互に離隔して配列されている。
各構造体61においては、Z方向に延びる複数本のゲート電極23が設けられている。複数本のゲート電極23は、X方向に沿って一列に、周期的に且つ相互に離隔して配列されている。各ゲート電極23の形状は中心軸がZ方向に延びる柱状であり、例えば、略円柱形状である。ゲート電極23は、例えばタングステン等の導電性材料によって形成されている。ゲート電極23の側面上には、例えばシリコン酸化物からなるゲート絶縁膜25が設けられている。
領域R2〜R4全体では、Z方向から見て、ゲート電極23は千鳥状に配列されている。すなわち、Y方向において隣り合う2つの構造体61において、ゲート電極23のX方向における位置は相互にずれており、1つおきに配置された構造体61において、ゲート電極23のX方向における位置は同じである。また、X方向におけるゲート電極23の配列周期P1は、X方向と交差する他の方向におけるゲート電極23の配列周期P2よりも短い。すなわち、P1<P2である。
また、Z方向から見て、各ゲート電極23の周囲には、半導体層としてのシリコン膜29が設けられている。各構造体61には、複数枚のシリコン膜29が設けられており、Z方向に沿って相互に離隔して配列されている。各シリコン膜29は、各構造体61に属する全てのゲート電極23の相互間及び周囲に連続的に配置されている。すなわち、シリコン膜29は、全体としてX方向に延び、構造体61のX方向全長にわたって設けられている。ゲート絶縁膜25は、ゲート電極23とシリコン膜29との間に介在している。
シリコン膜29の側面上には、抵抗変化膜30が設けられている。抵抗変化膜30は、シリコン膜29のY方向両側において連続的に配置されており、シリコン膜29に接している。第1の実施形態において説明したように、抵抗変化膜30は電流が流れることによって抵抗値が変化する膜であり、例えば、PCM膜、フィラメント型抵抗変化膜、又は、CBM膜である。シリコン膜29及び抵抗変化膜30により、導電膜28が構成されている。
隣り合う構造体61に属する導電膜28間には、シリコン窒化物(SiN)からなる絶縁膜62が設けられている。2つの導電膜28及びその間に位置する1つの絶縁膜62により、構造膜63が構成されている。Z方向において隣り合う構造膜63間には、例えばシリコン酸化物からなる絶縁膜27が設けられている。すなわち、構造体61間においては、絶縁膜27と構造膜63がZ方向に沿って交互に積層されている。絶縁膜27によって、同じ構造体61に属する導電膜28同士が絶縁されている。また、絶縁膜27及び絶縁膜62によって、隣り合う構造体61に属する導電膜28同士が絶縁されている。
複数の構造体61上には、Y方向に延びる複数のゲート線41(図1参照)が設けられている。各ゲート線41は、X方向における位置が同じゲート電極23、すなわち、1つおきに配置された構造体61に属する各1本のゲート電極23に共通接続されている。また、構造体61のX方向両端部に位置し、ソース側選択トランジスタ領域R2、及び、ドレイン側選択トランジスタ領域R4に配置されたゲート電極23には、X方向に延びる選択ゲート線42(図1参照)が接続されている。
次に、ソース領域R1、及び、ドレイン領域R5について説明する。
図17に示すように、ソース領域R1、及び、ドレイン領域R5においては、構造体61が終端している。構造体61のX方向両端部、すなわち、ソース領域R1、及び、ドレイン領域R5に位置する部分においては、抵抗変化膜30が設けられていない。また、ソース領域R1、及び、ドレイン領域R5においては、絶縁膜27と導電膜64とがZ方向に沿って交互に積層されている。導電膜64は例えばタングステン等の導電性材料により形成されており、Y方向に沿って配列されたシリコン膜29に共通接続されている。また、Z方向に延び、積層体20を貫く絶縁部材65及び66が設けられている。絶縁部材65及び66は、例えば、シリコン酸化物により形成されている。
ソース領域R1においては、タングステン等の導電性材料からなり、YZ平面に沿って拡がる板状の貫通ソース線43が設けられている。貫通ソース線43は、Z方向に沿って積層された全ての導電膜64に共通接続されている。
ドレイン領域R5においては、積層体20の端部の形状が階段状とされており、導電膜64毎にテラスTが形成されている。テラスT上にはコンタクト44が設けられており、導電膜64に接続されている。コンタクト44は、X方向に延びるビット線45に接続されている。
次に、本実施形態に係る抵抗変化型記憶装置の動作について説明する。
図21(a)及び(b)は、本実施形態に係る抵抗変化型記憶装置の動作を示す図であり、(a)はメモリセルが選択されていない状態を示し、(b)は1つのメモリセルが選択された状態を示す。
図21(a)及び(b)に示すように、抵抗変化型記憶装置2においては、ゲート電極23をゲートとし、ゲート絶縁膜25をゲート絶縁膜とし、シリコン膜29をチャネルとした電界効果型のトランジスタ50が形成される。そして、メモリセル領域R3においては、シリコン膜29に沿って抵抗変化膜30が設けられており、メモリセルを構成している。1本のゲート電極23と1枚の導電膜28との交差部分毎に、1つのメモリセルが形成される。このため、各メモリセルにおいては、トランジスタ50のチャネルであるシリコン膜29と、抵抗変化膜30とが、並列な電流経路を形成している。一方、ソース側選択トランジスタ領域R2、及び、ドレイン側選択トランジスタ領域R4においても、抵抗変化膜30は設けられているが、トランジスタ50はデータを記憶するメモリセルではなく、構造体61を選択するための選択トランジスタとして機能する。
トランジスタ50のオン抵抗Ron、オフ抵抗Roff、抵抗変化膜30の低抵抗R、高抵抗Rの好適な関係は、前述の第1の実施形態と同様である。すなわち、Ron<R<R<Roffであることが好ましく、Ron<(0.1×R)<(10×R)<Roffであることがより好ましい。
本実施形態における選択するメモリセルのZ座標及びY座標の決定方法は、前述の第1の実施形態と同様である。以下、選択するメモリセルのX座標の決定方法について説明する。
図21(a)に示すように、ゲート電極23にオン電位Vonを印加すると、シリコン膜29におけるこのゲート電極23の周囲に位置する環状の部分に、空乏層51が形成されて、導通状態となる。ある構造体61に属する全てのゲート電極23にオン電位Vonが印加されると、空乏層51同士がつながり、シリコン膜29のX方向全長にわたって空乏層51からなる電流経路が形成され、この電流経路を電流Iが流れる。
一方、図21(b)に示すように、1つのゲート電極23にオフ電位Voffを印加し、他のゲート電極23にオン電位Vonを印加すると、オフ電位Voffを印加したゲート電極23の周囲には空乏層51が形成されず、空乏層51からなる電流経路が途切れる。そうすると、この途切れた部分においては、抵抗変化膜30内を電流Iが流れるようになり、この抵抗変化膜30にビット−ソース間電圧が印加される。このようにして、選択するメモリセルのX座標が決められる。書込動作、読出動作、及び、消去動作におけるビット−ソース間電圧は、前述の第1の実施形態において説明したとおりである。
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第1の実施形態と同様に、各メモリセルにおいて、トランジスタ50のチャネルであるシリコン膜29と抵抗変化膜30とが、並列な電流経路を形成している。このため、トランジスタ50をスイッチングすることにより、抵抗変化膜30に対する電流の供給及び遮断を選択することができる。これにより、動作の安定性が高い抵抗変化型記憶装置を実現することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第1の実施形態と同様である。
次に、本実施形態に係る抵抗変化型記憶装置の製造方法について説明する。
図22(a)及び(b)〜図30(a)及び(b)は、本実施形態に係る抵抗変化型記憶装置の製造方法を示す断面図である。
図22(b)は図22(a)に示すE−E’線による断面図である。図23(a)〜図25(b)についても同様である。図26(b)は図26(a)に示すF−F’線による断面図である。図27(a)〜図30(b)についても同様である。
先ず、図19(a)及び(b)に示すように、シリコン基板10上に層間絶縁膜11を形成すると共に、シリコン基板10の上層部分及び層間絶縁膜11の下層部分に駆動回路12を形成する。
次に、図22(a)及び(b)に示すように、層間絶縁膜11上に、シリコン窒化物からなる絶縁膜62と、シリコン酸化物からなる絶縁膜27を交互に堆積させて、積層体20を形成する。次に、積層体20におけるドレイン領域R5(図17参照)側の端部を階段形状に加工する。これにより、絶縁膜62毎にテラスT(図17参照)が形成される。次に、積層体20を埋め込むように、層間絶縁膜を形成する。以後、この層間絶縁膜は、必要に応じて、最上層の絶縁膜27と一体的に図示する。
次に、例えばリソグラフィ法及びRIE(Reactive Ion Etching:反応性イオンエッチング)法により、積層体20に複数のホール111を形成する。Z方向から見て、ホール111は千鳥状に配列させる。X方向におけるホール111の配列周期は、他の方向におけるホール111の配列周期よりも短くする。各ホール111には積層体20を貫通させて、層間絶縁膜11の上層部分に進入させる。
次に、図23(a)及び(b)に示すように、例えば等方性エッチングを施すことにより、ホール111を介してシリコン窒化物からなる絶縁膜62をリセスする。これにより、絶縁膜62におけるホール111の内面に露出した部分が除去されて、凹部112が形成される。凹部112はホール111を起点として環状に形成される。このリセスのエッチング量は、X方向において隣り合うホール111の内面に形成された凹部112同士は連通し、それ以外の方向において隣り合うホール111の内面に形成された凹部112同士は連通しないような程度とする。この結果、X方向に沿って一列に配列されたホール111を起点とする凹部112は相互に連通し、全体としてX方向に延びる1つの大きな凹部112となる。一方、Y方向において隣り合う凹部112同士は絶縁膜62によって分離されたままである。また、Z方向において隣り合う凹部112間には、絶縁膜27が介在している。
次に、図24(a)及び(b)に示すように、全面に抵抗変化材料、例えば、PCM材料を堆積させて、エッチバックすることにより、凹部112の奥面上、すなわち、絶縁膜62の露出面上に、抵抗変化膜30を形成する。次に、全面にシリコンを堆積させて、エッチバックすることにより、凹部112内にシリコン膜29を形成する。抵抗変化膜30及びシリコン膜29により、導電膜28が形成される。導電膜28は、X方向に沿って一列に配列されたホール111の列を囲むように、連続的に配置される。
次に、図25(a)及び(b)に示すように、例えばシリコン酸化物を堆積させることにより、ホール111の内面上にゲート絶縁膜25を形成する。次に、例えばタングステンを堆積させることにより、ホール111内にゲート電極23を埋め込む。次に、積層体20上に、シリコン酸化膜113を形成する。
次に、図26(a)及び(b)に示すように、ソース領域R1(図17参照)及びドレイン領域R5にホール114を形成する。ホール114には積層体20を貫通させて、層間絶縁膜11の上層部分に進入させる。次に、ホール114内に例えばシリコン酸化物等の絶縁性材料を埋め込むことにより、絶縁部材65を形成する。
次に、図27(a)及び(b)に示すように、ソース領域R1(図17参照)及びドレイン領域R5にホール115を形成する。ホール115には積層体20を貫通させて、層間絶縁膜11の上層部分に進入させる。
次に、図28(a)及び(b)に示すように、ウェットエッチング等の等方性エッチングを施すことにより、ホール115を介して、ソース領域R1(図17参照)及びドレイン領域R5から、シリコン窒化物からなる絶縁膜62を除去する。このとき、シリコン酸化物からなる絶縁膜27及び絶縁部材65は除去されずに残留する。これにより、ソース領域R1(図17参照)及びドレイン領域R5における絶縁膜62が除去されたあとに、スペース116が形成される。抵抗変化膜30におけるX方向両端部は、スペース116内に露出する。一方、ソース側選択トランジスタ領域R2、メモリセル領域R3、及び、ドレイン側選択トランジスタ領域R4においては、絶縁膜62を残留させる。
次に、図29(a)及び(b)に示すように、ウェットエッチング等の等方性エッチングを施すことにより、ホール115を介して、抵抗変化膜30におけるスペース116内に露出している部分を除去する。これにより、シリコン膜29におけるX方向両端部が、スペース116内に露出する。次に、ホール115を介してタングステン等の導電性材料を埋め込む。これにより、スペース116内に導電膜64が形成される。スペース116内において、導電膜64はシリコン膜29に接続される。
次に、図30(a)及び(b)に示すように、ホール115内に例えばシリコン酸化物等の絶縁性材料を埋め込むことにより、絶縁部材66を形成する。次に、積層体20の上方からコンタクト44を形成し、テラスTにおいて導電膜64に接続させる。
次に、図17に示すように、ソース領域R1にトレンチを形成し、タングステン等の導電性材料を埋め込むことにより、貫通ソース線43を形成する。貫通ソース線43は全ての導電膜64に接続される。
次に、積層体20上に、コンタクト44、ゲート線41、ビット線45及び選択ゲート線42を形成する。このようにして、本実施形態に係る抵抗変化型記憶装置2が製造される。
(第3の実施形態)
次に、第3の実施形態について説明する。
図31は、本実施形態に係る抵抗変化型記憶装置を示す平面図である。
図32(a)は図31に示すG−G’線による断面図であり、(b)は図31に示すH−H’線による断面図である。
図33は、図31に示すI−I’線による断面図である。
図34は、本実施形態に係る抵抗変化型記憶装置を示す斜視図である。
図31〜図34に示すように、本実施形態に係る抵抗変化型記憶装置3においては、前述の第1の実施形態に係る抵抗変化型記憶装置1(図1、図2(a)及び(b)参照)と同様に、シリコン基板10が設けられており、シリコン基板10上には層間絶縁膜11が設けられている。シリコン基板10の上層部分と層間絶縁膜11の下層部分には駆動回路12が形成されている。層間絶縁膜11上には、積層体20が設けられている。
本実施形態においても、第2の実施形態と同様に、積層体20においては、X方向に沿って、ソース領域R1、ソース側選択トランジスタ領域R2、メモリセル領域R3、ドレイン側選択トランジスタ領域R4、及び、ドレイン領域R5がこの順に設定されている。ソース領域R1、ソース側選択トランジスタ領域R2、ドレイン側選択トランジスタ領域R4、及び、ドレイン領域R5の構成は、前述の第2の実施形態と同様である。以下、メモリセル領域R3の構成を説明する。
積層体20においては、複数本のゲート電極23が設けられている。複数本のゲート電極23は、X方向及びY方向に沿ってマトリクス状に配列されており、相互に離隔されている。ゲート電極23はタングステン等の導電性材料によって形成されている。各ゲート電極23の形状はZ方向に延びる柱状である。Y方向において隣り合う2本のゲート電極23により、電極対23pが構成されている。X方向に沿って一列に配列された複数の電極対23pにより、電極群23gが構成されている。電極群23gは複数設けられており、Y方向に沿って配列されている。
ゲート電極23の形状は、例えば、略半楕円柱形である。楕円柱の中心軸はZ方向に延び、楕円の長軸方向はY方向であり、短軸方向はX方向である。但し、ゲート電極23の形状は例えば略半楕円柱形であるため、Y方向における長さがX方向における長さよりも長いとは限らない。ゲート電極23の側面のうち、同じ電極対23pに属する他のゲート電極23に対向した領域23aは、楕円の弦に相当し、XZ平面に沿って拡がる平面である。また、他のゲート電極23に対向していない領域23bは、楕円の弧に相当し、他のゲート電極23から離れるY方向に向かって凸となる湾曲面である。Z方向から見て、同じ電極対23pに属する2本のゲート電極23の領域23bは、例えば、1つの楕円の異なる2つの部分である。
電極対23pに属する2本のゲート電極23間には、例えばシリコン酸化物からなる絶縁膜71が設けられている。絶縁膜71はXZ平面に沿って拡がり、電極群23g全体にわたって配置されている。絶縁膜71は、ある電極群23gに属する全てのゲート電極23の領域23aに接している。
各ゲート電極23の領域23b上には、ゲート絶縁膜25が設けられている。ゲート絶縁膜25は、ゲート電極23のZ方向全長にわたって配置されている。ゲート絶縁膜25上には、Z方向に沿って相互に離隔して配列された複数の導電膜28が設けられている。各導電膜28の形状は、例えば、略半楕円環状である。導電膜28においては、シリコン膜29及び抵抗変化膜30が積層されている。すなわち、抵抗変化膜30はゲート電極23の側面の領域23b上に設けられており、半導体膜としてのシリコン膜29は、ゲート電極23と抵抗変化膜30との間に設けられており、ゲート絶縁膜25はゲート電極23とシリコン膜29との間に設けられている。
X方向において隣り合う電極対23p間であって、Z方向における位置が同じである導電膜28間には、導電膜73が設けられている。すなわち、X方向において隣り合う2本のゲート電極23間には、Z方向に沿って配列され、相互に離隔した複数の導電膜73が設けられている。導電膜73は、例えばタングステン等の導電性材料によって形成されており、絶縁膜71に接している。導電膜73は、X方向において隣り合う導電膜28のシリコン膜29及び抵抗変化膜30に接続されている。
これにより、あるゲート電極23の側面上に設けられたシリコン膜29及び抵抗変化膜30と、X方向においてこのゲート電極23の隣りに配置されたゲート電極23の側面上に設けられたシリコン膜29及び抵抗変化膜30とが、導電膜73を介して相互に接続されている。この結果、各電極群23gに属し、X方向に沿って1列に配列されたゲート電極23の側面上に設けられ、Z方向における位置が相互に等しい導電膜28は、導電膜73を介して直列に接続されている。各導電膜28においては、シリコン膜29及び抵抗変化膜30が並列に接続されている。
X方向に沿って一列に配列された複数本のゲート電極23、これらのゲート電極23の領域23b上に設けられたゲート絶縁膜25及び導電膜28、これらの導電膜28間に設けられた導電膜73により、メモリ構造体75が形成されている。一対のメモリ構造体75とその間に配置された絶縁膜71により、構造体76が形成されている。構造体76の概略的な形状は、XZ平面に沿って拡がる板状である。Y方向に沿って配列された複数の構造体76間には、例えばシリコン酸化物からなる絶縁膜77が設けられている。絶縁膜77は、Z方向において隣り合う導電膜28間、及び、Z方向において隣り合う導電膜73間にも配置されている。
次に、本実施形態に係る抵抗変化型記憶装置の動作について説明する。
図35(a)〜(d)は、本実施形態に係る抵抗変化型記憶装置の動作を示す図であり、(a)はメモリセルが選択されていない状態を示す平面図であり、(b)はその等価回路図であり、(c)は1つのメモリセルが選択された状態を示す平面図であり、(d)はその等価回路図である。
図35(a)及び(b)に示すように、抵抗変化型記憶装置3においては、ゲート電極23をゲートとし、ゲート絶縁膜25をゲート絶縁膜とし、シリコン膜29をチャネルとした電界効果型のトランジスタ50が形成される。また、トランジスタ50及び抵抗変化膜30により、メモリセルが構成される。1枚の導電膜28毎に、1つのメモリセルが形成される。各メモリセルにおいては、シリコン膜29と抵抗変化膜30が並列な電流経路を形成している。X方向に沿って一列に配列されたメモリセルは、導電膜73を介して直列に接続されている。
本実施形態における選択するメモリセルのZ座標及びY座標の決定方法は、前述の第1の実施形態と同様である。以下、選択するメモリセルのX座標の決定方法について説明する。
図35(a)及び(b)に示すように、ゲート電極23にオン電位Vonを印加すると、このゲート電極23の周囲に配置されたシリコン膜29に空乏層51が形成されて、トランジスタ50がオン状態となる。あるメモリ構造体75に属する全てのゲート電極23にオン電位Vonが印加されると、このメモリ構造体75に属する全てのトランジスタ50がオン状態となり、シリコン膜29及び導電膜73からなる電流経路を、電流Iが流れる。
一方、図35(c)及び(d)に示すように、1つのゲート電極23にオフ電位Voffを印加し、他のゲート電極23にオン電位Vonを印加すると、オフ電位Voffを印加したゲート電極23が形成するトランジスタ50はオフ状態となり、シリコン膜29の抵抗値が増加する。この結果、抵抗変化膜30内を電流Iが流れるようになり、この抵抗変化膜30にビット−ソース間電圧が印加される。このようにして、選択するメモリセルのX座標が決められる。書込動作、読出動作、及び、消去動作におけるビット−ソース間電圧は、前述の第1の実施形態において説明したとおりである。
次に、本実施形態の効果について説明する。
本実施形態においても、前述の第2の実施形態と同様に、各メモリセルにおいて、トランジスタ50のチャネルであるシリコン膜29と抵抗変化膜30とが、並列な電流経路を形成している。このため、トランジスタ50をスイッチングすることにより、抵抗変化膜30に対する電流の供給及び遮断を選択することができる。これにより、動作の安定性が高い抵抗変化型記憶装置を実現することができる。
また、本実施形態においては、電極対23pを構成する2本のゲート電極23間にはシリコン膜29及び抵抗変化膜30が配置されていないため、これらの2本のゲート電極23を相互に近づけて配置することができる。この結果、メモリセルの集積度が向上する。
更に、本実施形態においては、メモリセル同士を導電膜73によって接続している。このため、電流経路全体の抵抗を低減できると共に、あるメモリセルのシリコン膜29において発生した空乏層51が隣のメモリセルのシリコン膜29内まで拡がることがなく、メモリセル間の干渉を抑制することができる。
本実施形態における上記以外の構成、動作及び効果は、前述の第2の実施形態と同様である。
次に、本実施形態に係る抵抗変化型記憶装置の製造方法について説明する。
図36〜図74(d)は、本実施形態に係る抵抗変化型記憶装置の製造方法を示す図である。
図36は斜視断面図であり、図37(a)は図36に示すJ−J’線による断面図であり、図37(b)は図36に示すK−K’線による断面図である。図38〜図73(b)についても、同様である。
図74(a)は図60に対応するXY断面図であり、図74(b)は図62に対応するXY断面図であり、図74(c)は図64に対応するXY断面図であり、図74(d)は図70に対応するXY断面図である。
先ず、図33に示すように、シリコン基板10上に層間絶縁膜11を形成すると共に、シリコン基板10の上層部分及び層間絶縁膜11の下層部分に駆動回路12を形成する。
次に、図36並びに図37(a)及び(b)に示すように、層間絶縁膜11上に、例えばシリコン酸化物からなる絶縁膜27と、例えばタングステンからなるタングステン膜121とを交互に積層させて、積層体20を形成する。次に、積層体20のドレイン領域R5(図17参照)側の端部を階段形状に加工する。これにより、タングステン膜121毎にテラスT(図17参照)が形成される。次に、積層体20の周囲に層間絶縁膜(図示せず)を形成し、積層体20の端部を埋め込む。次に、積層体20上及び層間絶縁膜上に、例えばシリコン窒化物からなるハードマスク122を形成する。
次に、図38並びに図39(a)及び(b)に示すように、例えばリソグラフィ法及びRIE法により、積層体20及びハードマスク122に、ホール123及びトレンチ124を形成する。ホール123及びトレンチ124には、ハードマスク122及び積層体20を貫通させて、層間絶縁膜11に到達させる。ホール123の形状は中心軸がZ方向に延びる柱状であり、例えば、長軸方向がY方向であり短軸方向がX方向である楕円柱形である。トレンチ124の形状は、XZ平面に沿って拡がる板状である。
Z方向から見て、ホール123はX方向及びY方向に沿ってマトリクス状に配列させる。X方向に沿って一列に配列されたホール123からなる列間に、トレンチ124を配置する。すなわち、ホール123の列とトレンチ124とを、Y方向に沿って交互に配列させる。ホール123及びトレンチ124は、相互に離隔させる。
次に、図40並びに図41(a)及び(b)に示すように、塗布法により、有機材料をホール123内及びトレンチ124内に埋め込む。次に、トレンチ124を覆うハードマスクパターン(図示せず)を形成する。次に、アッシングを行い、ホール123内に充填された有機材料を除去する。このとき、トレンチ124内に充填された有機材料ハードマスクパターンによって覆われているため、除去されない。次に、ハードマスクパターンを除去する。これにより、トレンチ124内に有機材料からなる犠牲部材125が形成される。
次に、図42並びに図43(a)及び(b)に示すように、例えば、リン硝酢酸を用いたウェットエッチングにより、ホール123を介してタングステン膜121をリセスする。これにより、ホール123の側面に、例えば楕円環状の凹部126が形成される。
次に、図44並びに図45(a)及び(b)に示すように、抵抗変化材料を堆積させて、エッチバックすることにより、凹部126の奥面上、すなわち、タングステン膜121の露出面上に、抵抗変化膜30を形成する。この段階では、抵抗変化膜30の形状は例えば略楕円環状である。
次に、図46並びに図47(a)及び(b)に示すように、シリコンを堆積させて、エッチバックすることにより、凹部126内にポリシリコンからなるシリコン膜29を形成する。この段階では、シリコン膜29の形状は例えば略楕円環状である。抵抗変化膜30及びシリコン膜29により、導電膜28が構成される。導電膜28は、抵抗変化膜30が外環を構成し、シリコン膜29が内環を構成する二重環構造となる。
次に、図48並びに図49(a)及び(b)に示すように、例えばCVD(Chemical Vapor Deposition:化学気相成長)法により、シリコン酸化物を堆積させる。これにより、ホール123の内側面上にゲート絶縁膜25を形成する。この段階では、ゲート絶縁膜25の形状は例えば略楕円筒状である。
次に、図50並びに図51(a)及び(b)に示すように、例えばタングステン等の導電性材料を堆積させることにより、ホール123内にゲート電極23を形成する。この段階では、ゲート電極23の形状は、例えば略楕円柱形である。
次に、図52並びに図53(a)及び(b)に示すように、ゲート電極23及びゲート絶縁膜25を上方からエッチバックする。これにより、ゲート電極23及びゲート絶縁膜25のうち、ハードマスク122内に配置された部分が除去され、積層体20内に配置された部分が残留する。
次に、図54並びに図55(a)及び(b)に示すように、ハードマスク122(図52参照)を除去する。これにより、犠牲部材125の上部及び積層体20の上面が露出する。犠牲部材125の上部は積層体20の上面から突出する。
次に、図56並びに図57(a)及び(b)に示すように、全面にシリコン窒化物を堆積させることにより、積層体20及び犠牲部材125を覆うように、シリコン窒化膜127aを形成する。シリコン窒化膜127aの形状は、犠牲部材125の突出部分を反映した形状となる。
次に、図58並びに図59(a)及び(b)に示すように、シリコン窒化物に対してRIEを施す。これにより、シリコン窒化膜127aが上面側からエッチバックされる。この結果、シリコン窒化膜127aが犠牲部材125の突出部分の側面上に残留し、犠牲部材125の突出部分間の領域からは除去されて、側壁127となる。側壁127間にはX方向に延びる隙間が形成され、この隙間において、積層体20の一部及びゲート電極23の一部等が露出する。具体的には、各ゲート電極23におけるY方向中央部、各ゲート絶縁膜25におけるY方向中央部、各シリコン膜29におけるY方向中央部、各抵抗変化膜30におけるY方向中央部、及び、積層体20におけるX方向において隣り合うゲート電極23間に配置された部分のY方向中央部が露出する。
次に、図60、図61(a)及び(b)並びに図74(a)に示すように、側壁127及び犠牲部材125をマスクとしてRIEを施すことにより、積層体20及びゲート電極23等における露出部分を除去する。これにより、積層体20にトレンチ128が形成される。トレンチ128は層間絶縁膜11まで到達させる。この段階では、トレンチ128の側面はXZ平面に沿って拡がる平坦面である。また、このとき、側壁127もエッチングされて縮小し、犠牲部材125の上面が露出する。
トレンチ128により、楕円柱形のゲート電極23は半楕円柱形の2つの部分に分割され、楕円筒状のゲート絶縁膜25は半楕円筒状の2つの部分に分割され、楕円環状のシリコン膜29は半楕円環状の2つの部分に分割され、楕円環状の抵抗変化膜30は半楕円環状の2つの部分に分割される。以後、ゲート電極23の分割された2つの部分をそれぞれゲート電極23という。ゲート絶縁膜25、シリコン膜29及び抵抗変化膜30についても、同様である。
次に、図62、図63(a)及び(b)並びに図74(b)に示すように、トレンチ128を介して、抵抗変化膜30をリセスする。これにより、抵抗変化膜30におけるトレンチ128内に露出した部分が除去され、凹部129が形成される。
次に、図64、図65(a)及び(b)並びに図74(c)に示すように、タングステンを堆積させて、エッチバックすることにより、凹部129内にタングステン部材130を埋め込む。タングステン部材130は、タングステン膜121、シリコン膜29及び抵抗変化膜30に接する。
次に、図66並びに図67(a)及び(b)に示すように、全面にSOG(Spin on Glass:スピン・オン・ガラス)材料を塗布する。これにより、トレンチ128内及び側壁127間に、シリコン酸化物を含むSOG部材131が埋め込まれる。
次に、図68並びに図69(a)及び(b)に示すように、アッシングを行い、有機材料からなる犠牲部材125(図66参照)を除去する。これにより、トレンチ124の内面が再び露出する。
次に、図70、図71(a)及び(b)並びに図74(d)に示すように、例えば、リン硝酢酸を用いたウェットエッチングにより、トレンチ124を介してタングステン膜121をエッチバックする。これにより、タングステン膜121をトレンチ124側から大きく後退させ、絶縁膜71の近傍、すなわち、X方向において隣り合うタングステン部材130間付近に残留させる。X方向において隣り合うタングステン部材130及びそれらの間に配置されたタングステン膜121により、導電膜73が構成される。
次に、図72並びに図73(a)及び(b)に示すように、側壁127及びSOG部材131(図70参照)を除去する。これにより、トレンチ128の内面が再び露出する。
次に、図31〜図34に示すように、全面にシリコン酸化物を堆積させて、上面を平坦化する。これにより、トレンチ128内に絶縁膜71が埋め込まれると共に、トレンチ124内に絶縁膜77が埋め込まれる。絶縁膜27は絶縁膜77の一部となる。以後の製造工程は、前述の第2の実施形態と同様である。このようにして、本実施形態に係る抵抗変化型記憶装置3が製造される。
本実施形態においては、図38並びに図39(a)及び(b)に示す工程において、リソグラフィを十分な精度で行えば、以後の工程は自己整合的に実施することができる。
(第3の実施形態の変形例)
次に、第3の実施形態の変形例について説明する。
図75は、本変形例に係る抵抗変化型記憶装置を示す平面図である。
図75に示すように、本変形例に係る抵抗変化型記憶装置3aにおいては、Z方向から見て、電極対23pが千鳥状に配列されている。すなわち、Y方向において隣り合う電極群23g間においては、電極対23pのX方向における位置が相互に異なっており、1つおきに配列された電極群23g間においては、電極対23pのX方向における位置が相互に同じである。
本変形例によれば、前述の第3の実施形態と比較して、Y方向における電極対23pの配列密度を向上させることができる。これにより、メモリセルの集積度をより向上させることができる。
本変形例における上記以外の構成、動作、効果及び製造方法は、前述の第3の実施形態と同様である。
以上説明した実施形態によれば、動作の安定性が高い抵抗変化型記憶装置を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態は、相互に組み合わせて実施することもできる。
1、2、3、3a:抵抗変化型記憶装置
10:シリコン基板
10a:上面
11:層間絶縁膜
12:駆動回路
20:積層体
21:ゲート構造体
22:チャネル積層体
23:ゲート電極
23a、23b:領域
23g:電極群
23p:電極対
24:絶縁部材
25:ゲート絶縁膜
27:絶縁膜
28:導電膜
29:シリコン膜
29a:n形部分
30:抵抗変化膜
41:ゲート線
42:選択ゲート線
43:貫通ソース線
44:コンタクト
45:ビット線
50:トランジスタ
51:空乏層
61:構造体
62:絶縁膜
63:構造膜
64:導電膜
65、66:絶縁部材
71:絶縁膜
73:導電膜
75:メモリ構造体
76:構造体
77:絶縁膜
101:ハードマスク
102:トレンチ
103:犠牲部材
104:ホール
105:シリコン酸化部材
106:ホール
107:レジストマスク
108:凹部
111:ホール
112:凹部
113:シリコン酸化膜
114:ホール
115:ホール
116:スペース
121:タングステン膜
122:ハードマスク
123:ホール
124:トレンチ
125:犠牲部材
126:凹部
127:側壁
127a:シリコン窒化膜
128:トレンチ
129:凹部
130:タングステン部材
131:SOG部材
I:電流
P1、P2:配列周期
R1:ソース領域
R2:ソース側選択トランジスタ領域
R3:メモリセル領域
R4:ドレイン側選択トランジスタ領域
R5:ドレイン領域
T:テラス

Claims (14)

  1. 基板と、
    前記基板の上面に平行な第1方向に沿って配列され、前記上面と交差する第2方向に延びる複数の電極と、
    前記電極から見て、前記上面に平行で前記第1方向と交差した第3方向に設けられ、電流が流れることによって抵抗値が変化する抵抗変化膜と、
    前記電極と前記抵抗変化膜との間に設けられた半導体膜と、
    前記電極と前記半導体膜との間に設けられた絶縁膜と、
    を備えた抵抗変化型記憶装置。
  2. 前記複数の電極からなる列の全長にわたって、前記抵抗変化膜及び前記半導体膜を通過する電流経路が形成される請求項1記載の抵抗変化型記憶装置。
  3. 前記半導体膜は、前記複数の電極からなる列の全長にわたって連続的に設けられており、
    前記抵抗変化膜は、前記電極毎に相互に離隔して設けられている請求項1または2に記載の抵抗変化型記憶装置。
  4. 前記半導体膜は、前記複数の電極からなる列の全長にわたって連続的に設けられており、
    前記抵抗変化膜は、前記複数の電極からなる列の全長にわたって連続的に設けられている請求項1または2に記載の抵抗変化型記憶装置。
  5. 導電膜をさらに備え、
    前記半導体膜は、前記電極毎に相互に離隔して設けられており、
    前記抵抗変化膜は、前記電極毎に相互に離隔して設けられており、
    前記導電膜は、前記第1方向において隣り合う前記半導体膜間に接続された請求項1または2に記載の抵抗変化型記憶装置。
  6. 基板と、
    前記基板上に設けられ、前記基板の上面に平行な第1方向に沿って交互に配列された第1構造体及び第2構造体と、
    を備え、
    前記第1構造体は、前記上面に平行であって前記第1方向と交差した第2方向に沿って交互に配列された第1柱状体及び絶縁性の第2柱状体を有し、
    隣り合う2つの前記第1構造体のうち、一方の前記第1構造体の第1柱状体の前記第2方向における位置は、他方の前記第1構造体の前記第2柱状体の前記第2方向における位置と同じであり、
    前記第2構造体は、前記上面と交差した第3方向に沿って交互に積層され、前記第2方向に延びる第1絶縁膜及び第1膜を有し、
    前記第1柱状体は、
    前記第3方向に延びる第1電極と、
    前記第1電極と前記第1膜との間に設けられた第2絶縁膜と、
    を有し、
    前記第1膜は、
    前記第2方向に延びる1枚の半導体膜と、
    前記半導体膜と前記第2柱状体との間毎に設けられ、電流が流れることによって抵抗値が変化する複数枚の抵抗変化膜と、
    を有した抵抗変化型記憶装置。
  7. 前記第1柱状体の前記第1方向における長さは、前記第2柱状体の前記第1方向における長さよりも長い請求項6記載の抵抗変化型記憶装置。
  8. 基板と、
    前記基板上に設けられ、前記基板の上面に平行な第1方向に延びる構造体と、
    を備え、
    前記構造体は、
    前記基板の上面と交差した第2方向に延び、前記第1方向に沿って配列された複数本の電極と、
    前記第2方向から見て、各前記電極の周囲に設けられ、前記複数本の電極の周囲に連続的に設けられた半導体膜と、
    各前記電極と前記半導体膜との間に設けられた第1絶縁膜と、
    前記第2方向から見て、前記半導体膜の周囲に設けられ、前記半導体膜に接続され、電流が流れることによって抵抗値が変化する抵抗変化膜と、
    を有する抵抗変化型記憶装置。
  9. 前記構造体は複数設けられており、前記基板の上面に平行であって前記第1方向と交差した第3方向に沿って配列されており、
    前記構造体間に設けられた第2絶縁膜をさらに備えた請求項8記載の抵抗変化型記憶装置。
  10. 前記第1方向において隣り合う前記電極間の距離は、前記第1方向に交差する方向において隣り合う前記電極間の距離よりも短い請求項9記載の抵抗変化型記憶装置。
  11. 第1方向に延び、前記第1方向と交差した第2方向において隣り合う2本の電極からなる電極対が、前記第1方向及び前記第2方向と交差した第3方向に沿って複数配列された電極群と、
    前記電極の側面のうち、同じ前記電極対に属する他の前記電極に対向していない領域上に設けられ、電流が流れることによって抵抗値が変化する抵抗変化膜と、
    前記電極と前記抵抗変化膜との間に設けられた半導体膜と、
    前記電極と前記半導体膜との間に設けられた絶縁膜と、
    隣り合う前記電極対の間に設けられ、隣り合う前記半導体膜間に接続された導電膜と、
    を備えた抵抗変化型記憶装置。
  12. 前記電極の側面のうち、同じ前記電極対に属する他の前記電極に対向した領域は平面である請求項11記載の抵抗変化型記憶装置。
  13. 1本の前記電極に対して、前記半導体膜及び前記抵抗変化膜を含む積層膜は複数設けられており、前記複数の積層膜は前記第1方向に沿って相互に絶縁されて配列された請求項11または12に記載の抵抗変化型記憶装置。
  14. 基板をさらに備え、
    前記基板及び前記電極群は前記第1方向に配列されている請求項11〜13のいずれか1つに記載の抵抗変化型記憶装置。
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