KR101131136B1 - 리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리소자의 동작 방법 - Google Patents

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Abstract

입체형 구조의 반도체 메모리 소자에 있어서 그 신뢰도 및 효율이 높은 반도체 메모리 소자의 동작 방법이 제공된다. 반도체 메모리 소자는 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극을 포함한다. 스토리지 노드막은 제어 게이트 전극의 측벽 및 반도체 기판 사이에 개재된다. 터널링 절연막은 스토리지 노드막 및 반도체 기판 사이에 개재된다. 블로킹 절연막은 스토리지 노드막 및 제어 게이트 전극 사이에 개재된다. 제 1 및 제 2 채널 영역들은 제어 게이트 전극의 측벽을 둘러싸도록 터널링 절연막 아래의 반도체 기판의 표면 부근에 형성되고, 대향 이격된 한 쌍의 분리용 절연막들에 의해 분리된다. 이 반도체 메모리 소자의 동작 방법은 블로킹 절연막을 통한 전하의 터널링을 이용하여 스토리지 노드막에 데이터를 프로그램하는 단계를 포함한다.

Description

리세스-타입 제어 게이트 전극을 구비하는 반도체 메모리 소자의 동작 방법{Method of operating semiconductor memory device having recess-type control gate electrode}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이고;
도 5는 본 발명의 제 1 실험예에 따른 반도체 메모리 소자의 동작 방법에서 전계 분포를 보여주는 그래프이고;
도 6은 본 발명의 제 1 실험예에 따른 반도체 메모리 소자의 동작 방법에서 전압 분포를 보여주는 그래프이고;
도 7은 본 발명의 제 2 실험예에 따른 반도체 메모리 소자의 동작 방법에서 전계 분포를 보여주는 그래프이고;
도 8은 본 발명의 제 2 실험예에 따른 반도체 메모리 소자의 동작 방법에서 전압 분포를 보여주는 그래프이고;
도 9는 본 발명의 제 3 실험예에 따른 반도체 메모리 소자의 동작 방법에서 전계 분포를 보여주는 그래프이고;
도 10은 본 발명의 제 3 실험예에 따른 반도체 메모리 소자의 동작 방법에서 전압 분포를 보여주는 그래프이고;
도 11은 본 발명의 제 4 실험예에 따른 반도체 메모리 소자의 동작 방법에서 전계 분포를 보여주는 그래프이고; 그리고
도 12는 본 발명의 제 4 실험예에 따른 반도체 메모리 소자의 동작 방법에서 전압 분포를 보여주는 그래프이다.
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 리세스 타입의 제어 게이트 전극을 구비하는 반도체 메모리 소자에 관한 것이다.
최근 반도체 제품들의 소형화 및 고속화 추세로 인해, 이러한 반도체 제품들에 사용되는 반도체 메모리 소자는 더욱 고집적화되고 고속화되고 있다. 이에 따라, 종래 평면형 구조를 대신해서 입체형(3차원) 구조를 갖는 반도체 메모리 소자가 도입되고 있다. 예를 들어, 입체형 구조의 반도체 메모리 소자는 반도체 기판 내부로 신장된 리세스-타입 제어 게이트 전극을 구비할 수 있다.
이러한 입체형 구조의 비휘발성 메모리 소자는 평면형 구조에 비해서 넓은 채널 면적을 갖게 되고, 그에 따라서 높은 동작 전류를 가질 수 있다. 이러한 동작 전류의 증가는 반도체 메모리 소자의 속도를 높일 수 있다. 하지만, 통상적인 입체형 구조의 반도체 메모리 소자에서 단위셀은 여전히 넓은 면적을 차지하면서도 단위 비트로 동작한다. 따라서, 입체형 구조의 반도체 메모리 소자의 집적도의 증가는 한계가 있다.
나아가, 입체형 구조의 반도체 메모리 소자에서 소오스 영역 및 드레인 영역은 여전히 넓은 면적을 차지하고 있다. 특히, 집적도면에서 유리한 낸드-구조의 반도체 메모리 소자에서도, 소오스 영역 및 드레인 영역은 교대로 배열되어 넓은 면적을 차지하고 있어, 반도체 메모리 소자의 집적도 증가에 제약이 되고 있다. 또한, 입체형 구조의 반도체 메모리 소자는 그 전계 분포가 일정하지 못하기 때문에 프로그램 및 소거 동작의 신뢰도 및 효율이 낮다는 문제를 갖는다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 입체형 구조의 반도체 메모리 소자에 있어서 그 신뢰도 및 효율이 높은 반도체 메모리 소자의 동작 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 메모리 소자의 동작 방법이 제공된다. 상기 반도체 메모리 소자는 반도체 기판 및 상기 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극을 포함한다. 스토리지 노드 막은 상기 제어 게이트 전극의 측벽 및 상기 반도체 기판 사이에 개재된다. 터널링 절연막은 상기 스토리지 노드막 및 상기 반도체 기판 사이에 개재된다. 블로킹 절연막은 상기 스토리지 노드막 및 상기 제어 게이트 전극 사이에 개재된다. 제 1 및 제 2 채널 영역들은 상기 제어 게이트 전극의 측벽을 둘러싸도록 상기 터널링 절연막 아래의 상기 반도체 기판의 표면 부근에 형성되고, 대향 이격된 한 쌍의 분리용 절연막들에 의해 분리된다. 상기 반도체 메모리 소자의 동작 방법은 상기 블로킹 절연막을 통한 전하의 터널링을 이용하여 상기 스토리지 노드막에 데이터를 프로그램하는 단계를 포함한다.
상기 본 발명의 일 측면에 따르면, 상기 데이터를 프로그램하는 단계는 상기 제어 게이트 전극에 음의 프로그램 전압을 인가하는 단계를 포함할 수 있고, 나아가, 상기 제 1 채널 영역 및 상기 제 2 채널 영역 가운데 하나를 접지시키고, 다른 하나에 채널 부스팅 전압을 인가하는 단계를 더 포함할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 반도체 메모리 소자의 동작 방법은, 상기 블로킹 절연막을 통한 전하의 터널링을 이용하여 상기 스토리지 노드막의 데이터를 소거하는 단계를 더 포함할 수 있다. 나아가, 상기 데이터를 소거하는 단계는 상기 제어 게이트 전극에 양의 소거 전압을 인가하는 단계를 포함할 수 있다.
상기 본 발명의 또 다른 측면에 따르면, 상기 터널링 절연막의 유전 상수는 상기 블로킹 절연막의 유전 상수와 같거나 또는 클 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 형태에 따른 반도체 메모리 소자의 동작 방법이 제공된다. 상기 반도체 메모리 소자는, 반도체 기판 및 상 기 반도체 기판 내부로 리세스되어 각각 형성된 복수의 제어 게이트 전극들을 포함한다. 복수의 스토리지 노드막들은 상기 복수의 제어 게이트 전극들의 측벽 및 상기 반도체 기판 사이에 각각 개재된다. 복수의 터널링 절연막들은 상기 복수의 스토리지 노드막들 및 상기 반도체 기판 사이에 개재되고, 그 인접한 한 쌍들끼리 서로 접촉되어 상기 반도체 기판을 제 1 및 제 2 영역으로 분리한다. 복수의 블로킹 절연막들은 상기 복수의 스토리지 노드막들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된다. 제 1 채널 영역은 상기 복수의 제어 게이트 전극들 측벽의 일부분을 둘러싸도록 상기 반도체 기판의 제 1 영역의 표면 부근에 연속되게 형성된다. 제 2 채널 영역은 상기 복수의 제어 게이트 전극들 측벽의 다른 부분을 둘러싸도록 상기 반도체 기판의 제 2 영역의 표면 부근에 연속되게 형성된다. 상기 반도체 메모리 소자의 동작 방법은 상기 복수의 블로킹 절연막들을 통한 전하의 터널링을 이용하여 상기 복수의 스토리지 노드막들에 데이터를 프로그램하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 입체형(3차원) 구조를 갖 는다. 예를 들어, 본 발명의 실시예들에 따른 반도체 메모리 소자에서, 제어 게이트 전극은 반도체 기판 내부로 신장된 형태를 갖는다. 이러한 제어 게이트 전극은 리세스-타입 또는 트렌치-타입이라고 불릴 수 있지만, 본 발명의 범위는 이러한 명칭에 제약되지는 않는다.
본 발명의 실시예들에 따른 반도체 메모리 소자는 비휘발성 메모리 소자, 예컨대 플래시(flash) 메모리 소자를 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이다.
도 1 및 도 2를 참조하면, 반도체 메모리 소자는 3차원 구조를 갖고, 반도체 기판(105), 채널 영역들(110a, 110b), 터널링 절연막(130), 스토리지 노드막(140), 블로킹 절연막(150) 및 제어 게이트 전극(160)을 포함한다. 반도체 메모리 소자는 하나의 제어 게이트 전극(160)을 이용하여, 한 쌍의 채널 영역들(110a, 110b)을 공통으로 제어할 수 있다. 한 쌍의 채널 영역들(110a, 110b)은 한 쌍의 분리용 절연막들(125a, 125b)에 의해 서로 분리된다. 선택적으로, 반도체 메모리 소자는 매몰 절연막(120)을 더 포함할 수 있다. 예를 들어, 이 실시예의 반도체 메모리 소자는 플래시 메모리 소자의 단위셀을 구성할 수 있다.
보다 구체적으로 보면, 반도체 기판(105)은 벌크 반도체 웨이퍼, 예컨대 실리콘 웨이퍼, 게르마늄 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 포함할 수 있다. 다른 예로, 반도체 기판(105)은 벌크 반도체 웨이퍼 상에 반도체 에피층(epitaxial layer)을 더 포함할 수도 있다.
제어 게이트 전극(160)은 반도체 기판(105) 내부로 리세스되어 형성된다. 예를 들어, 반도체 기판(105) 내부로 홀(미도시)을 형성한 후, 그 홀을 도전층으로 매립함으로써 제어 게이트 전극(160)을 형성할 수 있다. 제어 게이트 전극(160)은 폴리실리콘, 금속, 또는 금속 실리사이드를 포함할 수 있다. 제어 게이트 전극(160)은 원기둥 형태를 갖고, 따라서, 대칭적인 방사형 전계를 유도할 수 있다. 다만, 제어 게이트 전극(160)으로부터 멀어질수록(즉, r이 커질수록) 전류 밀도가 작아지기 때문에, 이러한 방사형 전계가 작아진다. 특히, 제어 게이트 전극(160)의 반경이 작아질수록 이러한 전계의 감소가 더 커질 것이다. 이러한 방사형 전계의 변화는 평면형 반도체 메모리 소자에서의 균일한 전계와 비교될 수 있고, 따라서 후술하는 바와 같이 반도체 메모리 소자의 동작에 큰 영향을 미친다.
본 발명의 다른 실시예에서, 제어 게이트 전극(160)은 타원 기둥 형태 또는 다각 기둥 형태를 가질 수도 있다. 다만, 제어 게이트 전극(160)이 타원 또는 다각 기둥 형태를 갖는 경우에는, 전계가 방사상으로 균일하지 못할 수 있다. 이 경우에도, 제어 게이트 전극(160)은 분리용 절연막들(125a, 125b)을 잇는 선을 중심으로 대칭적인 형태를 갖는 것이 바람직하다.
스토리지 노드막(140)은 제어 게이트 전극(160)의 측벽 및 반도체 기판(105) 사이에 개재된다. 스토리지 노드막(140)은 전하 저장 매체로 이용된다. 예를 들어, 스토리지 노드막(140)은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함할 수 있다. 특히, 실리콘 질화 막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈은 국부적인 전하 트랩층으로 이용될 수 있다.
터널링 절연막(130)은 스토리지 노드막(140) 및 반도체 기판(105) 사이에 개재된다. 블로킹 절연막(150)은 스토리지 노드막(140) 및 제어 게이트 전극(160) 사이에 개재되어 둘 사이를 절연시킨다. 터널링 절연막(130), 스토리지 노드막(140) 및 블로킹 절연막(150)은 제어 게이트 전극(160)의 측벽을 따라서 형성될 수 있다. 즉, 블로킹 절연막(150)은 제어 게이트 전극(150)을 감싸고, 스토리지 노드막(140)은 블로킹 절연막(150)을 감싸고, 터널링 절연막(130)은 스토리지 노드막(140)을 감싸는 형태를 가질 수 있다. 따라서, 터널링 절연막(130), 스토리지 노드막(140) 및 블로킹 절연막(150)은 속이 빈 통 형태를 가질 수 있다.
한 쌍의 채널 영역들(110a, 110b)은 제어 게이트 전극(160)의 측벽을 둘러싸도록 터널링 절연막(130) 아래의 반도체 기판(105)의 표면 부근에 형성된다. 채널 영역들(110a, 110b)은 대향 이격된 한 쌍의 분리용 절연막들(125a, 125b)에 의해 분리된다. 예를 들어, 제 1 채널 영역(110a)은 분리용 절연막들(125a, 125b)의 아래에 위치하고, 제 2 채널 영역(110b)은 분리용 절연막들(125a, 125b)의 위에 위치할 수 있다. 예를 들어, 분리용 절연막들(125a, 125b)은 터널링 절연막(130)과 연결될 수 있고, 산화막, 질화막 또는 고유전율 유전막(high-k dielectric layer)을 포함할 수 있다.
선택적으로, 매몰 절연막(120)은 제어 게이트 전극(160)의 바닥 및 반도체 기판(105) 사이에 개재된다. 매몰 절연막(120)은 반도체 기판(105)의 바닥에 채널 이 형성되지 않도록, 터널링 절연막(130) 및 블로킹 절연막(150)보다 두꺼운 두께를 가질 수 있다. 이에 따라서, 제 1 및 제 2 채널 영역들(110a, 110b)이 반도체 기판(105)의 바닥을 통해서도 연결되지 않는 것을 보장할 수 있다.
이하에서는 전술한 반도체 메모리 소자의 동작 방법을 설명한다.
제 1 및 제 2 채널 영역들(110a, 110b)은 비트 라인들로 각각 이용되고, 제어 게이트 전극(160)은 공통 워드 라인으로 이용될 수 있다. 즉, 제 1 채널 영역(110a)을 통해서 제 1 전류(I1)의 흐름이 가능하고, 제 2 채널 영역(110b)을 통해서 제 2 전류(I2)의 흐름이 가능하다. 프로그램 및 소거 단계는 이러한 비트 라인들 및 워드 라인을 제어하여 블로킹 절연막(150)을 통한 전하의 터널링을 이용한다. 이러한 블로킹 절연막(150)을 통한 전하의 터널링은 통상적인 터널링 절연막(130)을 통한 전하의 터널링과 대비된다. 이러한 의미에서, 이 실시예에서, 터널링 절연막(130)과 블로킹 절연막(150)은 서로 바뀌어 불릴 수도 있다.
보다 구체적으로 보면, 이러한 블로킹 절연막(150)을 통한 전하 터널링을 이용하여 스토리지 노드막(140)에 데이터를 프로그램하고, 그리고/또는 스토리지 노드막(140)의 데이터를 소거할 수 있다. 즉, 전자 또는 홀이 Fowler-Nordheim(F-N) 터널링 방법에 의해서 블로킹 절연막(150)을 통해 제어 게이트 전극(160)에서 스토리지 노드막(140)으로 또는 그 반대 방향으로 이동될 수 있다.
터널링 절연막(130)보다 블로킹 절연막(150)을 통한 전하의 터널링이 선택된 이유는 전술한 입체형 구조의 반도체 메모리 소자의 전계 분포의 특성으로부터 기 인한다. 즉, 제어 게이트 전극(160)에 전압을 인가한 경우, 그로부터 멀어질수록(즉 r이 커질수록) 전계가 감소하기 때문에, 터널링 절연막(130)보다 블로킹 절연막(150)에 높은 전계가 유도된다. 이러한 전계 분포는 동일한 물질에 대해서 균일한 전계를 갖는 평판형 구조의 반도체 메모리 소자와 대비된다.
제어 게이트 전극(160)으로부터 가까이 있는 블로킹 절연막(150)을 통하여 프로그램 및 소거 동작을 수행하기 위해서, 터널링 절연막(130)의 유전 상수는 블로킹 절연막(150)의 유전 상수보다 같거나 또는 큰 것이 바람직하다. 예를 들어, 블로킹 절연막(150)은 실리콘 산화막을 포함하고, 터널링 절연막(130)은 실리콘 산화막, 실리콘 질화막 또는 고유전율 유전막을 포함할 수 있다. 예를 들어, 고유전율 유전막은 알루미늄 산화막, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 니오비윰 산화막 등을 포함할 수 있다. 예를 들어, 본 발명의 실시예들에서 고유전율 유전막은 그 유전 상수가 실리콘 질화막보다 큰 것으로 이해될 수 있다.
스토리지 노드막(140)은 하나의 환형 형상을 갖지만, 제 1 및 제 2 채널 영역(110a, 110b)들과 대면한 부분이 각각 국지적인 전하 저장층이 될 수 있다. 따라서, 반도체 메모리 소자는 단일-레벨 동작 방식에서도 2 비트의 데이터를 처리할 수 있다.
보다 구체적으로 보면, 프로그램 단계는 제어 게이트 전극(160)에 음의 프로그램 전압을 인가하여 수행할 수 있다. 이 경우, 제 1 채널 영역 및 제 2 채널 영역(110a, 110b)의 하나, 예컨대 제 1 채널 영역(110a)을 접지시킨다. 따라서, 제어 게이트 전극(160)으로부터 블로킹 절연막(150)을 통하여 제 1 채널 영역(110a) 방 향의 스토리지 노드막(140)으로 전하가 터널링될 수 있다. 선택적으로, 제 1 채널 영역 및 제 2 채널 영역(110a, 110b)의 다른 하나, 예컨대 제 2 채널 영역(110b)에는 채널 부스팅 전압을 인가함으로써, 제어 게이트 전극(160)으로부터 제 2 채널 영역(110b) 방향으로의 전하의 터널링은 억제될 수 있다.
소거 단계는 제어 게이트 전극(160)에 양의 소거 전압을 인가하여 수행할 수 있다. 이 경우, 반도체 기판(105)은 접지시킬 수 있다. 이에 따라, 스토리지 노드막(140)에 국부적으로 저장된 데이터들이 일시에 소거될 수 있다.
이하에서는 도 5 내지 도 12를 참조하여, 본 발명의 실험예들에 따른 반도체 메모리 소자의 전계 및 전압 분포 특성을 설명한다. 도 5 내지 도 12의 실험예들은 다음의 조건들 하에서의 시뮬레이션 결과이다. 도 5 내지 도 12의 실험예들에서, 제 1 영역(A)은 블로킹 절연막(150)을 나타내고, 제 2 영역(B)은 스토리지 노드막(140)을 나타내고, 제 3 영역(C)은 터널링 절연막(130)을 나타낸다. 도 5 내지 도 12의 실험예들에서, 블로킹 절연막(150)은 그 유전 상수가 약 3.9인 실리콘 산화막이고, 스토리지 노드막(140)은 실리콘 질화막이다. 도 5 내지 도 8에서 터널링 절연막(130)은 그 유전 상수가 약 3.9인 실리콘 산화막이고, 도 9 내지 도 12에서 터널링 절연막(130)은 그 유전 상수가 약 10인 고유전율막이다.
도 5 내지 도 12의 실험예들은 제어 게이트 전극(160)에 양의 소거 전압이 인가된 경우를 예시적으로 나타낸다. 하지만, 프로그램 전압이 인가된 경우에도 그 부호만을 반대로 할 뿐 동일하게 적용될 수 있다. 도 5, 도 6, 도 9 및 도 10의 실 험예는 채널 영역들(110a, 110b)이 접지된 경우를 나타내고, 도 7, 도 8, 도 11 및 도 12는 채널 영역들(110a, 110b)에 채널 부스팅 전압, 예컨대 3V가 인가된 경우를 나타낸다.
도 5 내지 도 12에 도시된 바와 같이, 블로킹 절연막(150)에 걸린 전계(E)가 터널링 절연막(130)에 걸린 전계(E)보다 크다. 통상적으로, 전하의 터널링이 가능하기 위해서는 전계(E)가 약 8 ~ 10 MV/cm가 필요하다. 하지만, 이 실험예들에서, 터널링 절연막(130)에 걸린 전계(E)는 약 4 MV/cm 이하에 불과하고, 따라서 터널링 절연막(130)을 통해서 전하의 터널링이 일어나기 어렵다. 그 결과, 터널링 절연막(130)을 통한 반도체 메모리 소자의 프로그램 및 소거 동작이 어렵게 된다.
하지만, 도 5, 도 6, 도 9 및 도 10의 실험예에서, 블로킹 절연막(150)에는 6 ~ 9 MV/cm의 전계(E)가 걸리고, 따라서 블로킹 절연막(150)을 통해서 전하의 터널링이 가능해진다. 이 경우, 제어 게이트 전극(160)에 인가된 전압은 7 ~ 8 V에 불과하다. 따라서, 통상적인 평판형 구조의 반도체 메모리 소자에서 필요한 15 ~ 20 V의 전압보다 훨씬 작은 전압으로 소거 동작 및/또는 프로그램 동작이 가능해진다.
나아가, 도 7, 도 8, 도 11 및 도 12의 실험예들에서, 채널 부스팅에 의해서 블로킹 절연막(150)에 걸린 전계(E)가 효율적으로 낮아지는 것을 알 수 있다. 즉, 이 경우 전계(E)는 약 3.5 ~ 6 V/cm에 불과해서, 블로킹 절연막(150)을 통해서 전하의 터널링이 일어나기 어렵다. 이러한 결과는 본원 발명에 따른 실시예들에서 채널 부스팅법을 이용하여 프로그램 및/또는 소거 동작이 억제될 수 있음을 보여준 다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 소자의 동작 방법에 따르면, 블로킹 절연막(150)을 통한 터널링을 이용하여 낮은 전압으로 프로그램 및/또는 소거 동작이 가능해진다. 또한, 터널링 절연막(130)을 통한 역 터널링은 거의 일어나지 않기 때문에, 반도체 메모리 소자의 프로그램 및 소거 동작의 신뢰성이 향상될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 평면도이고, 도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 소자를 보여주는 부분 절단된 사시도이다. 도 3 및 도 4에 따른 반도체 메모리 소자는 도 1 및 도 2에 따른 반도체 메모리 소자를 단위셀로 하고 복수의 이러한 단위셀들을 낸드-타입으로 연결한 구조를 가질 수 있다. 두 실시예들에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 중복된 설명은 생략된다.
도 3 및 도 4를 참조하면, 복수의 제어 게이트 전극들(160), 복수의 블로킹 절연막들(150) 및 복수의 스토리지 노드막들(140)은 복수의 단위셀에 각각 분리되게 형성된다. 하지만, 복수의 터널링 절연막들(130)은 그 인접한 한 쌍이 서로 접촉하도록 형성된다. 즉, 단위셀들의 터널링 절연막들(130)은 단부가 서로 연결되어 하나의 연속된 형태를 가질 수 있다. 이에 따라, 반도체 기판(105)은 터널링 절연막(130) 위쪽의 상부 영역 및 터널링 절연막(130) 아래의 하부 영역으로 분리될 수 있다. 이러한 하부 영역 및 상부 영역은 각각 제 1 영역 및 제 2 영역으로 불릴 수 도 있고, 본 발명의 범위는 이러한 명칭에 제한되지 않는다.
이 실시예의 변형된 예에서, 인접한 단위셀들의 터널링 절연막들(130)이 직접 접촉하거나 중첩되지 않고, 도 1 및 도 2에 도시된 바와 같이 분리용 절연막들(125a, 125b)을 개재하여 연결될 수도 있다. 또는, 인접한 단위셀들의 터널링 절연막들(130)의 접촉된 부분이 도 1 및 도 2에 도시된 분리용 절연막들(125a, 125b)에 대응하는 것으로 이해될 수도 있다.
단위셀들의 터널링 절연막들(130)의 단부가 서로 연결됨에 따라서, 반도체 기판(105)의 하부 영역에 있는 단위셀들의 제 1 채널 영역(110a)들은 서로 연결되어 연속된다. 유사하게, 반도체 기판(105)의 상부 영역에 있는 단위셀들의 제 2 채널 영역(110b)들은 서로 연결되어 연속된다. 따라서, 단위셀들의 제 1 채널 영역들(110a)은 별도의 소오스 영역 및 드레인 영역 없이도 서로 연결될 수 있고, 제 1 전류(I1)의 흐름을 허용할 수 있다. 유사하게 단위셀들의 제 2 채널 영역들(110b)은 별도의 소오스 영역 및 드레인 영역 없이도 서로 연결될 수 있고, 제 2 전류(I2)의 흐름을 허용할 수 있다. 바람직하게는 제 1 및 2 채널 영역들(110a, 110b)은 대칭적으로 배치될 수 있다.
이와 같이 소오스 영역 및 드레인 영역 없이도 단위셀들의 채널 영역들(110a, 110b)이 각각 연결되는 이유는, 제어 게이트 전극(160)들이 방사형 전계를 갖기 때문이다. 따라서, 이 실시예의 반도체 메모리 소자는 소오스 영역 및 드레인 영역이 생략된 낸드 구조를 갖고, 따라서 종래의 낸드 구조에 비해서 그 차지 하는 면적을 크게 줄일 수 있다. 그 결과, 이 실시예의 반도체 메모리 소자는 종래에 비해서 매우 높은 집적도를 가질 수 있다. 더구나, 이 실시예의 반도체 메모리 소자는 적은 면적을 차지하면서도, 단일-레벨 동작 방식의 경우에도 2 비트의 데이터를 처리할 수 있어 높은 동작 속도를 가질 수 있다.
비록 도 3 및 도 4에는 네 개의 단위셀이 도시되었지만, 본 발명은 이에 제한되지 않는다. 따라서, 이 실시예에서 반도체 메모리 소자는 하나의 낸드 구조의 스트링을 나타낼 수 있고, 이 하나의 스트링 내의 단위셀의 수는 적절하게 선택될 수 있다.
이 실시예에 따른 반도체 메모리 소자의 동작 특성은 도 5 내지 도 10의 설명을 또한 참조할 수 있다. 즉, 해당 기술분야에서 통상적으로 알려진 바에 따라서, 데이터를 프로그램 또는 소거하고자 하는 하나 또는 그 이상의 단위셀을 선택할 수 있다. 이어서, 이 선택된 단위셀에 대해서 도 5 내지 도 10에 설명된 바에 따라서 블로킹 절연막(150)을 통한 전하의 터널링을 이용하여 데이터를 프로그램 또는 소거할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 메모리 소자의 동작 방법에 따르면, 단일-레벨 동작 방식에서도 2 비트의 데이터를 처리할 수 있다. 또한, 채널 영역들의 수직 깊이를 조절함으로써 동작 전류를 높일 수 있어, 반도체 메모리 소자의 동작 속도가 높아질 수 있다.
또한, 본 발명에 따른 반도체 메모리 소자의 동작 방법에 따르면, 낮은 전압으로 블로킹 절연막을 통한 터널링을 통해서 데이터의 프로그램 및/또는 소거 동작이 가능해진다. 따라서, 반도체 메모리 소자의 프로그램 및 소거 동작의 신뢰성이 향상될 수 있다.

Claims (17)

  1. 반도체 기판;
    상기 반도체 기판 내부로 리세스되어 형성된 제어 게이트 전극;
    상기 제어 게이트 전극의 측벽 및 상기 반도체 기판 사이에 개재된 스토리지 노드막;
    상기 스토리지 노드막 및 상기 반도체 기판 사이에 개재된 터널링 절연막;
    상기 스토리지 노드막 및 상기 제어 게이트 전극 사이에 개재된 블로킹 절연막; 및
    상기 제어 게이트 전극의 측벽을 둘러싸도록 상기 터널링 절연막 아래의 상기 반도체 기판의 표면 부근에 형성되고, 대향 이격된 한 쌍의 분리용 절연막들에 의해 분리된 제 1 및 제 2 채널 영역들을 포함하는 반도체 메모리 소자에 있어서,
    상기 블로킹 절연막을 통한 전하의 터널링을 이용하여 상기 스토리지 노드막에 데이터를 프로그램하는 단계를 포함하는 반도체 메모리 소자의 동작 방법.
  2. 제 1 항에 있어서, 상기 데이터를 프로그램하는 단계는 상기 제어 게이트 전극에 음의 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  3. 제 2 항에 있어서, 상기 데이터를 프로그램하는 단계는 상기 제 1 채널 영역 및 상기 제 2 채널 영역 가운데 하나를 접지시키고, 다른 하나에 채널 부스팅 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  4. 제 1 항에 있어서, 상기 블로킹 절연막을 통한 전하의 터널링을 이용하여 상기 스토리지 노드막의 데이터를 소거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  5. 제 4 항에 있어서, 상기 데이터를 소거하는 단계는 상기 제어 게이트 전극에 양의 소거 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  6. 제 1 항에 있어서, 상기 제어 게이트 전극은 원기둥 형태를 갖는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  7. 제 1 항에 있어서, 상기 반도체 메모리 소자는 상기 제어 게이트 전극의 바닥 및 상기 반도체 기판 사이에 개재되고 상기 터널링 절연막보다 두꺼운 매몰 절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  8. 제 1 항에 있어서, 상기 스토리지 노드막은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  9. 제 1 항에 있어서, 상기 터널링 절연막의 유전 상수는 상기 블로킹 절연막의 유전 상수와 같거나 또는 큰 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  10. 반도체 기판;
    상기 반도체 기판 내부로 리세스되어 각각 형성된 복수의 제어 게이트 전극들;
    상기 복수의 제어 게이트 전극들의 측벽 및 상기 반도체 기판 사이에 각각 개재된 복수의 스토리지 노드막들;
    상기 복수의 스토리지 노드막들 및 상기 반도체 기판 사이에 개재되고, 그 인접한 한 쌍들끼리 서로 접촉되어 상기 반도체 기판을 제 1 및 제 2 영역으로 분리하는 복수의 터널링 절연막들;
    상기 복수의 스토리지 노드막들 및 상기 복수의 제어 게이트 전극들 사이에 각각 개재된 복수의 블로킹 절연막들; 및
    상기 복수의 제어 게이트 전극들 측벽의 일부분을 둘러싸도록 상기 반도체 기판의 제 1 영역의 표면 부근에 연속되게 형성된 제 1 채널 영역; 및
    상기 복수의 제어 게이트 전극들 측벽의 다른 부분을 둘러싸도록 상기 반도체 기판의 제 2 영역의 표면 부근에 연속되게 형성된 제 2 채널 영역을 포함하는 반도체 메모리 소자에 있어서,
    상기 복수의 블로킹 절연막들을 통한 전하의 터널링을 이용하여 상기 복수의 스토리지 노드막들에 데이터를 프로그램하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  11. 제 10 항에 있어서, 상기 데이터를 프로그램하는 단계는 상기 복수의 제어 게이트 전극들에 음의 프로그램 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  12. 제 11 항에 있어서, 상기 데이터를 프로그램하는 단계는 상기 제 1 채널 영역 및 상기 제 2 채널 영역 가운데 하나를 접지시키고, 다른 하나에 채널 부스팅 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  13. 제 10 항에 있어서, 상기 복수의 블로킹 절연막들을 통한 전하의 터널링을 이용하여 상기 복수의 스토리지 노드막들의 데이터를 일시에 소거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  14. 제 13 항에 있어서, 상기 데이터를 일시에 소거하는 단계는 상기 복수의 제어 게이트 전극들에 양의 소거 전압을 인가하여 수행하는 것을 특징으로 하는 반도 체 메모리 소자의 동작 방법.
  15. 제 10 항에 있어서, 상기 반도체 메모리 소자는, 상기 복수의 제어 게이트 전극들의 바닥 및 상기 반도체 기판 사이에 각각 개재되고 상기 복수의 터널링 절연막들보다 두꺼운 복수의 매몰 절연막들을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  16. 제 10 항에 있어서, 상기 복수의 스토리지 노드막들 각각은 폴리실리콘층, 실리콘 질화막층, 금속 또는 실리콘의 도트, 또는 금속 또는 실리콘의 나노-크리스탈을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
  17. 제 10 항에 있어서, 상기 복수의 터널링 절연막들의 유전 상수는 상기 복수의 블로킹 절연막들의 유전 상수와 같거나 또는 큰 것을 특징으로 하는 반도체 메모리 소자의 동작 방법.
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