JP5422530B2 - 半導体記憶装置及びその製造方法 - Google Patents

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Description

本発明の実施形態は、概ね、半導体記憶装置及びその製造方法に関する。
半導体記憶装置の大容量化及び低コスト化を図る方法として、一括加工型の積層メモリが提案されている。一括加工型の積層メモリは、半導体基板上に絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体に貫通ホールを形成し、貫通ホール内にブロック層、電荷蓄積層及びトンネル層をこの順に堆積させ、貫通ホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。また、積層体上に選択ゲート電極を設け、シリコンピラーにこの選択ゲート電極を貫通させて、シリコンピラーの上端を上層の配線に接続することにより、選択ゲート電極とシリコンピラーとの間に選択トランジスタが形成される。そして、この選択トランジスタを制御することにより、シリコンピラーを上層に配線に接続するか否かを切り替えることができる。
特開２００９−１４６９５４号公報
本発明の実施形態の目的は、消費電力が少ない半導体記憶装置及びその製造方法を提供することである。
実施形態に係る半導体記憶装置は、積層体と、前記積層体上に設けられた第２電極膜と、前記第２電極膜上に設けられた第２絶縁膜と、半導体膜と、メモリ膜と、ゲート絶縁膜と、を備える。前記積層体においては、それぞれ複数の第１絶縁膜及び第１電極膜が交互に積層され、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールが形成されている。前記第２電極膜においては、前記積層方向に延び前記第１貫通ホールに連通された第２貫通ホールが形成されている。前記第２絶縁膜においては、前記積層方向に延び前記第２貫通ホールに連通された第３貫通ホールが形成されている。前記半導体膜は、前記第１乃至第３の貫通ホールの内面上に設けられている。前記メモリ膜は、前記第１電極膜と前記半導体膜との間に設けられている。前記ゲート絶縁膜は、前記第２電極膜と前記半導体膜との間に設けられている。そして、前記第２貫通ホールの内面と前記第３貫通ホールの内面との境界には、前記第３貫通ホールが前記第２貫通ホールよりも太くなるような段差が形成されている。
実施形態に係る半導体記憶装置は、積層体と、前記積層体上に設けられた第２電極膜と、前記第２電極膜上に設けられた第２絶縁膜と、半導体膜と、メモリ膜と、ゲート絶縁膜と、を備える。前記積層体においては、それぞれ複数の第１絶縁膜及び第１電極膜が交互に積層され、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールが形成されている。前記第２電極膜においては、前記積層方向に延び前記第１貫通ホールに連通された第２貫通ホールが形成されている。前記第２絶縁膜においては、前記積層方向に延び前記第２貫通ホールに連通された第３貫通ホールが形成されている。前記半導体膜は、前記第１乃至第３の貫通ホールの内面上に設けられている。前記メモリ膜は、前記第１電極膜と前記半導体膜との間に設けられている。前記ゲート絶縁膜は、前記第２電極膜と前記半導体膜との間に設けられている。そして、前記第２貫通ホールの内面には、上側が下側よりも太くなるような段差が形成されている。
実施形態に係る半導体記憶装置の製造方法は、それぞれ複数の第１絶縁膜及び第１電極膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールを形成する工程と、前記第１貫通ホールの内面上にメモリ膜を形成する工程と、前記メモリ膜上に第１半導体膜を形成する工程と、前記積層体上に第２電極膜を形成する工程と、前記第２電極膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜に、前記積層方向に延びる第３貫通ホールを形成する工程と、前記第３貫通ホールの内面上にスペーサー膜を形成する工程と、前記第２絶縁膜及び前記スペーサー膜をマスクとしてエッチングを施すことにより、前記第２電極膜に前記積層方向に延びる第２貫通ホールを形成する工程と 前記スペーサー膜を除去する工程と、前記第２貫通ホール及び前記第３貫通ホールの内面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第２半導体膜を形成する工程と、前記第２半導体膜に対して不純物を注入する工程と、を備える。
実施形態に係る半導体記憶装置の製造方法は、それぞれ複数の第１絶縁膜及び第１電極膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールを形成する工程と、前記第１貫通ホールの内面上にメモリ膜を形成する工程と、前記メモリ膜上に第１半導体膜を形成する工程と、前記積層体上に第２電極膜を形成する工程と、前記第２電極膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜に、前記積層方向に延びる第３貫通ホールを形成する工程と、前記第２絶縁膜をマスクとしてエッチングを施すことにより、前記第２電極膜に前記積層方向に延びる第２貫通ホールを形成する工程と、前記第３貫通ホールを拡大する工程と、前記第２貫通ホール及び前記第３貫通ホールの内面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第２半導体膜を形成する工程と、前記第２半導体膜に対して不純物を注入する工程と、を備える。
実施形態に係る半導体記憶装置の製造方法は、それぞれ複数の第１絶縁膜及び第１電極膜を交互に積層することにより、積層体を形成する工程と、前記積層体に、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールを形成する工程と、前記第１貫通ホールの内面上にメモリ膜を形成する工程と、前記メモリ膜上に第１半導体膜を形成する工程と、前記積層体上に第２電極膜を形成する工程と、前記第２電極膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜に、前記積層方向に延びる第３貫通ホールを形成する工程と、前記第２絶縁膜をマスクとしてエッチングを施すことにより、前記第２電極膜の上部に凹部を形成する工程と、前記第３貫通ホールを拡大する工程と、前記第３貫通ホールが拡大された前記第２絶縁膜をマスクとしてエッチングを施すことにより、前記積層方向に延び内面に上側が下側よりも太くなるような段差が形成された第２貫通ホールを形成する工程と、前記第２貫通ホール及び前記第３貫通ホールの内面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第２半導体膜を形成する工程と、前記第２半導体膜に対して不純物を注入する工程と、を備える。
第１の実施形態に係る半導体記憶装置を例示する斜視図である。 第１の実施形態に係る半導体記憶装置を例示する断面図である。 図２に示す選択ゲート電極の近傍を例示する断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。 （ａ）〜（ｃ）は、第１の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。 （ａ）〜（ｃ）は、第２の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。 第３の実施形態に係る半導体記憶装置における選択ゲート電極の近傍を例示する断面図である。 （ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。 （ａ）〜（ｃ）は、第３の実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、第１の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る半導体記憶装置を例示する断面図であり、
図３は、図２に示す選択ゲート電極の近傍を例示する断面図である。
なお、図１においては、図を見やすくするために、導電部分のみを図示し、絶縁部分は図示を省略している。
本実施形態に係る半導体記憶装置は、積層型の不揮発性記憶装置である。
図１及び図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１上に絶縁膜１０が設けられており、その上に導電膜、例えば、ポリシリコン膜１２が形成されており、これがバックゲートＢＧとなっている。バックゲートＢＧ上においては、それぞれ複数の電極膜１４（第１電極膜）と絶縁膜１５（第１絶縁膜）とが交互に積層されて、積層体ＭＬが構成されている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち電極膜１４と絶縁膜１５の積層方向をＺ方向とする。
電極膜１４は例えばポリシリコンにより形成されている。電極膜１４はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなっている。上方、すなわち、Ｚ方向から見て、各層の電極膜１４は同じパターンでパターニングされている。一方、絶縁膜１５は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜１４同士を絶縁する層間絶縁膜として機能する。
積層体ＭＬ上には、絶縁膜１６、電極膜１７（第２電極膜）及び絶縁膜１８（第２絶縁膜）がこの順に成膜されている。電極膜１７は例えばポリシリコンからなり、Ｙ方向に沿って分断され、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとなっている。選択ゲート電極ＳＧは、最上層の制御ゲート電極ＣＧの直上域に２本ずつ設けられている。
絶縁膜１８上には絶縁膜１９が設けられており、絶縁膜１９上には、Ｘ方向に延びるソース線ＳＬが設けられている。ソース線ＳＬは、Ｙ方向に沿って配列された最上層の制御ゲート電極ＣＧのうち、１つおきの制御ゲート電極ＣＧの直上域に配置されている。また、絶縁膜１９上には、ソース線ＳＬを覆うように絶縁膜２０が設けられており、絶縁膜２０上には、Ｙ方向に延びる複数本のビット線ＢＬが設けられている。ソース線ＳＬ及びビット線ＢＬは、それぞれ金属膜により形成されている。
そして、積層体ＭＬを貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール２１（第１貫通ホール）が形成されている。Ｚ方向から見て、貫通ホール２１の形状は例えば円形であり、例えば、下方にいくほど細くなっている。各貫通ホール２１は各段の制御ゲート電極ＣＧを貫き、下端はバックゲートＢＧに到達している。また、貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。Ｙ方向に配列された貫通ホール２１は２個で１組となり、同じ組に属する貫通ホール２１は同じ制御ゲート電極ＣＧを貫いている。
また、バックゲートＢＧの上層部分内には、１本の貫通ホール２１の下端部を、この貫通ホール２１から見てＹ方向に１列分離隔した他の１本の貫通ホール２１の下端部に連通させるように、連通孔２２が形成されている。これにより、Ｙ方向において隣り合う１対の貫通ホール２１と、それらを相互に連通させる連通孔２２とにより、１本の連続したＵ字孔２３が形成されている。積層体ＭＬ内には、複数本のＵ字孔２３が形成されている。
Ｕ字孔２３の内面上にはメモリ膜２４が設けられている。メモリ膜２４においては、外側から順に、絶縁性のブロック層２５、電荷蓄積層２６、絶縁性のトンネル層２７が積層されている。ブロック層２５は、装置１の駆動電圧の範囲内にある電圧が印加されても実質的に電流を流さない層であり、例えば、シリコン酸化物によって形成されている。電荷蓄積層２６は、電荷をトラップする能力がある層であり、例えば、シリコン窒化物により形成されている。トンネル層２７は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層であり、例えばシリコン酸化物により形成されている。すなわち、メモリ膜２４の膜構成は、例えばＯＮＯ（Oxide Nitride Oxide：酸化物−窒化物−酸化物）構成である。
また、Ｕ字孔２３の内面上には、不純物がドープされた半導体材料、例えば、ポリシリコンからなるシリコン膜（半導体膜）が形成されている。これにより、Ｕ字孔２３の内部には、中空状のＵ字シリコン部材３３が設けられている。Ｕ字シリコン部材３３のうち、貫通ホール２１内に位置する部分はシリコンピラー３１となっており、連通孔２２内に位置する部分は接続部材３２となっている。シリコンピラー３１の形状はＺ方向に延びる円筒状である。また、接続部材３２の形状はＹ方向に延びる四角筒形である。Ｕ字シリコン部材３３の内部には、例えばシリコン窒化物（図示せず）が埋め込まれている。なお、Ｕ字シリコン部材３３は、中心までポリシリコンによって埋め込まれていてもよい。Ｕ字シリコン部材３３を構成する２本のシリコンピラー３１及び１本の接続部材３２は一体的に形成されており、従って、Ｕ字シリコン部材３３は、その長手方向に沿って切れ目無く連続的に形成されている。更に、メモリ膜２４はＵ字シリコン部材３３とバックゲートＢＧ及び制御ゲート電極ＣＧとの間に配置されているため、Ｕ字シリコン部材３３は、メモリ膜２４によってバックゲートＢＧ及び制御ゲート電極ＣＧから絶縁されている。
また、絶縁膜１６及び選択ゲート電極ＳＧには、Ｚ方向に延びる複数の貫通ホール４１（第２貫通ホール）が形成されている。各貫通ホール４１は各貫通ホール２１の直上域に形成されており、各貫通ホール２１に連通されている。また、絶縁膜１８には、Ｚ方向に延びる貫通ホール４２（第３貫通ホール）が形成されている。各貫通ホール４２は各貫通ホール４１の直上域に形成されており、各貫通ホール４１に連通されている。貫通ホール４１及び４２の詳細な形状については、後述する。
図２及び図３に示すように、貫通ホール４１及び４２の内面上には、ゲート絶縁膜２８が形成されている。また、ゲート絶縁膜２８上には、不純物が導入されたポリシリコンからなるシリコン膜３４（半導体膜）が形成されている。シリコン膜３４は、ゲート絶縁膜２８によって制御ゲート電極ＳＧから絶縁されている。シリコン膜３４によって囲まれる空間の下部、例えば、貫通ホール４１内には、シリコン窒化部材３５が設けられており、この空間の上部、例えば、貫通ホール４２内には、リン等の不純物が導入された導電性のポリシリコンからなるシリコン部材３６が埋め込まれている。シリコン膜３４、シリコン窒化部材３５及びシリコン部材３６により、Ｚ方向に延びるシリコンピラー３７が形成されている。ゲート絶縁膜２８は電極膜１７（制御ゲート電極ＳＧ）とシリコンピラー３７との間に配置されている。シリコンピラー３７の下端部は、その直下域に形成されたシリコンピラー３１の上端部に接続されている。そして、Ｕ字シリコン部材３３と、その上端部に接続された１対のシリコンピラー３７により、Ｕ字ピラー３０が構成されている。
各Ｕ字ピラー３０に属する１対のシリコンピラー３７のうち、一方は絶縁膜１９内に埋設されたソースプラグＳＰを介してソース線ＳＬに接続されており、他方は絶縁膜１９及び２０内に埋設されたビットプラグＢＰを介してビット線ＢＬに接続されている。従って、Ｕ字ピラー３０は、ビット線ＢＬとソース線ＳＬとの間に接続されている。Ｕ字ピラー３０と制御ゲート電極ＣＧのＹ方向における配列周期は同じであるが、位相が半周期分ずれているため、各Ｕ字ピラー３０に属する１対のシリコンピラー３１、すなわち、接続部材３２によって相互に接続された２本のシリコンピラー３１は、相互に異なる制御ゲート電極ＣＧを貫いている。
そして、装置１においては、シリコンピラー３１がチャネルとして機能し、制御ゲート電極ＣＧがゲート電極として機能することにより、シリコンピラー３１と制御ゲート電極ＣＧとの交差部分に、縦型のメモリトランジスタが形成される。各メモリトランジスタは、シリコンピラー３１と制御ゲート電極ＣＧとの間に配置された電荷蓄積層２６に電子を蓄積することにより、メモリセルとして機能する。積層体ＭＬ内には、複数本のシリコンピラー３１がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
また、シリコンピラー３７と選択ゲート電極ＳＧとの交差部分には、シリコン膜３４をチャネルとし、選択ゲート電極ＳＧをゲート電極とし、ゲート絶縁膜２８をゲート絶縁膜とした選択トランジスタが形成される。この選択トランジスタも、上述のメモリトランジスタと同様に、縦型トランジスタである。
更に、接続部材３２とバックゲートＢＧとの間には、メモリ膜２４が介在するため、接続部材３２をチャネルとし、バックゲートＢＧをゲート電極とし、メモリ膜２４をゲート絶縁膜としたバックゲートトランジスタが形成される。すなわち、バックゲートＢＧは、電界によって接続部材３２の導通状態を制御する電極として機能する。
そして、図３に示すように、貫通ホール４１の内面と貫通ホール４２の内面との境界には、上側が下側よりも太くなるような段差４３が形成されている。これにより、段差４３を挟んで、貫通ホール４２は貫通ホール４１よりも太くなっている。また、シリコン膜３４における段差４３を覆う部分３４ｓの不純物濃度は、シリコン膜３４における部分３４ｓ以外の部分の不純物濃度よりも高い。
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４乃至図１１は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、
図１２（ａ）〜（ｃ）、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。
なお、図４〜図１１は図２と同じ断面を示し、図１２〜図１４は図３と同じ断面を示す。
先ず、図４に示すように、シリコン基板１１を用意する。そして、シリコン基板１１上に絶縁膜１０を形成し、その上にポリシリコン膜１２を堆積させる。そして、ポリシリコン膜１２の上層部分に対してフォトリソグラフィ及びＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、ポリシリコン膜１２の上面にＹ方向に延びる短冊状の溝５２を複数本形成する。溝５２はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。
次に、図５に示すように、例えば、ＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）によりシリコン窒化膜を堆積させることにより、ポリシリコン膜１２の溝５２内に犠牲膜５３を埋め込む。次に、ポリシリコン膜１２を例えばフォトリソグラフィ及びＲＩＥにより加工し、バックゲートＢＧを形成する。
次に、図６に示すように、バックゲートＢＧ（ポリシリコン膜１２）上に、例えばシリコン酸化物からなる絶縁膜１５と、例えばポリシリコンからなる電極膜１４とを、交互に堆積させて、積層体ＭＬを形成する。
次に、図７に示すように、例えばＲＩＥにより、積層体ＭＬにＺ方向に延びる複数本の貫通ホール２１を一括で形成する。貫通ホール２１はＸ方向及びＹ方向に沿ってマトリクス状に配列させる。また、貫通ホール２１の底部は溝５２内に埋め込まれた犠牲膜５３の両端部に到達するようにする。
次に、図８に示すように、貫通ホール２１を介してウェットエッチングを行い、溝５２内の犠牲膜５３（図７参照）を除去する。これにより、溝５２が連通孔２２となり、連通孔２２とその両端部に連通された２本の貫通ホール２１により、１本の連続したＵ字孔２３が形成される。
次に、図９に示すように、シリコン酸化物、シリコン窒化物、シリコン酸化物を連続的に堆積させる。これにより、Ｕ字孔２３の内面上に、シリコン酸化物からなるブロック層２５、シリコン窒化物からなる電荷蓄積層２６、シリコン酸化物からなるトンネル層２７がこの順に積層され、メモリ膜２４が形成される。
次に、全面にアモルファスシリコンを堆積させる。これにより、Ｕ字孔２３の内面上にシリコン膜が形成され、中空構造のＵ字シリコン部材３３が形成される。Ｕ字シリコン部材３３は、貫通ホール２１内に埋め込まれた１対のシリコンピラー３１と、連通孔２２内に埋め込まれた１本の接続部材３２とから構成される。次に、シリコン窒化物（図示せず）を堆積させて、Ｕ字シリコン部材３３の内部を埋め込む。その後、積層体ＭＬ上に堆積されたシリコン窒化物、アモルファスシリコン、シリコン酸化物、シリコン窒化物、シリコン酸化物を除去する。
次に、図１０に示すように、積層体ＭＬを例えばＲＩＥによって加工し、積層体ＭＬに溝５４を形成する。溝５４は、接続部材３２に接続された２本のシリコンピラー３１の間の領域をつなぐようにＸ方向に延び、最下層の絶縁膜１５まで到達するように形成する。これにより、電極膜１４が分断されて、Ｘ方向に延びる複数本の制御ゲート電極ＣＧとなる。
次に、図１１に示すように、積層体ＭＬ上に絶縁膜１６を堆積させて平坦化する。絶縁膜１６は溝５４内にも埋め込まれる。次いで、例えばアモルファスシリコンからなる電極膜１７を堆積させる。
次に、図１２（ａ）に示すように、ノンドープのシリコン酸化物をＣＶＤ法により堆積させて、電極膜１７上に絶縁膜１８を形成する。次に、ＲＩＥにより、絶縁膜１８にＺ方向に延びる貫通ホール４２を形成する。このとき、貫通ホール４２は電極膜１７まで到達させるが、電極膜１７には貫通ホールを形成しない。次に、図１２（ｂ）に示すように、ボロンが導入されたシリコン酸化物をＣＶＤ法により堆積させて、ＢＳＧ（Boron Silicate Glass：ボロン添加シリコン酸化物）からなるスペーサー膜５６を形成する。次に、図１２（ｃ）に示すように、スペーサー膜５６をエッチバックして、貫通ホール４２の内面上のみに残留させる。
次に、図１３（ａ）に示すように、絶縁膜１８及びスペーサー膜５６をマスクとしてＲＩＥ等のエッチングを施し、電極膜１７にＺ方向に延びる貫通ホール４１を形成する。このとき、貫通ホール４２の内面上にはスペーサー膜５６が設けられているため、貫通ホール４１の径は、スペーサー膜５６の膜厚分だけ、貫通ホール４２の径よりも小さくなる。
次に、図１３（ｂ）に示すように、例えば、フッ化水素（ＨＦ：Hydrogen Fluoride）溶液を用いた気相洗浄（Vapor Phase Cleaning）を行い、ＢＳＧからなるスペーサー膜５６を除去する。これにより、貫通ホール４１の内面と貫通ホール４２の内面との境界に段差４３が形成される。次に、図１３（ｃ）に示すように、例えばシリコン酸化物を堆積させて、貫通ホール４１及び４２の内面上にゲート絶縁膜２８を形成する。次に、例えばＣＶＤ法によりポリシリコンを堆積させて、ゲート絶縁膜２８上にシリコン膜３４を形成する。ゲート絶縁膜２８及びシリコン膜３４は、貫通ホール４１及び４２の中心部までは埋め込まない。このとき、ゲート絶縁膜２８及びシリコン膜３４の形状は、段差４３を反映した形状となり、シリコン膜３４における段差４３を覆う部分３４ｓにおいては、上面がＺ方向から大きく傾斜し、上方に向く。
次に、図１４（ａ）に示すように、シリコン膜３４に対して、１回目の不純物のイオン注入を行う。このイオン注入は、垂直方向（Ｚ方向）から行い、ドーズ量は例えば５×１０１４ｃｍ−２とし、加速電圧は例えば２０〜３０ｋｅＶとする。このとき、シリコン膜３４における段差４３を覆う部分３４ｓは、それ以外の部分よりも不純物イオンの注入角度が大きくなるため、不純物イオンの注入効率が高い。一方、シリコン膜３４における部分３４ｓ以外の部分においては、不純物イオンの注入角度はほぼ０°となるため、不純物イオンの注入効率は低い。
次に、図１４（ｂ）に示すように、レジスト材料を塗布し、これをリセスする。これにより、貫通ホール４１内のみにレジスト材料５７を埋め込む。次に、図１４（ｃ）に示すように、シリコン膜３４に対して、２回目の不純物のイオン注入を行う。このイオン注入は、Ｚ方向に対して例えば５°傾斜した方向から行う。また、ドーズ量は例えば１×１０１４ｃｍ−２とし、加速電圧は例えば２０〜３０ｋｅＶとする。そして、この２回目のイオン注入を、注入方向を相互に異ならせて４回行う。注入方向はＺ方向に関して４回対称となるようにする。このときも、１回目のイオン注入と同様に、シリコン膜３４における段差４３を覆う部分３４ｓは、それ以外の部分よりも不純物イオンの注入角度が大きくなるため、不純物イオンの注入効率が高い。一方、シリコン膜３４における貫通ホール４２内に形成された部分のうち、部分３４ｓ以外の部分においては、不純物イオンの注入角度が５°程度となるため、不純物イオンの注入効率が低い。また、シリコン膜３４における貫通ホール４１内に形成された部分については、レジスト材料５７によって不純物イオンの注入が遮断される。
次に、図３に示すように、レジスト材料５７（図１４参照）を除去する。次に、ＣＶＤ法によりシリコン窒化物を堆積させて、貫通ホール４１及び４２内に埋め込む。次に、このシリコン窒化物をエッチバックして、その上面を所望の高さまで後退させる。例えば、このシリコン窒化物を、貫通ホール４２内からは除去して、貫通ホール４１内のみに残留させる。これにより、貫通ホール４１内におけるシリコン膜３４によって囲まれた空間に、シリコン窒化部材３５が埋め込まれる。次に、例えばリンが導入されているポリシリコンを堆積させて、これをエッチバックすることにより、貫通ホール４２内におけるシリコン膜３４によって囲まれた空間に、シリコン部材３６を埋め込む。シリコン膜３４、シリコン窒化部材３５及びシリコン部材３６により、シリコンピラー３７が形成される。なお、シリコン部材３６の堆積時及びその後の熱工程において、シリコン部材３６に含まれる不純物、例えばリンが、シリコン膜３４中に拡散する。
次に、図２に示すように、絶縁膜１８及び導電膜１７をＲＩＥ等により加工し、導電膜１７をＹ方向に沿って分断し、Ｘ方向に延びる複数本の選択ゲート電極ＳＧとする。次に、絶縁膜１８上に絶縁膜１９を形成し、絶縁膜１９内にソースプラグＳＰを埋設すると共に、絶縁膜１９上にＸ方向に延びるソース線ＳＬを形成する。このとき、ソース線ＳＬはソースプラグＳＰを介して、一部のシリコンピラー３７に接続される。次に、絶縁膜１９上に、ソース線ＳＬを覆うように絶縁膜２０を形成する。次に、絶縁膜２０及び１９内にビットプラグＢＰを埋設すると共に、絶縁膜２０上にＹ方向に延びるビット線ＢＬを形成する。このとき、ビット線ＢＬはビットプラグＢＰを介して、残りのシリコンピラー３７に接続される。このようにして、半導体記憶装置１が製造される。
次に、本実施形態の作用効果について説明する。
本実施形態においては、図１３（ｂ）に示す工程において、貫通ホール４１の内面と貫通ホール４２の内面との境界に段差４３を形成している。これにより、図１３（ｃ）に示す工程において、シリコン膜３４を形成したときに、シリコン膜３４の形状が段差４３を反映した形状となり、段差４３を覆う部分３４ｓの上面が上方を向く。このため、図１４（ａ）及び（ｃ）に示すイオン注入工程において、シリコン膜３４の部分３４ｓに対する不純物の注入効率が向上する。これにより、シリコン膜３４の部分３４ｓにおける不純物濃度が高くなる。
半導体記憶装置１において、メモリセルからデータを消去する際には、制御ゲート電極に例えば接地電位を印加し、ビット線ＢＬに正電位を印加して、シリコン膜３４内に空乏層を形成すると共にこの空乏層に電界を印加する。これにより、電子と正孔のペアを生成させ、このペアのうちの正孔をシリコンピラー３１内に注入させる。すなわち、ＧＩＤＬ（Gate Induced Drain Leakage）を発生させる。これにより、制御ゲート電極ＣＧに対するシリコンピラー３１の電位を高くし、シリコンピラー３１からトンネル層２７を介して電荷蓄積層２６に正孔を注入させる。この正孔により、電荷蓄積層２６に蓄積されていた電子が対消滅し、データが消去される。そして、本実施形態においては、シリコン膜３４における選択ゲート電極ＳＧ近傍に配置された部分３４ｓの不純物濃度を高くしているため、制御ゲート電極ＣＧとビット線ＢＬとの間に印加する電圧が同じでも、シリコン膜３４内に形成される空乏層が狭くなり、空乏層内により高い電界を形成することができる。この結果、より低い電圧で上述の消去動作を実現することができる。このため、本実施形態に係る半導体記憶装置１は、消費電力が少ない。
また、本実施形態においては、貫通ホール４１の内面と貫通ホール４２の内面との境界に段差４３を形成した上で、シリコン膜３４に対して不純物をイオン注入しているため、シリコン膜３４における段差４３を覆う部分３４ｓに確実に不純物を導入することができる。これにより、シリコン膜３４における選択ゲート電極ＳＧの近傍に位置する部分の不純物濃度を確実に高くして、上述の効果を確実に得ることができる。
また、本実施形態においては、シリコンピラー３７の上部を太くしているため、シリコンピラー３１とソース線ＳＬ又はビット線ＢＬとの間の抵抗を低減することができる。これによっても、半導体記憶装置１の消費電力を低減することができる。
なお、本実施形態においては、図１４（ａ）に示す垂直方向からイオン注入する工程と、図１４（ｂ）及び（ｃ）に示すレジスト材料５７を埋め込んだ上で、斜め方向からイオン注入する工程とを、逆の順番で実施してもよい。また、段差４３は他の手法によって形成してもよい。更に、ゲート絶縁膜２８の膜構成をメモリ膜２４の膜構成と同じとしてもよい。
次に、第２の実施形態について説明する。
図１５（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。
先ず、前述の第１の実施形態において説明した方法のうち、図４〜図１１に示す工程を実施する。
次に、図１５（ａ）に示すように、シリコン酸化物を堆積させて、電極膜１７上に絶縁膜１８を形成する。次に、ＲＩＥにより、絶縁膜１８にＺ方向に延びる貫通ホール４２を形成する。引き続き、図１５（ｂ）に示すように、絶縁膜１８をマスクとして、電極膜１７に貫通ホール４１を形成する。この段階では、貫通ホール４２の直径と貫通ホール４１の直径は相互に等しい。次に、図１５（ｃ）に示すように、例えばフッ酸を含む薬液を用いたウェット処理により、絶縁膜１８の一部を溶解する。これにより、貫通ホール４２が拡大されて、貫通ホール４１よりも太くなる。この結果、貫通ホール４１の内面と貫通ホール４２の内面との境界に段差４３が形成される。
以後の工程は、前述の第１の実施形態における図１３（ｃ）以降に示す工程と同様である。すなわち、貫通ホール４１及び４２の内面上にゲート絶縁膜２８及びシリコン膜３４を形成し、シリコン膜３４に対して不純物をイオン注入する。その後、上部構造を形成することにより、前述の第１の実施形態と同様な半導体記憶装置１が製造される。本実施形態における上記以外の構成、製造方法及び作用効果は、前述の第１の実施形態と同様である。なお、本実施形態においても、イオン注入の順番は入れ替えてもよい。また、段差４３を他の手法によって形成してもよい。更に、ゲート絶縁膜２８の膜構成をメモリ膜２４の膜構成と同じとしてもよい。
次に、第３の実施形態について説明する。
図１６は、本実施形態に係る半導体記憶装置における選択ゲート電極の近傍を例示する断面図である。
図１６に示すように、本実施形態に係る半導体記憶装置３においては、段差４３が貫通ホール４１の内面に形成されている。これにより、貫通ホール４１における段差４３よりも上方の部分は、段差４３よりも下方の部分よりも太くなっている。また、シリコン膜３４における段差４３を覆う部分３４ｓにおける不純物濃度は、シリコン膜３４における部分３４ｓ以外の部分における不純物濃度よりも高い。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
次に、本実施形態における半導体記憶装置の製造方法について説明する。
図１７（ａ）〜（ｃ）及び図１８（ａ）〜（ｃ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、選択ゲート電極の近傍を示す。
先ず、前述の第１の実施形態において説明した方法のうち、図４〜図１１に示す工程を実施する。
次に、図１７（ａ）に示すように、シリコン酸化物を堆積させて、電極膜１７上に絶縁膜１８を形成する。次に、ＲＩＥにより、絶縁膜１８にＺ方向に延びる貫通ホール４２を形成し、引き続き、絶縁膜１８をマスクとしてエッチングを施し、電極膜１７に凹部５８を形成する。なお、凹部５８には電極膜１７を貫通させない。また、この段階では、貫通ホール４２の直径と凹部５８の直径は相互に等しい。
次に、図１７（ｂ）に示すように、例えばフッ酸を含む薬液を用いたウェット処理により、絶縁膜１８の一部を溶解する。これにより、貫通ホール４２が拡大される。なお、このとき、電極膜１７は実質的に溶解されないため、凹部５８の直径は変化しない。従って、貫通ホール４２は凹部５８よりも太くなり、貫通ホール４２の内面と凹部５８の側面との境界に段差４３ａが形成される。
次に、図１７（ｃ）に示すように、シリコンに対するエッチング速度がシリコン酸化物に対するエッチング速度よりも大きくなるような条件で、ＲＩＥ等の異方性エッチングを行う。これにより、絶縁膜１８をマスクとして電極膜１７が下方に向けてエッチングされ、凹部５８が深まると共に、段差４３ａが下方に移動する。そして、凹部５８に電極膜１７を貫通させて、貫通ホール４１とする。このとき、段差４３ａは貫通ホール４１の内面に位置し、段差４３となる。
以後の工程は、前述の第１の実施形態と同様である。すなわち、図１８（ａ）に示すように、貫通ホール４１及び４２の内面上にゲート絶縁膜２８及びシリコン膜３４を形成し、図１８（ｂ）に示すように、垂直方向（Ｚ方向）からシリコン膜３４に対して不純物をイオン注入する。次に、図１８（ｃ）に示すように、貫通ホール４１内における段差４３よりも下方の部分にレジスト材料５７を埋め込んだ上で、Ｚ方向に対して傾斜した方向からシリコン膜３４に対して不純物をイオン注入する。これらのイオン注入の条件は、前述の第１の実施形態と同様である。その後、上部構造を形成することにより、本実施形態に係る半導体記憶装置３が製造される。本実施形態における上記以外の製造方法は、前述の第１の実施形態と同様である。
本実施形態によれば、段差４３が貫通ホール４１の内面に形成されているため、シリコン膜３４における不純物濃度が高い部分３４ｓが、貫通ホール４１の内部、すなわち、選択ゲート電極ＳＧによって囲まれた部分に位置する。これにより、選択ゲート電極ＳＧと不純物濃度が高い部分３４ｓとを効果的にオーバーラップさせて、大きなＧＩＤＬを得ることができる。また、不純物の濃度分布がＺ方向にずれても、選択ゲート電極ＳＧと部分４３ｓとがオーバーラップする長さは変わらないため、ＧＩＤＬの大きさを安定させることができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
なお、本実施形態においても、図１８（ｂ）に示す垂直方向からのイオン注入と、図１８（ｃ）に示すレジスト材料５７を埋め込んだ上での斜め方向からのイオン注入は、順番を入れ替えてもよい。また、段差４３は他の手法によって形成してもよい。更に、ゲート絶縁膜２８の膜構成をメモリ膜２４の膜構成と同じとしてもよい。
以上説明した実施形態によれば、消費電力が少ない半導体記憶装置及びその製造方法を実現することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
例えば、ゲート絶縁膜２８の膜構成をメモリ膜２４の膜構成と同じとし、ゲート絶縁膜２８及びメモリ膜２４を同じ工程で形成してもよい。
１、３：半導体記憶装置、１１：シリコン基板、１２：ポリシリコン膜、１４：電極膜、１５、１６、１８、１９、２０：絶縁膜、１７：電極膜、２１：貫通ホール、２２：連通孔、２３：Ｕ字孔、２４：メモリ膜、２５：ブロック層、２６：電荷蓄積層、２７：トンネル層、２８：ゲート絶縁膜、３０：Ｕ字ピラー、３１：シリコンピラー、３２：接続部材、３３：Ｕ字シリコン部材、３４：シリコン膜、３４ｓ：部分、３５：シリコン窒化部材、３６：シリコン部材、３７：シリコンピラー、４１、４２：貫通ホール、４３、４３ａ：段差、５２：溝、５３：犠牲膜、５４：溝、５６：スペーサー膜、５７：レジスト材料、５８：凹部、ＢＧ：バックゲート、ＢＬ：ビット線、ＢＰ：ビットプラグ、ＣＧ：制御ゲート電極、ＭＬ：積層体、ＳＧ：選択ゲート電極、ＳＬ：ソース線、ＳＰ：ソースプラグ

Claims (9)

  1. それぞれ複数の第１絶縁膜及び第１電極膜が交互に積層され、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールが形成された積層体と、
    前記積層体上に設けられ、前記積層方向に延び前記第１貫通ホールに連通された第２貫通ホールが形成された第２電極膜と、
    前記第２電極膜上に設けられ、前記積層方向に延び前記第２貫通ホールに連通された第３貫通ホールが形成された第２絶縁膜と、
    前記第１乃至第３の貫通ホールの内面上に設けられた半導体膜と、
    前記第１電極膜と前記半導体膜との間に設けられたメモリ膜と、
    前記第２電極膜と前記半導体膜との間に設けられたゲート絶縁膜と、
    を備え、
    前記第２貫通ホールの内面と前記第３貫通ホールの内面との境界には、前記第３貫通ホールが前記第２貫通ホールよりも太くなるような段差が形成されていることを特徴とする半導体記憶装置。
  2. それぞれ複数の第１絶縁膜及び第１電極膜が交互に積層され、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールが形成された積層体と、
    前記積層体上に設けられ、前記積層方向に延び前記第１貫通ホールに連通された第２貫通ホールが形成された第２電極膜と、
    前記第２電極膜上に設けられ、前記積層方向に延び前記第２貫通ホールに連通された第３貫通ホールが形成された第２絶縁膜と、
    前記第１乃至第３の貫通ホールの内面上に設けられた半導体膜と、
    前記第１電極膜と前記半導体膜との間に設けられたメモリ膜と、
    前記第２電極膜と前記半導体膜との間に設けられたゲート絶縁膜と、
    を備え、
    前記第２貫通ホールの内面には、上側が下側よりも太くなるような段差が形成されていることを特徴とする半導体記憶装置。
  3. 前記半導体膜における前記段差を覆う部分の不純物濃度は、前記半導体膜における前記段差を覆う部分以外の部分の不純物濃度よりも高いことを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記メモリ膜の膜構成が前記ゲート絶縁膜の膜構成と同じであることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
  5. それぞれ複数の第１絶縁膜及び第１電極膜を交互に積層することにより、積層体を形成する工程と、
    前記積層体に、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールを形成する工程と、
    前記第１貫通ホールの内面上にメモリ膜を形成する工程と、
    前記メモリ膜上に第１半導体膜を形成する工程と、
    前記積層体上に第２電極膜を形成する工程と、
    前記第２電極膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜に、前記積層方向に延びる第３貫通ホールを形成する工程と、
    前記第３貫通ホールの内面上にスペーサー膜を形成する工程と、
    前記第２絶縁膜及び前記スペーサー膜をマスクとしてエッチングを施すことにより、前記第２電極膜に前記積層方向に延びる第２貫通ホールを形成する工程と、
    前記スペーサー膜を除去する工程と、
    前記第２貫通ホール及び前記第３貫通ホールの内面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に第２半導体膜を形成する工程と、
    前記第２半導体膜に対して不純物を注入する工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
  6. それぞれ複数の第１絶縁膜及び第１電極膜を交互に積層することにより、積層体を形成する工程と、
    前記積層体に、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールを形成する工程と、
    前記第１貫通ホールの内面上にメモリ膜を形成する工程と、
    前記メモリ膜上に第１半導体膜を形成する工程と、
    前記積層体上に第２電極膜を形成する工程と、
    前記第２電極膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜に、前記積層方向に延びる第３貫通ホールを形成する工程と、
    前記第２絶縁膜をマスクとしてエッチングを施すことにより、前記第２電極膜に前記積層方向に延びる第２貫通ホールを形成する工程と、
    前記第３貫通ホールを拡大する工程と、
    前記第２貫通ホール及び前記第３貫通ホールの内面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に第２半導体膜を形成する工程と、
    前記第２半導体膜に対して不純物を注入する工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
  7. それぞれ複数の第１絶縁膜及び第１電極膜を交互に積層することにより、積層体を形成する工程と、
    前記積層体に、前記第１絶縁膜及び前記第１電極膜の積層方向に延びる第１貫通ホールを形成する工程と、
    前記第１貫通ホールの内面上にメモリ膜を形成する工程と、
    前記メモリ膜上に第１半導体膜を形成する工程と、
    前記積層体上に第２電極膜を形成する工程と、
    前記第２電極膜上に第２絶縁膜を形成する工程と、
    前記第２絶縁膜に、前記積層方向に延びる第３貫通ホールを形成する工程と、
    前記第２絶縁膜をマスクとしてエッチングを施すことにより、前記第２電極膜の上部に凹部を形成する工程と、
    前記第３貫通ホールを拡大する工程と、
    前記第３貫通ホールが拡大された前記第２絶縁膜をマスクとしてエッチングを施すことにより、前記積層方向に延び内面に上側が下側よりも太くなるような段差が形成された第２貫通ホールを形成する工程と、
    前記第２貫通ホール及び前記第３貫通ホールの内面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上に第２半導体膜を形成する工程と、
    前記第２半導体膜に対して不純物を注入する工程と、
    を備えたことを特徴とする半導体記憶装置の製造方法。
  8. 前記第３貫通ホールの拡大は、ウェット処理によって行うことを特徴とする請求項６または７に記載の半導体記憶装置の製造方法。
  9. 前記不純物を注入する工程は、
    前記積層方向から不純物を注入する工程と、
    前記積層方向に対して傾斜した方向から不純物を注入する工程と、
    を有することを特徴とする請求項５〜８のいずれか１つに記載の半導体記憶装置の製造方法。
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