JP2010016214A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】製造が容易な不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１上に積層体ＭＬ１、ＭＬ２、ＭＬ３をこの順に形成する。積層体ＭＬ１には下部選択ゲートＬＳＧを設け、積層体ＭＬ３には上部選択ゲートＵＳＧを設ける。また、積層体ＭＬにはＺ方向に延びる貫通ホール１７を形成し、その内部にシリコンピラーＳＰを埋設する。下部選択ゲートＬＳＧとシリコンピラーＳＰとの間、及び上部選択ゲートＵＳＧとシリコンピラーＳＰとの間には、ゲート絶縁膜ＧＤを設ける。そして、このゲート絶縁膜ＧＤを、ボロンを含有したシリコン窒化物により形成する。
【選択図】図２

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、基板上に複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置及びその製造方法に関する。

従来より、フラッシュメモリ等のＬＳＩ（Large Scale Integrated circuit：大規模集積回路）は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリの記憶容量を増加させるためには、個々の素子の寸法を小さくして微細化を図るしかないが、近年、その微細化もコスト的、技術的に困難になってきている。微細化を図るためにはフォトリソグラフィ技術の向上が必要であるが、現在のＡｒＦ液浸露光技術では４０ｎｍ（ナノメートル）付近のルールが改造限界となっており、より一層の微細化を図るためには、ＥＵＶ（Extreme UltraViolet：極端紫外線）露光機の導入が必要である。しかし、ＥＵＶ露光機はコストが極めて高く、現実的ではない。また、仮にＥＵＶ露光機を使用して微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧などが物理的な限界点を迎えることが予想され、デバイスとしての動作が困難になる可能性が高い。

このような問題を解決するため、素子を３次元的に集積するアイデアが多数提案されている。しかし、一般的な３次元デバイスは、各層毎に少なくとも３回のリソグラフィ工程が必要となるため、３次元化してもコストを低減することは困難であり、むしろ４層以上に積層するとコストの増加を招いてしまう。

この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンを埋め込むことにより、シリコンピラーを形成する。これにより、各電極膜とシリコンピラーとの交差部分にメモリセルが形成される。また、上記メモリセルからなる積層体を作製する前後に、導電膜を形成し、これらの導電膜にも貫通ホールを形成し、この貫通ホールの側面上にゲート絶縁膜を形成し、貫通ホールの内部にシリコンピラーを設ける。これにより、シリコンピラーを上層配線又はシリコン基板に接続させるか否かを切替える選択トランジスタが形成される。この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に電荷を出し入れして情報を記録することができる。この技術によれば、積層体を一括加工して３次元積層メモリを形成することができるため、積層数が増加しても、リソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。

しかしながら、このメモリを作製する際には、貫通ホールの内部にシリコンピラーを埋設するときに、新たに埋設されるシリコンピラーと、貫通ホールの底面に露出しているシリコン基板又は前工程で埋設されたシリコンピラーとの間の電気的なコンタクトを良好にするために、貫通ホールの底面上から自然酸化膜等のシリコン酸化物を除去する必要がある。通常はフッ酸系の薬液を用いて前処理を行う。しかし、貫通ホールの側面上に形成されたゲート絶縁膜がシリコン酸化膜であると、この前処理の際にゲート絶縁膜が剥離されてしまうという問題がある。

このため、前処理によって減厚される分を見込んでゲート絶縁膜を厚目に形成しておくか、又は、前処理前にゲート絶縁膜を覆う保護膜を形成し、前処理後にこの保護膜を剥離する等の対策を講じる必要がある。しかし、このような対策を講じると、プロセスが複雑且つ冗長になる上、貫通ホールの直径を小さくすることが困難になり、微細化を図ることができないという問題がある。

特開２００７−２６６１４３号公報

本発明の目的は、製造が容易な不揮発性半導体記憶装置及びその製造方法を提供することである。

本発明の一態様によれば、基板と、前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記基板と前記積層体との間及び前記積層体の上方のうち少なくとも一方に設けられ、導電膜からなる選択ゲートと、前記積層体及び前記選択ゲートに形成され前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールの内部に埋設され、シリコンからなるシリコンピラーと、前記電極膜と前記シリコンピラーとの間に設けられた電荷蓄積層と、前記選択ゲートと前記シリコンピラーとの間に設けられたゲート絶縁膜と、を備え、前記ゲート絶縁膜は、ボロンを含有したシリコン窒化物により形成されていることを特徴とする不揮発性半導体記憶装置が提供される。

本発明の他の一態様によれば、シリコン基板上に、絶縁膜、導電膜、絶縁膜をこの順に積層させて第１の積層体を形成する工程と、前記第１の積層体に、積層方向に延び前記シリコン基板まで到達する第１の貫通ホールを形成する工程と、前記第１の貫通ホールの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜を形成する工程と、前記第１の貫通ホールの底面にフッ化水素を接触させる工程と、前記第１の貫通ホールの内部にシリコンを埋め込む工程と、前記第１の積層体上にそれぞれ複数の絶縁膜及び電極膜を交互に積層させて第２の積層体を形成する工程と、前記第２の積層体における前記第１の貫通ホールの直上域に、積層方向に延びる第２の貫通ホールを形成する工程と、前記第２の貫通ホールの側面上に電荷蓄積層を形成する工程と、前記第２の貫通ホールの内部にシリコンを埋め込む工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

本発明の更に他の一態様によれば、基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層させて第１の積層体を形成する工程と、前記第１の積層体に積層方向に延びる第１の貫通ホールを形成する工程と、前記第１の貫通ホールの側面上に電荷蓄積層を形成する工程と、前記第１の貫通ホールの内部にシリコンを埋め込む工程と、前記第１の積層体上に、絶縁膜、導電膜、絶縁膜をこの順に積層させて第２の積層体を形成する工程と、前記第２の積層体における前記第１の貫通ホールの直上域に、積層方向に延び前記第１の積層体まで到達する第２の貫通ホールを形成する工程と、前記第２の貫通ホールの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜を形成する工程と、前記第２の貫通ホールの底面にフッ化水素を接触させる工程と、前記第２の貫通ホールの内部にシリコンを埋め込む工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

本発明の更に他の一態様によれば、シリコン基板上に、絶縁膜、導電膜、絶縁膜をこの順に積層させて第１の積層体を形成する工程と、前記第１の積層体に、積層方向に延び前記シリコン基板まで到達する第１の貫通ホールを形成する工程と、前記第１の貫通ホールの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜を形成する工程と、前記第１の貫通ホールの底面にフッ化水素を接触させる工程と、前記第１の貫通ホールの内部にシリコンを埋め込む工程と、前記第１の積層体上にそれぞれ複数の絶縁膜及び電極膜を交互に積層させて第２の積層体を形成する工程と、前記第２の積層体における前記第１の貫通ホールの直上域に、積層方向に延びる第２の貫通ホールを形成する工程と、前記第２の貫通ホールの側面上に電荷蓄積層を形成する工程と、前記第２の貫通ホールの内部にシリコンを埋め込む工程と、前記第２の積層体上に、絶縁膜、導電膜、絶縁膜をこの順に積層させて第３の積層体を形成する工程と、前記第３の積層体における前記第２の貫通ホールの直上域に、積層方向に延び前記第２の積層体まで到達する第３の貫通ホールを形成する工程と、前記第３の貫通ホールの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜を形成する工程と、前記第３の貫通ホールの底面にフッ化水素を接触させる工程と、前記第３の貫通ホールの内部にシリコンを埋め込む工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。

本発明によれば、製造が容易な不揮発性半導体記憶装置及びその製造方法を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図であり、
図３は、本実施形態に係る不揮発性半導体記憶装置の１本のメモリストリングを例示する斜視図である。
なお、図１及び図３においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。また、図１においては、シリコン基板１１（図２参照）におけるセルソースＣＳ以外の部分も図示を省略している。

本実施形態に係る不揮発性半導体記憶装置の特徴は、セレクトゲートトランジスタのゲート絶縁膜が、ボロン（Ｂ）を含有したシリコン窒化物（ＳｉＮ）によって形成されていることである。
先ず、不揮発性半導体記憶装置におけるセレクトゲートトランジスタ及びゲート絶縁膜の位置及び機能を明らかにするために、不揮発性半導体記憶装置の全体構成について説明する。

図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）においては、例えば単結晶シリコンからなるシリコン基板１１が設けられている。シリコン基板１１の上層部分における所望の位置には、素子分離（図示せず）が形成されている。また、矩形のメモリアレイ領域には、不純物が導入されて半導体領域が形成されており、セルソースＣＳとなっている。

シリコン基板１１上におけるセルソースＣＳの直上域には、例えばシリコン酸化物（ＳｉＯ_２）からなる絶縁膜１２が設けられており、その上には、例えば非晶質シリコンからなる下部選択ゲートＬＳＧが設けられており、その上には、例えばシリコン酸化物からなる絶縁膜１３が設けられている。絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３により、積層体ＭＬ１が構成されている。

積層体ＭＬ１の上方には、例えばシリコン酸化物からなる複数の絶縁膜１４（図２参照）と例えば非晶質シリコンからなる複数の電極膜ＷＬとが交互に積層された積層体ＭＬ２が形成されている。電極膜ＷＬはワード線として機能する。また、絶縁膜１４は電極膜ＷＬの上下及び相互間に設けられており、電極膜ＷＬ同士を絶縁する層間絶縁膜として機能する。従って、電極膜ＷＬの層数をｎ（ｎは自然数）とすると、絶縁膜１４の層数は（ｎ＋１）である。電極膜ＷＬの層数ｎは任意であるが、本実施形態においては、ｎは４である。

そして、積層体ＭＬ２上には、例えばシリコン酸化物からなる絶縁膜１５が設けられており、その上には、上部選択ゲートＵＳＧが設けられており、その上には、例えばシリコン酸化物からなる絶縁膜１６が設けられている。絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６により、積層体ＭＬ３が構成されている。

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、絶縁膜１４及び電極膜ＷＬの積層方向をＺ方向とする。

電極膜ＷＬは、上層に配置された電極膜ＷＬほどＸ方向における長さが短くなっており、上方（＋Ｚ方向）から見て、各電極膜ＷＬは、それより下方に配置された電極膜ＷＬ、下部選択ゲートＬＳＧ及びセルソースＣＳの内側に配置されている。また、上部選択ゲートＵＳＧは最上層の電極膜ＷＬの内側に配置されている。これにより、積層体ＭＬの端部は階段状となっている。積層体ＭＬから見て±Ｘ方向及び±Ｙ方向の領域には、層間絶縁膜（図示せず）が設けられている。

このように、シリコン基板１１上には、積層体ＭＬ１、積層体ＭＬ２、積層体ＭＬ３がこの順に積層されている。従って、下部選択ゲートＬＳＧはシリコン基板１１と積層体ＭＬ２との間に設けられ、上部選択ゲートＵＳＧは積層体ＭＬ２の上方に設けられている。積層体ＭＬ１、積層体ＭＬ２及び積層体ＭＬ３（以下、総称して「積層体ＭＬ」ともいう）は、Ｙ方向に沿って複数組設けられている。

上部選択ゲートＵＳＧは、例えば非晶質シリコンからなる１枚の導電膜がＹ方向に沿って分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。これに対して、電極膜ＷＬ及び下部選択ゲートＬＳＧは、各積層体ＭＬ内では分断されておらず、それぞれがＸＹ平面に平行な１枚の導電膜となっている。また、セルソースＣＳも分断されておらず、複数の積層体ＭＬの直下域をつなぐように、ＸＹ平面に平行な１枚の層状の導電領域となっている。

そして、積層体ＭＬには、積層方向（Ｚ方向）に延びる複数本の貫通ホール１７が形成されている。各貫通ホール１７は積層体ＭＬ全体を貫いている。すなわち、貫通ホール１７は、積層体ＭＬ１を構成する絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３、積層体ＭＬ２を構成する絶縁膜１４及び電極膜ＷＬ、並びに、積層体ＭＬ３を構成する絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６を、Ｚ方向から見て同じ位置において、それぞれ貫いている。また、貫通ホール１７は、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されており、その配列周期は、Ｘ方向及びＹ方向のそれぞれにおいて一定である。

各貫通ホール１７の内部には、シリコンピラーＳＰが埋設されている。シリコンピラーＳＰは、不純物がドープされた半導体、例えば、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱形であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はセルソースＣＳに接続されている。

また、積層体ＭＬ３上には絶縁膜１８が設けられており、絶縁膜１８上にはＹ方向に延びる複数本のビット配線ＢＬが設けられている。ビット配線ＢＬは、金属、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）又は銅（Ｃｕ）によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。各ビット配線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配設されており、絶縁膜１８に形成されたビアホール１８ａを介して、シリコンピラーＳＰの上端部に接続されている。これにより、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット配線ＢＬに接続されている。すなわち、各シリコンピラーＳＰは、ビット配線ＢＬとセルソースＣＳとの間に接続されている。

更に、ビット配線ＢＬが配置されている領域の−Ｘ方向側には、Ｘ方向に延びる複数本の上部選択ゲート配線ＵＳＬが設けられている。上部選択ゲート配線ＵＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。上部選択ゲート配線ＵＳＬの本数は、上部選択ゲートＵＳＧの本数と同じであり、各上部選択ゲート配線ＵＳＬが各ビア２０を介して各上部選択ゲートＵＳＧに接続されている。

更にまた、ビット配線ＢＬが配置されている領域の＋Ｘ方向側には、積層体ＭＬごとに、Ｘ方向に延びる複数本のワード配線ＷＬＬ、Ｘ方向に延びる１本の下部選択ゲート配線ＬＳＬ、及びＸ方向に延びる１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、金属、例えば、タングステン、アルミニウム又は銅によって形成されている。１つの積層体ＭＬに対応するワード配線ＷＬＬの本数は、ワード線である電極膜ＷＬの数と同じであり、各ワード配線ＷＬＬはビア２１を介して各電極膜ＷＬに接続されている。また、下部選択ゲート配線ＬＳＬはビア２２を介して下部選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２３を介してセルソースＣＳに接続されている。ビア２１、２２及びコンタクト２３は、それらが接続される電極膜ＷＬの直上域であって、それより上層の電極膜ＷＬから見て＋Ｘ方向側に外れた領域に形成されている。

ビット配線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬは、Ｚ方向における位置、厚さ、材料が同一であり、例えば、１枚の金属膜がパターニングされて形成されたものである。各配線間は、層間絶縁膜（図示せず）によって絶縁されている。

図２に示すように、シリコンピラーＳＰにおける積層体ＭＬ２内に位置する部分（以下、「シリコンピラーの中央部」ともいう）と貫通ホール１７の側面との間の円筒状の空間には、ＯＮＯ膜（Oxide Nitride Oxide film：酸化物−窒化物−酸化物膜）２４が設けられている。ＯＮＯ膜２４においては、外側、すなわち、電極膜ＷＬ側から順に、絶縁層２５、電荷蓄積層２６、絶縁層２７がこの順に積層されている。絶縁層２５は絶縁膜１４及び電極膜ＷＬに接しており、絶縁層２７はシリコンピラーＳＰに接している。絶縁層２５及び２７は、例えばシリコン酸化物（ＳｉＯ_２）からなり、電荷蓄積層２６は、例えばシリコン窒化物（ＳｉＮ）からなる。

これにより、シリコンピラーＳＰの中央部がチャネルとして機能し、電極膜ＷＬがコントロールゲートとして機能することにより、シリコンピラーＳＰと電極膜ＷＬとの交差部分に、ＳＧＴ（Surrounding Gate Transistor：サラウンディングゲートトランジスタ）が形成される。ＳＧＴとは、チャネルの周囲をゲート電極が取り囲んだ構造のトランジスタである。そして、電荷蓄積層２６に電荷が蓄積されているか否かを情報とすることにより、このＳＧＴがメモリセルとして機能する。

この結果、図３に示すように、１本のシリコンピラーＳＰ及びその周囲には、電極膜ＷＬと同数のメモリセルがＺ方向に一列に配列され、１本のメモリストリングが構成される。また、装置１においては、複数本のシリコンピラーＳＰがＸ方向及びＹ方向に沿ってマトリクス状に配列されていることにより、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。

一方、シリコンピラーＳＰにおける積層体ＭＬ１内に位置する部分（以下、シリコンピラーの下部」ともいう）と貫通ホール１７の側面との間の円筒状の空間には、ゲート絶縁膜ＧＤが設けられている。これにより、積層体ＭＬ１内には、シリコンピラーＳＰの下部をチャネルとし、下部選択ゲートＬＳＧをゲートとした下部選択トランジスタＬＳＴが構成される。下部選択トランジスタＬＳＴも、上述のメモリセルと同様に、ＳＧＴである。

更に、シリコンピラーＳＰにおける積層体ＭＬ３内に位置する部分（以下、「シリコンピラーの上部」ともいう）と貫通ホール１７の側面との間の円筒状の空間にも、ゲート絶縁膜ＧＤが設けられている。これにより、積層体ＭＬ３内には、シリコンピラーＳＰの上部をチャネルとし、上部選択ゲートＵＳＧをゲートとした上部選択トランジスタＵＳＴが構成される。上部選択トランジスタＵＳＴもＳＧＴである。なお、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴは、メモリセルとしては機能せず、シリコンピラーＳＰを選択する役割を果たす。

更にまた、装置１においては、ビット配線ＢＬを介してシリコンピラーＳＰの上端部に電位を印加するドライバ回路、セルソース配線ＣＳＬ、コンタクト２３及びセルソースＣＳを介してシリコンピラーＳＰの下端部に電位を印加するドライバ回路、上部選択ゲート配線ＵＳＬ及びビア２０を介して上部選択ゲートＵＳＧに電位を印加するドライバ回路、下部選択ゲート配線ＬＳＬ及びビア２２を介して下部選択ゲートＬＳＧに電位を印加するドライバ回路、ワード配線ＷＬＬ及びビア２１を介して各ワード線ＷＬに電位を印加するドライバ回路（いずれも図示せず）が設けられている。これらのドライバ回路が形成されている回路領域には、Ｐウエル及びＮウエル（図示せず）が形成されており、これらのウエル内にはトランジスタ等の素子が形成されている。

そして、本実施形態においては、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴに設けられたゲート絶縁膜ＧＤが、ボロンを含有したシリコン窒化物によって形成されている。ゲート絶縁膜ＧＤにおけるボロンの含有率は、例えば、１０原子％である。

また、シリコンピラーＳＰにおけるゲート絶縁膜ＧＤに接する領域には、ゲート絶縁膜ＧＤからボロンが拡散しており、導電型がＰ型となっている。すなわち、シリコンピラーＳＰにおける少なくともゲート絶縁膜ＧＤに接する領域にはボロンが含有されており、シリコンピラーＳＰにおけるボロン濃度は、ゲート絶縁膜ＧＤから遠ざかるにつれて低くなっている。

本実施形態に係る不揮発性半導体記憶装置１においては、ビット線ＢＬを選択することにより、メモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線としての電極膜ＷＬを選択することにより、メモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２６に電子を注入することにより、情報を記憶する。また、このメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、このメモリセルに記憶された情報を読み出す。

次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について説明する。
図４（ａ）乃至（ｃ）、図５（ａ）乃至（ｃ）、並びに図６乃至図９は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。

先ず、図４（ａ）に示すように、シリコン基板１１の上層部分における所望の位置に素子分離膜（図示せず）を形成する。そして、メモリアレイ領域に不純物を導入し、セルソースＣＳを形成する。一方、回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのソース・ドレインを形成する。次に、これらのトランジスタのゲートを形成する。

次に、シリコン基板１１上に絶縁膜１２を堆積させ、平坦化する。その後、非晶質シリコンを例えば２００ｎｍの厚さに堆積させて導電膜からなる下部選択ゲートＬＳＧを形成し、その上に層間膜となる絶縁膜１３を形成する。これにより、絶縁膜１２、下部選択ゲートＬＳＧ及び絶縁膜１３からなる積層体ＭＬ１が形成される。

次に、図４（ｂ）に示すように、リソグラフィ及びエッチングを行うことにより、積層体ＭＬ１に、Ｚ方向（積層方向）に延びシリコン基板１１のセルソースＣＳまで到達する貫通ホール１７ａを形成する。このとき、複数個の貫通ホール１７ａを、Ｚ方向から見てマトリクス状に配列されるように、同時に形成する。この貫通ホール１７ａは、後の工程で下部選択トランジスタＬＳＴを形成するためのホールである。なお、このとき、貫通ホール１７ａの底面上には、シリコン基板１１のセルソースＣＳが一旦露出するが、この露出面上には自然酸化膜等のシリコン酸化物３０が不可避的に生成される。

次に、図４（ｃ）に示すように、積層体Ｍ１上の全面に、ボロン（Ｂ）を含有したシリコン窒化物（ＳｉＮ）を堆積させて、ボロン含有シリコン窒化膜３１を成膜する。このとき、ボロン含有シリコン窒化膜３１の厚さは例えば５ｎｍとし、ボロンの含有量は例えば１０原子％とする。ボロン含有シリコン窒化膜３１は、積層体Ｍ１の上面上の他に、貫通ホール１７ａの底面上及び側面上にも成膜される。

次に、図５（ａ）に示すように、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行って、積層体ＭＬ１の上面上及び貫通ホール１７ａの底面上に形成されたボロン含有シリコン窒化膜３１を除去する。このとき、貫通ホール１７ａの側面上にはボロン含有シリコン窒化膜３１が残留し、ゲート絶縁膜ＧＤとなる。

次に、図５（ｂ）に示すように、貫通ホール１７ａの底面にフッ化水素を接触させる。例えば、希フッ酸によるウェットエッチングを行う。これにより、貫通ホール１７ａの底面上から自然酸化膜等のシリコン酸化物３０が除去され、貫通ホール１７ａの底面にシリコン基板１１のセルソースＣＳが露出する。

次に、図５（ｃ）に示すように、貫通ホール１７ａの内部に非晶質シリコンを埋め込む。これにより、貫通ホール１７ａ内にシリコンピラーＳＰの下部が形成される。これにより、ボロン含有シリコン窒化膜３１をゲート絶縁膜ＧＤとする下部選択トランジスタＬＳＴが形成される。

次に、図６に示すように、積層体ＭＬ１上に絶縁膜１４及び電極膜ＷＬを交互に積層させて、積層体ＭＬ２を形成する。例えば、シリコン酸化物からなる５層の絶縁膜１４と、非晶質シリコンからなる４層の電極膜ＷＬとを交互に成膜する。次に、積層体ＭＬ２上にフォトレジスト膜（図示せず）を形成して矩形状にパターニングする。そして、このフォトレジスト膜をマスクとしてＲＩＥを行い、各１層の絶縁膜１４及び電極膜ＷＬをパターニングする工程と、このフォトレジスト膜をアッシングしてその外形を一回り小さくする（スリミングする）工程と、を交互に繰り返して、積層体ＭＬ２の端部を階段状に加工する。

次に、リソグラフィ及びエッチングを行うことにより、積層体ＭＬ２における貫通ホール１７ａの直上域に、Ｚ方向に延び積層体ＭＬ１まで到達する貫通ホール１７ｂを形成する。このとき、貫通ホール１７ｂは貫通ホール１７ａに連通される。その後、全面に、絶縁層２５、電荷蓄積層２６及び絶縁層２７をこの順に成膜し、ＯＮＯ膜２４を形成する。ＯＮＯ膜２４は、積層体ＭＬ２の上面上の他に、貫通ホール１７ｂの底面上及び側面上にも形成される。

次に、図７に示すように、積層体ＭＬ２の上面上及び貫通ホール１７ｂの底面上からＯＮＯ膜２４を除去する。これにより、貫通ホール１７ｂの側面上のみに、電荷蓄積層２６を含むＯＮＯ膜２４が形成される。そして、貫通ホール１７ｂの内部に非晶質シリコンを埋め込むことにより、シリコンピラーＳＰの中央部を形成する。これにより、シリコンピラーＳＰと電極膜ＷＬとの交差部分にＳＧＴが形成され、これがメモリセルとなる。なお、このとき、シリコンピラーＳＰの中央部は、シリコンピラーＳＰの下部と接触する。

次に、図８に示すように、積層体ＭＬ２上に、例えばシリコン酸化物からなる絶縁膜１５を形成し、厚さが例えば２００ｎｍの非晶質シリコンからなる上部選択ゲートＵＳＧを形成し、例えばシリコン酸化物からなる絶縁膜１６を形成する。これにより、絶縁膜１５、上部選択ゲートＵＳＧ及び絶縁膜１６からなる積層体ＭＬ３が形成される。

そして、リソグラフィ及びエッチングを行うことにより、積層体ＭＬ３における貫通ホール１７ｂの直上域に、Ｚ方向に延び積層体ＭＬ２まで到達する貫通ホール１７ｃを形成する。このとき、貫通ホール１７ｃは貫通ホール１７ｂに連通される。すなわち、貫通ホール１７ａ、１７ｂ、１７ｃは相互に連通され、Ｚ方向に連続した貫通ホール１７となる。また、貫通ホール１７ｃの底面上には、シリコンピラーＳＰの中央部が一旦露出するが、この露出面上には自然酸化膜等のシリコン酸化物３０が不可避的に生成される。

次に、ボロン（Ｂ）を含有したシリコン窒化物（ＳｉＮ）を堆積させて、全面に厚さが例えば５ｎｍであり、ボロン含有量が例えば１０原子％であるボロン含有シリコン窒化膜３１を成膜する。その後、例えばＲＩＥにより積層体ＭＬ３の上面上及び貫通ホール１７ｃの底面上に形成されたボロン含有シリコン窒化膜３１を除去する。これにより、貫通ホール１７ｃの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜ＧＤが形成される。

次に、図９に示すように、貫通ホール１７ｃの底面にフッ化水素を接触させる。例えば、希フッ酸によるウェットエッチングを行う。これにより、貫通ホール１７ｃの底面上から自然酸化膜等のシリコン酸化物３０が除去され、貫通ホール１７ｃの底面にシリコンピラーＳＰの中央部が露出する。

次に、図２に示すように、貫通ホール１７ｃの内部に非晶質シリコンを埋め込む。これにより、貫通ホール１７ｃ内にシリコンピラーＳＰの上部が形成される。この結果、ボロン含有シリコン窒化膜３１をゲート絶縁膜ＧＤとする上部選択トランジスタＵＳＴが形成される。なお、シリコンピラーＳＰの上部は、シリコンピラーＳＰの中央部と接触する。これにより、シリコンピラーＳＰの下部、中央部、上部が一体的に連結され、Ｚ方向に延びるシリコンピラーＳＰが形成される。次に、積層体ＭＬ３上に絶縁膜１８を形成する。

次に、図１に示すように、絶縁膜１８（図２参照）内にビア２０、２１、２２及びコンタクト２３を形成する。次に、全面に金属膜を形成し、パターニングすることにより、ビット配線ＢＬ、上部選択ゲート配線ＵＳＬ、ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成する。これにより、不揮発性半導体記憶装置１が製造される。

次に、本実施形態の作用効果について説明する。
背景技術の項で説明したように、前述の特許文献１に記載された不揮発性半導体記憶装置においては、トランジスタのゲート絶縁膜をシリコン酸化物（ＳｉＯ_２）により形成している。このため、フッ化水素を用いて貫通ホールの底面上からシリコン酸化物を除去すると、同時にゲート絶縁膜も除去されてしまう。このため、フッ化水素処理前に保護膜を形成する等の対策が必要となる。

これに対して、本実施形態においては、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴのゲート絶縁膜ＧＤをボロン含有シリコン窒化物により形成している。シリコン窒化物（ＳｉＮ）はフッ化水素に対して耐性を持つため、図５（ｂ）及び図９に示す工程において、フッ化水素を用いてシリコン酸化物３０を除去しても、ゲート絶縁膜ＧＤが剥離されてしまうことがない。従って、フッ化水素処理によって減厚される分を見込んでゲート絶縁膜を厚目に形成したり、フッ化水素処理前に保護膜を形成する等の対策を講じる必要がない。この結果、装置１の製造プロセスが複雑化、冗長化することがなく、装置１の製造が容易且つ低コストになる。また、貫通ホールの直径を小さくすることができるため、微細化を図ることが容易になる。

また、ゲート絶縁膜ＧＤを通常のシリコン窒化物（ＳｉＮ）、すなわち、ボロンを含有していないシリコン窒化物により形成すると、フッ化水素による剥離は抑制できるものの、シリコン窒化物にはチャージトラップとなる準位が多く存在するため、装置１の動作に伴ってゲート絶縁膜中に電荷が蓄積されてしまい、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴの閾値が変動してしまう。

これに対して、本実施形態においては、ゲート絶縁膜ＧＤを構成するシリコン窒化膜にボロンを含有させている。ボロンを含有させたシリコン窒化物は、通常のシリコン窒化物と比較してチャージトラップとなる準位が少ないため、装置１の動作に伴ってゲート絶縁膜ＧＤにトラップされる電荷が少なく、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴの閾値の変動が少ない。これにより、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴの動作を安定させることができる。

以下、シリコン窒化物にボロンを含有させるとチャージトラップが減少する現象について説明する。
シリコン窒化膜のボロン濃度とチャージトラップ能力との関係を調査するために、ボロン濃度を相互に異ならせたシリコン窒化物によって電荷蓄積層を形成したＭＯＮＯＳを作製し、その書込特性を評価した。書込電圧を印加する時間は１００μｓｅｃとした。
図１０は、横軸に書込動作時に電荷蓄積層に印加される電界強度をとり、縦軸に閾値の差をとって、電荷蓄積層を構成するシリコン窒化膜のボロン濃度が書込特性に及ぼす影響を例示するグラフ図である。

図１０に示すように、電荷蓄積層を構成するシリコン窒化物のボロン濃度が高いほど、同じ書込電圧を印加しても電荷蓄積層に電荷が蓄積されている場合と蓄積されていない場合との間のＭＯＮＯＳの閾値の差が小さく、書込特性が低下した。このことから、ボロンを添加したシリコン窒化物は、ボロンを添加していないシリコン窒化物よりも、チャージトラップ能力が低いことがわかる。

なお、実際に選択トランジスタのゲート絶縁膜をシリコン窒化物により形成した場合に、１０ＭＶ／ｃｍ以上の電界を印加することはないが、それよりも低い電界であっても、ストレスによる閾値シフトが懸念される。これに対して、チャージトラップ能力が低いボロン添加シリコン窒化物によってゲート絶縁膜を形成することにより、選択トランジスタの閾値変動を抑制することができる。

更に、ゲート絶縁膜ＧＤを、ボロンを含有していない通常のシリコン窒化物によって形成した場合には、シリコンピラーＳＰに不純物を導入することが困難である。例えば、イオン・インプランテーションによってシリコンピラーＳＰの下部に不純物を導入しようとしても、チャネル方向において不純物濃度が大きくばらついてしまい、均一に導入することが困難である。

これに対して、本実施形態においては、ゲート絶縁膜ＧＤ中に含有しているボロンの一部が、シリコンピラーＳＰ中に拡散するため、イオン・インプランテーション等を行わなくても、シリコンピラーＳＰにおけるゲート絶縁膜ＧＤに接する領域の導電型がＰ型となる。これにより、シリコンピラーＳＰの下部及び上部において、チャネル方向（Ｚ方向）に均一に不純物を導入することができる。この結果、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴの閾値を正側にシフトさせることができる。このため、本実施形態に係る不揮発性半導体記憶装置は、製造が容易であると共に、下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴの閾値制御が容易である。

以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の実施形態においては、積層体ＭＬ２の下方及び上方にそれぞれ下部選択ゲートＬＳＧ及び上部選択ゲートＵＳＧを設ける例を示したが、いずれか一方の選択ゲートのみを設けてもよい。

本発明の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。 本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。 本実施形態に係る不揮発性半導体記憶装置の１本のメモリストリングを例示する斜視図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 （ａ）乃至（ｃ）は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。 横軸に書込動作時に電荷蓄積層に印加される電界強度をとり、縦軸に閾値の差をとって、電荷蓄積層を構成するシリコン窒化膜のボロン濃度が書込特性に及ぼす影響を例示するグラフ図である。

符号の説明

１ 不揮発性半導体記憶装置、１１ シリコン基板、１２、１３、１４、１５、１６、１８ 絶縁膜、１７、１７ａ、１７ｂ、１７ｃ 貫通ホール、１８ａ ビアホール、２０、２１、２２ ビア、２３ コンタクト、２４ ＯＮＯ膜、２５ 絶縁層、２６ 電荷蓄積層、２７ 絶縁層、３０ シリコン酸化物、３１ ボロン含有シリコン窒化膜、ＢＬ ビット配線、ＣＳ セルソース、ＣＳＬ セルソース配線、ＧＤ ゲート絶縁膜、ＬＳＧ 下部選択ゲート、ＬＳＬ 下部選択ゲート配線、ＬＳＴ 下部選択トランジスタ、ＭＬ、ＭＬ１、ＭＬ２、ＭＬ３ 積層体、ＳＰ シリコンピラー、ＵＳＧ 上部選択ゲート、ＵＳＬ 上部選択ゲート配線、ＵＳＴ 上部選択トランジスタ、ＷＬ 電極膜、ＷＬＬ ワード配線

Claims (5)

1. 基板と、
   前記基板上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
   前記基板と前記積層体との間及び前記積層体の上方のうち少なくとも一方に設けられ、導電膜からなる選択ゲートと、
   前記積層体及び前記選択ゲートに形成され前記絶縁膜及び前記電極膜の積層方向に延びる貫通ホールの内部に埋設され、シリコンからなるシリコンピラーと、
   前記電極膜と前記シリコンピラーとの間に設けられた電荷蓄積層と、
   前記選択ゲートと前記シリコンピラーとの間に設けられたゲート絶縁膜と、
   を備え、
   前記ゲート絶縁膜は、ボロンを含有したシリコン窒化物により形成されていることを特徴とする不揮発性半導体記憶装置。
2. 前記シリコンピラーにおけるボロン濃度は、前記ゲート絶縁膜から遠ざかるにつれて低くなっていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. シリコン基板上に、絶縁膜、導電膜、絶縁膜をこの順に積層させて第１の積層体を形成する工程と、
   前記第１の積層体に、積層方向に延び前記シリコン基板まで到達する第１の貫通ホールを形成する工程と、
   前記第１の貫通ホールの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜を形成する工程と、
   前記第１の貫通ホールの底面にフッ化水素を接触させる工程と、
   前記第１の貫通ホールの内部にシリコンを埋め込む工程と、
   前記第１の積層体上にそれぞれ複数の絶縁膜及び電極膜を交互に積層させて第２の積層体を形成する工程と、
   前記第２の積層体における前記第１の貫通ホールの直上域に、積層方向に延びる第２の貫通ホールを形成する工程と、
   前記第２の貫通ホールの側面上に電荷蓄積層を形成する工程と、
   前記第２の貫通ホールの内部にシリコンを埋め込む工程と、
   を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
4. 基板上にそれぞれ複数の絶縁膜及び電極膜を交互に積層させて第１の積層体を形成する工程と、
   前記第１の積層体に積層方向に延びる第１の貫通ホールを形成する工程と、
   前記第１の貫通ホールの側面上に電荷蓄積層を形成する工程と、
   前記第１の貫通ホールの内部にシリコンを埋め込む工程と、
   前記第１の積層体上に、絶縁膜、導電膜、絶縁膜をこの順に積層させて第２の積層体を形成する工程と、
   前記第２の積層体における前記第１の貫通ホールの直上域に、積層方向に延び前記第１の積層体まで到達する第２の貫通ホールを形成する工程と、
   前記第２の貫通ホールの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜を形成する工程と、
   前記第２の貫通ホールの底面にフッ化水素を接触させる工程と、
   前記第２の貫通ホールの内部にシリコンを埋め込む工程と、
   を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
5. シリコン基板上に、絶縁膜、導電膜、絶縁膜をこの順に積層させて第１の積層体を形成する工程と、
   前記第１の積層体に、積層方向に延び前記シリコン基板まで到達する第１の貫通ホールを形成する工程と、
   前記第１の貫通ホールの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜を形成する工程と、
   前記第１の貫通ホールの底面にフッ化水素を接触させる工程と、
   前記第１の貫通ホールの内部にシリコンを埋め込む工程と、
   前記第１の積層体上にそれぞれ複数の絶縁膜及び電極膜を交互に積層させて第２の積層体を形成する工程と、
   前記第２の積層体における前記第１の貫通ホールの直上域に、積層方向に延びる第２の貫通ホールを形成する工程と、
   前記第２の貫通ホールの側面上に電荷蓄積層を形成する工程と、
   前記第２の貫通ホールの内部にシリコンを埋め込む工程と、
   前記第２の積層体上に、絶縁膜、導電膜、絶縁膜をこの順に積層させて第３の積層体を形成する工程と、
   前記第３の積層体における前記第２の貫通ホールの直上域に、積層方向に延び前記第２の積層体まで到達する第３の貫通ホールを形成する工程と、
   前記第３の貫通ホールの側面上に、ボロンを含有したシリコン窒化物からなるゲート絶縁膜を形成する工程と、
   前記第３の貫通ホールの底面にフッ化水素を接触させる工程と、
   前記第３の貫通ホールの内部にシリコンを埋め込む工程と、
   を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。

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