KR20150041537A - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는, 기판 상에서 기판 상면에 수직한 제1 방향으로 이격된 그라운드 선택 라인, 복수의 워드 라인들 및 스트링 선택 라인; 및 상기 그라운드 선택 라인, 상기 복수의 워드 라인들 및 상기 스트링 선택 라인을 관통하여 상기 기판에 연결되는 채널층; 을 포함하며, 상기 복수의 워드 라인들과 동일한 레벨들 상에 형성되는 상기 채널층 부분들은 n형 불순물을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는, 수직 구조의 반도체 장치에 관한 것이다.
메모리 장치의 집적도가 높아짐에 따라, 기존의 평면 트랜지스터 구조를 갖는 메모리 장치 대신 수직 트랜지스터 구조를 갖는 메모리 장치가 제안되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 전기적 특성 및 신뢰성이 우수한 반도체 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 기판 상에서 상기 기판 상면에 수직한 제1 방향으로 이격된 그라운드 선택 라인, 복수의 워드 라인들 및 스트링 선택 라인; 및 상기 그라운드 선택 라인, 상기 복수의 워드 라인들 및 상기 스트링 선택 라인을 관통하여 상기 기판에 연결되는 채널층;을 포함하며, 상기 복수의 워드 라인들과 동일한 레벨들 상에 형성되는 상기 채널층 부분들은 n형 불순물을 포함한다.
예시적인 실시예들에 있어서, 상기 채널층은, 상기 스트링 선택 라인과 동일한 레벨 상에 형성되며, p형 불순물을 포함하는 상부 채널 영역; 및 상기 상부 채널 영역 하부에 형성되며, n형 불순물을 포함하는 하부 채널 영역;을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 상부 채널 영역의 측벽은 상기 하부 채널 영역의 측벽과 서로 정렬될 수 있다.
예시적인 실시예들에 있어서, 상기 채널층은, 상기 하부 채널 영역과 상기 기판 사이에 형성되며, p형 불순물을 포함하는 채널 콘택 영역을 더 포함하고, 상기 채널 콘택 영역은 상기 그라운드 선택 라인과 동일한 레벨 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 채널 영역의 바닥면이 상기 기판의 상면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인과 동일한 레벨 상에 형성된 상기 하부 채널 영역 부분은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널층은, 상기 스트링 선택 라인과 동일한 레벨 상에 형성되며, n형 불순물을 포함하는 상부 채널 영역; 및 상기 상부 채널 영역 하부에 형성되며, n형 불순물을 포함하는 하부 채널 영역;을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스트링 선택 라인은 적어도 2 개의 스트링 선택 라인들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 n형 불순물은 인(P), 비소(As), 안티모니(Sb)를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널층은 5E16 내지 1E19 atoms/cm3인 상기 n형 불순물의 농도를 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 다른 반도체 장치는, 기판 상에서 상기 기판의 상면에 수직한 제1 방향으로 연장하며, n형 불순물을 포함하는 채널층; 및 상기 채널층 측벽 상에서 상기 제1 방향을 따라 이격되어 배열되는 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인;을 포함한다.
예시적인 실시예들에 있어서, 상기 워드 라인들과 동일한 레벨들 상에 위치한 상기 채널층 부분은 상기 제1 방향을 따라 균일한 n형 불순물의 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 스트링 선택 라인과 동일한 레벨 상에 위치한 상기 채널층 부분은 상기 제1 방향을 따라 균일한 p형 불순물 농도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 워드 라인들 중 인접한 두 개의 워드 라인들 사이에 형성된 절연층을 더 포함하고, 상기 절연층과 동일한 레벨 상에 위치한 상기 채널층 부분은 n형 불순물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 그라운드 선택 라인과 동일한 레벨 상에 위치한 상기 채널층 부분은 상기 제1 방향을 따라 균일한 p형 불순물 농도를 가질 수 있다.
본 발명에 따르면, 상기 반도체 장치는 채널층이 n형 불순물을 포함하므로, 캐리어 농도가 증가하여 셀 전류가 증가할 수 있고, 트랩 전자에 의한 메모리 셀 트랜지스터의 턴-온 불량을 방지할 수 있다. 상기 반도체 장치는 우수한 전기적 특성 및 신뢰성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2a는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이고, 도 2b는 도 2a의 2B 부분을 확대하여 도시한 확대 단면도이다.
도 3은 도 2a의 채널층 내부의 캐리어 농도를 나타낸 개략도이다.
도 4는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 5는 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 6a 내지 도 6j는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 8a 및 도 8b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 9는 본 발명에 따른 반도체 장치의 채널층에서의 캐리어 이동도(carrier mobility)를 측정한 그래프이다.
도 10은 예시적인 실시예들에 따른 불휘발성 메모리 소자를 개략적으로 보여주는 블록 구조도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다. 도 1에는 수직 채널 구조를 갖는 수직 구조의 낸드(NAND) 플래시 메모리 장치의 등가 회로도를 예시적으로 표시하였다.
도 1을 참조하면, 메모리 셀 어레이(10)는 복수의 메모리 셀 스트링들(memory cell strings)(11)을 포함할 수 있다. 메모리 셀 어레이(10)는 복수의 비트 라인들(BL1, BL2, …, BLm-1, BLm), 워드 라인들(WL1, WL2, …, WLn-1, WLn), 스트링 선택 라인들(string selection lines)(SSL11, SSL12, SSL21, SSL22) 및 접지 선택 라인들(ground selection lines)(GSL1, GSL2) 및 공통 소스 라인(CSL)을 포함한다. 비트 라인(BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(11)이 형성된다. 복수의 메모리 셀 스트링(11)에 의해 메모리 셀 블록(13)이 구성된다.
각각의 메모리 셀 스트링(11)은 스트링 선택 트랜지스터들(string selection transistor, SST1, SST2), 접지 선택 트랜지스터(ground selection transistor, GST) 및 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)을 포함한다. 스트링 선택 트랜지스터들(SST1, SST2)의 드레인 영역은 비트 라인들(BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터들(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결된다. 공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스 영역이 공통으로 연결된 영역이다.
스트링 선택 트랜지스터들(SST1, SST2)는 스트링 선택 라인(SSL11, SSL12, SSL21, SSL22)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL1, GSL2)과 연결될 수 있다. 또한, 각각의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)은 워드 라인들(WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
메모리 셀 어레이(10)는 3차원 구조로 배열된다. 메모리 셀 스트링(11) 내의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)은 기판(도시되지 않음)의 상부면과 평행한 x-y 평면에 대해 수직인 z 축을 따라 직렬 연결된 구조를 가질 수 있다. 이에 따라, 스트링 및 접지 선택 트랜지스터들(SST, GST) 및 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn)의 채널 영역이 상기 x-y 평면에 대하여 실질적으로 수직하도록 형성될 수 있다. 각각의 x-y 평면마다 m 개의 메모리 셀들이 제공될 수 있고, x-y 평면이 기판에 z 축 방향으로 n 개 적층될 수 있다. 이에 따라, 각각의 셀 스트링에 연결되는 비트 라인들(BL1, BL2, …, BLm-1, BLm)이 m 개, 메모리 셀들에 연결되는 워드 라인들(WL1, WL2, …, WLn-1, WLn)이 각각 n 개 형성될 수 있다.
도 2a는 예시적인 실시예들에 따른 반도체 장치(1000)를 나타내는 사시도이고, 도 2b는 도 2a의 2B 부분을 확대하여 도시한 확대 단면도이다. 일부 구성요소, 예를 들면 비트 라인은 생략된다.
도 2a 및 도 2b를 참조하면, 반도체 장치(1000)는 기판(100) 상에 형성된 복수의 메모리 셀 스트링들(11)을 포함할 수 있다. 각각의 메모리 셀 스트링(11)은 기판(100) 상에서 수직 방향으로 연장하는 채널층(120), 및 채널층(120)의 측벽을 따라 배치된 그라운드 선택 트랜지스터(GST), 복수의 메모리 셀 트랜지스터들(MC1, MC2, …, MCn-1, MCn) 및 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있다. 그라운드 선택 트랜지스터(GST) 및 최하부의 메모리 셀 트랜지스터(MC1) 사이에는 하부 더미 트랜지스터(LDT)가 더 형성되고, 최상부의 메모리 셀 트랜지스터(MCn) 및 제1 스트링 선택 트랜지스터(SST1) 사이에는 상부 더미 트랜지스터(UDT)가 더 형성될 수 있다.
기판(100)은 x 방향과 y 방향으로 연장되는 주면(main surface)을 가질 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, SOI (silicon-on-insulator) 기판, GeOI (germanium-on-insulator) 기판 등을 포함할 수 있다. 도시되지는 않았지만, 기판(100)에는 p 웰(도시되지 않음)이 더 형성될 수 있다.
공통 소스 영역(105)은 기판(100)의 상부(upper portion)에서 y 방향으로 연장하도록 배치될 수 있다. 공통 소스 영역(105)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있고, 공통 소스 영역(105)과 기판(100) 내부의 상기 p 웰과 p-n 접합 다이오드를 형성할 수 있다. 공통 소스 영역(105)은 메모리 셀 스트링(11)에 전류를 공급하는 소스 영역으로 기능할 수 있다.
채널층(120)은 인접한 공통 소스 영역들(105) 사이의 기판(100) 상면에서 x 및 y 방향에 수직한 z 방향으로 연장하도록 배치될 수 있다. 채널층(120)은 x 방향과 y 방향으로 이격하여 배치될 수 있고, 또한, y 방향으로 지그재그(zig-zag) 형태로 배치될 수 있다. 즉, y 방향으로 인접하여 배열되는 채널층들(120)은 x 방향으로 오프셋(off-set)되어 배치될 수 있다.
채널층(120)은 채널 콘택 영역(122), 하부 채널 영역(124) 및 상부 채널 영역(126)을 포함할 수 있다.
채널 콘택 영역(122)은 저면에서 기판(100)과 직접 접촉되어 기판(100)과 전기적으로 연결될 수 있다. 채널 콘택 영역(122)은 채널층(120)의 저항을 감소시켜 메모리 셀 스트링(11)의 셀 전류를 증가시키는 바디-콘택(body contact)으로 작용할 수 수 있다. 채널 콘택 영역(122)은 기판(100)으로부터 선택적 에피택셜 성장(Selective Epitaxial Growth: SEG)으로 형성된 실리콘층일 수 있고, 채널 콘택 영역(122)은 p형 불순물을 포함할 수 있다. 채널 콘택 영역(122)에 포함된 p형 불순물의 농도는 약 5E16 내지 1E19 atoms/cm3일 수 있다.
하부 채널 영역(124)은 채널 콘택 영역(122) 상부에서 z 방향으로 연장하도록 배치될 수 있다. 예시적인 실시예들에 있어서, 하부 채널 영역(124)은 바닥이 막힌 실린더 형상 또는 컵 형상을 가질 수 있다. 하부 채널 영역(124)은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 상기 n형 불순물은 인(P), 비소(As), 또는 안티모니(Sb)일 수 있고, 상기 n형 불순물의 농도는 약 5E16 내지 1E19 atoms/cm3일 수 있다. 하부 채널 영역(124)은 z 방향을 따라 균일한 n형 불순물 농도를 가질 수 있다.
상부 채널 영역(126)은 하부 채널 영역(122) 상부에서 z 방향으로 연장하도록 배치될 수 있다. 상부 채널 영역(126)의 측벽은 하부 채널 영역(124)의 측벽과 서로 정렬될 수 있다. 예시적인 실시예들에 있어서, 상부 채널 영역(126)은 p형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들어, 상기 p형 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 또는 칼륨(K)일 수 있고, 상기 p형 불순물의 농도는 약 5E16 내지 1E19 atoms/cm3일 수 있다.
채널층(120)의 측벽을 따라 게이트 전극들(131, 132, …, 139: 130)이 z 방향으로 서로 이격되어 배열될 수 있다. 게이트 전극들(130)은 기판(100) 상부로부터 z 방향을 따라 순차적으로 제1 내지 제9 게이트 전극(131, 132, …, 139)이 배열될 수 있다. 게이트 전극들(130)은 y 방향으로 배열된 인접한 메모리 셀 스트링(11)에 공통으로 연결될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극들(130)은 텅스텐, 코발트, 니켈, 탄탈륨, 텅스텐 질화물, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있다.
제1 게이트 전극(131)은 그라운드 선택 라인(도 1의 GSL1, GSL2)에 대응될 수 있다. 제2 게이트 전극(132)은 하부 더미 트랜지스터(LDT)를 구성하는 하부 더미 워드 라인(도시되지 않음)에 대응될 수 있다. 제3 내지 제6 게이트 전극들(133, 134, 135, 136)은 각각 복수의 워드 라인들(도 1의 WL1, WL2, …, WLn-1, WLn)에 대응될 수 있다. 도 2a에서는 편의상 네 개의 워드 라인들이 형성된 것으로 표시하였으나, 워드 라인들의 개수가 이에 한정되는 것은 아니고, 메모리 셀 스트링(11)의 설계에 따라 적절한 값을 가질 수 있다. 제7 게이트 전극(137)은 상부 더미 트랜지스터(UDT)를 구성하는 상부 더미 워드 라인(도시되지 않음)에 대응될 수 있다. 제8 게이트 전극(138)은 제1 스트링 선택 라인들(SSL21, SSL11)에 대응될 수 있고, 제9 게이트 전극(139)은 제1 스트링 선택 라인들(SSL22, SSL12)에 대응될 수 있다.
한편, 제1 게이트 전극(131) 및 기판(100) 사이에는 하부 절연층(112)이 개재될 수 있다. 하부 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다.
인접한 게이트 전극들(130) 사이에는 절연층들(141, 142, …, 149: 140)이 개재될 수 있다. 예를 들어, 제1 절연층(141)은 제1 및 제2 게이트 전극들(131, 132) 사이에 형성될 수 있고, 제2 절연층(142)은 제2 및 제3 게이트 전극들(132, 133) 사이에 형성될 수 있다. 최상부의 게이트 전극(130), 즉 제9 게이트 전극(139) 상에는 제9 절연층(149)이 형성될 수 있다. 절연층들(140) 각각의 두께는 게이트 전극들(130) 사이의 간격에 따라 달라질 수 있다. 예를 들어, 제1 게이트 전극(131)과 제2 게이트 전극(132) 사이의 제1 절연층(141)이 두껍게 형성되어, 그라운드 선택 라인(GSL1, GSL2)과 상기 하부 더미 워드 라인 사이에 충분한 간격이 확보될 수 있다.
채널층(120) 및 게이트 전극들(130) 사이에 제1 및 제2 게이트 절연막들(150, 158)이 개재될 수 있다.
제1 게이트 절연막(150)은 하부 채널 영역(124) 및 상부 채널 영역(126)의 측벽들을 커버할 수 있다. 제1 게이트 절연막(150)은 하부 및 상부 채널 영역들(124, 126)의 측벽 상에 순차적으로 적층된 터널 절연막(152), 전하 저장막(154) 및 블로킹 절연막(156)을 포함할 수 있다. 터널 절연막(152)은 F-N 방식으로 전하를 전하 저장막(154)으로 터널링시킬 수 있다. 터널 절연막(152)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장막(154) 은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 예를 들어, 전하 저장막(154)은 실리콘 질화물, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 블로킹 절연막(156)은 고유전율(high-k) 유전 물질을 포함할 수 있다. 여기서, 고유전율 유전 물질이란 실리콘 산화물보다 높은 유전 상수(dielectric constant)를 갖는 유전 물질을 의미한다.
제2 게이트 절연막(158)은 채널 콘택 영역(122)과 제1 게이트 전극(131) 사이에 개재될 수 있다. 예시적인 실시예들에 있어서, 제2 게이트 절연막(158)은 열산화 공정에 의해 형성된 실리콘 산화물을 포함할 수 있다.
매립 절연층(160)은 채널층(120) 내부를 매립하도록 형성될 수 있다. 매립 절연층(160)은 하부 채널 영역(124) 및 상부 채널 영역(126)의 내벽 상에 형성되며, 매립 절연층(160)의 상면은 상부 채널 영역(126) 상면과 동일한 레벨 상에 형성될 수 있다. 예시적인 실시예들에 있어서, 매립 절연층(160)은 실리콘 산화물을 포함할 수 있다.
드레인 영역(162)은 상부 채널 영역(126) 및 매립 절연층(160) 상에 형성될 수 있다. 드레인 영역(162)의 상면은 최상부의 절연층(140), 즉 제9 절연층(149)의 상면과 동일한 레벨 상에 형성될 수 있다. 도시되지는 않았지만, 선택적으로 제9 절연층(149) 상에 식각 정지막(도시되지 않음)이 더 형성될 수도 있고, 이러한 경우에 드레인 영역(162)은 상기 식각 정지막의 상면까지 연장되어 형성될 수 있다. 드레인 영역(162)은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 n형 불순물의 농도는 약 1E18 내지 5E21 atoms/cm3의 범위일 수 있다.
공통 소스 라인(164)은 기판(100)의 공통 소스 영역(105) 상에 형성될 수 있다. 예를 들어, 공통 소스 라인(164)은 y 방향을 따라 공통 소스 영역(105) 일부 상에 형성될 수 있다. 경우에 따라, 공통 소스 라인(164)은 y 방향을 따라 공통 소스 영역(105) 전체 상부에 형성될 수 있다.
공통 소스 라인(164) 측벽에 절연 물질을 포함하는 스페이서(166)가 형성될 수 있다. 스페이서(166)는 게이트 전극들(130) 측벽에 형성되어 게이트 전극들(130)과 공통 소스 라인(164) 사이를 전기적으로 절연시키는 분리막으로 기능할 수 있다.
또한, 게이트 전극들(130)과 절연층들(140) 사이 및 게이트 전극들(130)과 제1 게이트 절연막(150) 사이에는 확산 방지막(diffusion barrier layer)(170)이 더 형성될 수 있다. 예를 들어, 확산 방지막(170)은 텅스텐 질화물, 탄탈륨 질화물 또는 티타늄 질화물로부터 선택되는 어느 하나를 포함할 수 있다.
한편, 제1 게이트 전극(131), 채널 콘택 영역(122) 및 제2 게이트 절연막(158)이 그라운드 선택 트랜지스터(GST)를 구성할 수 있다. 또한, 제3 내지 제6 게이트 전극들(133, 134, 135, 136), 이들에 인접한 하부 채널 영역(124) 및 제1 게이트 절연막(150) 부분들이 복수의 메모리 셀 트랜지스터들(MC1, MC2, MCn-1, MCn)를 구성할 수 있다. 또한, 제8 및 제9 게이트 전극들(138, 139), 이들에 인접한 상부 채널 영역(126) 및 제1 게이트 절연막(150) 부분들이 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 구성할 수 있다.
제2 게이트 전극(132) 및 제7 게이트 전극(137)과 이들에 인접한 하부 채널 영역(124) 및 제1 게이트 절연막(150) 부분들은 각각 하부 및 상부 더미 트랜지스터들(LDT, UDT)을 구성할 수 있다. 예를 들어, 하부 더미 트랜지스터(LDT)는 그라운드 선택 트랜지스터(GST) 및 최하부의 메모리 셀 트랜지스터(MC1) 사이에 형성되어, 그라운드 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MC1) 사이의 간격이 좁은 경우 발생할 수 있는 셀간 간섭(interference)을 방지할 수 있다. 또한, 도 2a에서 하부 및 상부 더미 트랜지스터들(LDT, UDT)은 각각 1개씩 형성된 것으로 도시하였으나, 메모리 셀 트랜지스터들(MC1, MC2, MCn-1, MCn) 사이의 간격 및 개수들에 따라 복수 개로 형성될 수도 있다.
도 3은 도 2a의 채널층(120) 내부의 캐리어 농도를 나타낸 개략도이다. 도 3에는 기판(도 2a의 100) 상면에 수직한 방향을 따라 채널 콘택 영역(122), 하부 채널 영역(124), 상부 채널 영역(126) 및 드레인 영역(162) 내부에 포함된 캐리어 농도를 개략적으로 도시하였다.
도 3을 도 2a와 함께 참조하면, 채널 콘택 영역(122)은 p형 불순물을 포함하며, 제1 p형 캐리어 농도(Cp1)를 가질 수 있다. 한편, 채널 콘택 영역(122)에 포함된 상기 p형 불순물의 농도는 약 5E16 내지 약 1E19 atoms/cm3의 범위일 수 있고, 제1 p형 캐리어 농도(Cp1)는 상기 p형 불순물 농도에 따라 달라질 수 있다. 예를 들어, 반도체층 내부에 포함된 캐리어의 농도는 상기 반도체층 내부에 도핑된 불순물의 농도, 상기 불순물의 종류, 상기 반도체층 내부의 결함(defect) 정도, 온도 등에 따라 달라질 수 있다. 도 3에 도시된 상기 캐리어의 농도들은 예시적으로 도시한 것이며, 상기 캐리어 농도의 상대적인 크기들은 달라질 수 있다.
하부 채널 영역(124)은 n형 불순물을 포함하며, 제1 n형 캐리어 농도(Cn1)를 가질 수 있다. 하부 채널 영역(124)은 z 방향을 따라 하부 채널 영역(124)의 전체 높이에 대하여 상대적으로 균일한 제1 n형 캐리어 농도(Cn1)를 가질 수 있다. 특히, 제3 내지 제6 게이트 전극들(133, 134, 135, 136)과 동일한 레벨 상에 형성되는 하부 채널 영역(124) 부분들은 약 5E16 내지 약 1E19 atoms/cm3의 범위의 n형 불순물 농도를 가질 수 있다. 이에 따라, 제3 내지 제6 게이트 전극들(133, 134, 135, 136)과 동일한 레벨 상에 형성되는 하부 채널 영역(124) 부분들은 균일한 제1 n형 캐리어 농도(Cn1)를 가질 수 있다.
예를 들어, 하부 채널 영역(124)이 인(P)과 같은 n형 불순물을 포함하는 경우, 상기 n형 불순물은 하부 채널 영역(124) 내부에 전자를 제공하여 하부 채널 영역(124) 내부의 캐리어 농도가 증가할 수 있고, 이에 따라 메모리 셀 스트링(11)의 셀 전류가 향상될 수 있다. 특히, 반도체 장치의 집적도가 증가하면서, 수직 방향으로 적층되는 게이트 전극들(130)의 개수가 증가하여 발생할 수 있는 메모리 셀 스트링(11)의 셀 전류 감소를 방지할 수 있다.
또한, 상기 n형 불순물은 상기 전자를 제공한 후에 하부 채널 영역(124) 내에 상기 n형 불순물의 양이온(예를 들어, P+) 형태로 잔류할 수 있다. 이러한 상기 n형 불순물의 양이온들은 하부 채널 영역(124) 내의 그레인 경계(grain boundary)의 포텐셜 장벽(potential barrier)을 감소시켜 상기 그레인 경계를 통과하는 전자들의 캐리어 이동도를 향상시킬 수 있다. 따라서, 하부 채널 영역(124) 내의 캐리어 이동도가 향상되어 메모리 셀 스트링(11)의 셀 전류가 증가할 수 있다. 한편, n형 불순물 첨가에 의한 캐리어 이동도와 관련한 상세한 설명은 도 9를 참조로 이후에 다시 설명하도록 한다.
특히, 메모리 셀 트랜지스터의 프로그래밍 및 소거 작업을 반복함에 따라, 전자들이 게이트 전극들(130)의 에지 부분과 인접한 하부 채널 영역(124) 내에 전자들이 트랩되어 메모리 셀 트랜지스터의 턴-온(turn on)을 방해하는 문제점이 발생할 수 있다. 특히, 메모리 셀 트랜지스터의 채널 부분 양 측에 위치하는 소스 영역 및 드레인 영역에 전자들이 트랩되는 경우, 상기 소스 및 드레인 영역들 사이에서 반전(inversion)이 발생하지 않아 상기 메모리 셀 트랜지스터의 턴-온 불량이 발생할 수 있다. 그러나, 본 발명과 같이 하부 채널 영역(124)이 상기 n형 불순물들을 포함하는 경우, 상기 트랩 전자들에 의한 기생 저항(parasitic resistance)가 감소될 수 있고, 상기 턴-온 불량을 방지할 수 있다.
상부 채널 영역(126)은 p형 불순물을 포함하며, 제2 p형 캐리어 농도(Cp2)를 가질 수 있다. 상부 채널 영역(126)에 도핑된 p형 불순물의 농도는 약 5E16 내지 약 1E19 atoms/cm3의 범위일 수 있고, 상부 채널 영역(126)의 전체 영역에서 균일한 제2 p형 캐리어 농도(Cp2)를 가질 수 있다. 드레인 영역(162)은 n형 불순물을 포함하며, 제2 n형 캐리어 농도(Cn2)를 가질 수 있다. 드레인 영역(162)에 도핑된 n형 불순물의 농도는 약 1E18 내지 5E21 atoms/cm3의 범위일 수 있고, 이에 따라, 제2 n형 캐리어 농도(Cn2)는 제1 n형 캐리어 농도(Cn1)보다 클 수 있다.
본 발명에 따른 상기 반도체 장치(1000)에서, 하부 채널 영역(124)이 n형 불순물을 포함하므로, 캐리어 이동도가 증가하여 셀 전류가 증가할 수 있고, 트랩 전자에 의한 메모리 셀 트랜지스터의 턴-온 불량을 방지할 수 있다. 상기 반도체 장치(1000)는 우수한 전기적 특성 및 신뢰성을 가질 수 있다.
도 4는 예시적인 실시예들에 따른 반도체 장치(1000a)를 나타내는 사시도이다. 상기 반도체 장치(1000a)는 채널층(120a)의 구조를 제외하면, 도 2a 및 도 2b를 참조로 설명한 반도체 장치(1000)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 4를 참조하면, 채널층(120a)은 채널 콘택 영역(122), 하부 채널 영역(124a) 및 상부 채널 영역(126a)을 포함할 수 있다.
하부 채널 영역(124a)은 n형 불순물을 포함할 수 있고, 상부 채널 영역(126a) 또한 n형 불순물을 포함할 수 있다. 하부 및 상부 채널 영역들(124a, 126a)의 상기 n형 불순물의 농도는 약 5E16 내지 약 1E19 atoms/cm3의 범위일 수 있다. 하부 및 상부 채널 영역들(124a, 126a)은 서로 동일한 상기 n형 불순물의 농도를 가질 수도 있고, 이와는 달리, 상부 채널 영역(126a)이 하부 채널 영역(124a)보다 낮은 n형 불순물 농도를 가질 수도 있다.
상부 채널 영역(126a) 측벽 상에는 복수의 스트링 선택 트랜지스터들(SST1, SST2)이 형성될 수 있다. 예를 들어, 상부 채널 영역(126a)이 n형 불순물을 포함하는 경우에, 2 개 이상의 스트링 선택 트랜지스터들(SST1, SST2)이 직렬로 연결되도록 구성함으로써 스트링 선택 트랜지스터들(SST1, SST2)의 문턱전압(threshold voltage)을 조절할 수 있다.
도 5는 예시적인 실시예들에 따른 반도체 장치(1000b)를 나타내는 사시도이다. 상기 반도체 장치(1000b)는 채널층(120b)의 구조를 제외하면, 도 2a 및 도 2b를 참조로 설명한 반도체 장치(1000)와 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 5를 참조하면, 본 실시예에서는 채널 콘택 영역(도 2a의 122) 및 제2 게이트 절연막(도 2a의 158)이 형성되지 않으며, 채널층(120b)은 하부 채널 영역(124b) 및 상부 채널 영역(126b)을 포함할 수 있다.
하부 채널 영역(124a)의 저면은 기판(100)의 상면에 접촉하며, z 방향으로 연장하도록 배열될 수 있다. 제1 게이트 절연막(150a)은 하부 채널 영역(124a)의 측벽 상에 형성되며, 제1 게이트 절연막(150a)의 바닥면은 기판(100) 상면과 접촉할 수 있다. 이에 따라, 제1 게이트 전극(131)과 하부 채널 영역(122b) 사이에는 제1 게이트 절연막(150a)이 개재될 수 있다.
본 실시예에 따르면, 하부 채널 영역(122b) 및 기판(100) 부분이 모두 그라운드 선택 트랜지스터(GST)의 채널 영역으로 작용할 수 있다. 예를 들어, 제1 게이트 전극(131)과 기판(100) 및 그 사이에 개재된 하부 절연층(112) 부분이 그라운드 선택 트랜지스터(GST)로 작용할 수 있고, 또한, 제1 게이트 전극(131)과 하부 채널 영역(122b) 및 그 사이에 개재된 제1 게이트 절연막(150a) 부분이 그라운드 선택 트랜지스터(GST)로 작용할 수 있다. 특히, 기판(100) 부분은 p형 불순물을 포함하며, 하부 채널 영역(122b)은 n형 불순물을 포함하므로, 본 발명에 따르면 그라운드 선택 트랜지스터(GST)의 문턱전압 조절이 용이할 수 있다.
도 6a 내지 도 6j는 예시적인 실시예들에 따른 반도체 장치(1000)의 제조 방법을 나타내는 단면도들이다.
도 6a를 참조하면, 기판(100) 상에 하부 절연층(112)을 형성할 수 있다. 하부 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 사용하여 화학 기상 증착(chemical vapor deposition, CVD) 공정, 원자층 증착 공정(atomic layer deposition, ALD) 공정 등에 의해 형성할 수 있다.
하부 절연층(112) 상에 제1 내지 제9 희생층들(201, 202, …, 209: 200) 및 제1 내지 제9 절연층들(141, 142, …, 149: 140)을 교대로 형성할 수 있다. 예를 들어, 제1 희생층(201)이 하부 절연층(112) 상에 형성되고, 제1 희생층(201) 상에 제1 절연층(141)이 형성되는 방식으로 희생층들(200) 및 절연층들(140)의 적층 구조를 형성할 수 있다. 예시적인 실시예들에 있어서, 절연층들(140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다. 또한, 희생층들(200)은 절연층들(140)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들어, 희생층들(200)은 폴리실리콘, 실리콘 질화물, 실리콘 카바이드 등을 사용하여 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다.
절연층들(140) 및 희생층들(200)의 적층 구조를 관통하는 채널홀(211)을 형성할 수 있다. 또한, 채널홀(211)은 하부 절연층(112)을 관통하여 기판(100) 상면 부분을 노출시킬 수 있다. 채널홀(211) 형성 공정에서, 채널홀(211) 바닥부에 노출된 기판(100) 상면 부분이 과식각되어 기판(100)이 소정의 깊이로 리세스될 수도 있다.
채널홀(211)은 기판(100)의 주면에 수직한 z 방향으로 연장하며, x 방향 및 y 방향을 따라 소정의 간격으로 이격되어 형성될 수 있다. 채널홀(211)의 수평 단면은 원형일 수 있으나, 이에 한정되는 것은 아니며 채널홀(211)의 수평 단면은 다양한 형상을 가질 수 있다.
도 6b를 참조하면, 채널홀(211) 바닥부에 채널 콘택 영역(122)을 형성할 수 있다. 예시적인 실시예들에 있어서, 선택적 에피택셜 성장(SEG) 공정을 수행하여 채널홀(211) 바닥부에 노출된 기판(100)으로부터 채널 콘택 영역(122)을 성장시킬 수 있다. 도 6b에 도시된 것과 같이, 채널 콘택 영역(122)의 상면이 제1 희생층(201)보다 높은 레벨 상에 형성될 때까지 채널 콘택 영역(122)을 성장시킬 수 있다.
이후, 이온 주입 공정에 의해 채널 콘택 영역(122)에 p형 불순물을 주입할 수 있다. 예를 들어, 상기 p형 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 또는 칼륨(K)일 수 있고, 상기 p형 불순물의 농도는 5E16 내지 1E19 atoms/cm3의 범위일 수 있다. 이와는 달리, 상기 SEG 공정에 의해 채널 콘택 영역(122)을 성장시키는 과정에서 p형 불순물을 인시츄 도핑할 수도 있다.
도 6c를 참조하면, 채널홀(211) 내벽 및 제9 절연층(149) 상에 절연층(도시되지 않음)을 형성한 후 상기 절연층에 이방성 식각 공정을 수행하여 채널홀(211) 측벽을 덮는 제1 게이트 절연막(150)을 형성한다. 이 때, 제1 게이트 절연막(150)의 바닥면은 채널 콘택 영역(122)의 상면과 접촉할 수 있고, 채널 콘택 영역(122)의 상면 일부분은 제1 게이트 절연막(150)에 의해 커버되지 않고 노출될 수 있다. 한편, 상기 이방성 식각 공정에 의해 제9 절연층(149) 상부에 형성된 상기 절연층 부분이 제거되어 제9 절연층(149) 상면이 다시 노출될 수 있다.
이후, 게이트 절연막(152), 채널 콘택 영역(122) 및 제9 절연층(149) 상에 예비 채널층(120p)을 형성한다. 예비 채널층(120p)은 채널홀(211) 내벽 상에 소정의 두께로 컨포말하게 형성되어, 채널홀(211) 내부를 완전히 매립하지 않을 수 있다.
예시적인 실시예들에 있어서, 예비 채널층(120p)은 폴리실리콘을 사용하여 ALD 공정, CVD 공정 등에 의해 형성할 수 있고, 예비 채널층(120p)의 형성 공정에서 n형 불순물이 인시츄 도핑될 수 있다. 상기 n형 불순물은 인(P), 비소(As) 또는 안티모니(Sb)일 수 있고, 상기 n형 불순물의 농도는 약 5E16 내지 1E19 atoms/cm3의 범위일 수 있다.
선택적으로, 예비 채널층(120p)에 열처리 공정(P1)을 수행할 수 있다. 상기 열처리 공정(P1)은 예비 채널층(120p) 내부에 인시츄 도핑된 상기 n형 불순물들을 예비 채널층(120p) 전체 영역으로 고르게 확산시킬 수 있다. 상기 열처리 공정은 예를 들어 약 200℃ 내지 약 700℃에서 수초 내지 수시간 동안 수행될 수 있다. 그러나, 상기 열처리 공정의 온도 및 시간이 이에 한정되는 것은 아니며, 상기 n형 불순물의 농도, 상기 예비 채널층(120p)의 두께 등에 따라 적절한 온도 및 시간이 선택될 수 있다.
도 6d를 참조하면, 예비 채널층(120p) 상에 채널홀(도 6c의 211)을 매립하는 절연층(도시되지 않음)을 형성한 후, 제9 절연층(149) 상면이 노출될 때까지 상기 절연층 및 예비 채널층(120p) 상부에 평탄화 공정을 수행할 수 있다. 이에 따라, 제9 절연층(149) 상에 위치한 예비 채널층(120p) 부분이 제거되고, 채널홀(211) 내부의 예비 채널층(120p) 부분만이 잔류할 수 있다. 또한, 채널홀(211) 내부를 매립하는 매립 절연층(160)이 형성될 수 있다.
예비 채널층(120p)의 상면은 매립 절연층(160)의 상면과 동일한 레벨 상에 형성될 수 있다.
도 6e를 참조하면, 예비 채널층(도 6d의 120p) 내부에 이온 주입 공정(P2)에 의해 p형 불순물을 주입함으로써 예비 채널층(120p) 중 상부(upper portion)에 상부 채널 영역(126)을 형성할 수 있다. 상부 채널 영역(126)에는 p형 불순물이 5E16 내지 1E19 atoms/cm3의 농도로 포함될 수 있다.
예시적인 실시예들에 있어서, 상부 채널 영역(126)은 예비 채널층(120p)의 최상부면으로부터 제1 깊이(D1)만큼 p형 불순물을 주입시킴으로써 형성될 수 있다. 예를 들어, 상기 제1 깊이(D1)는 상기 이온 주입 공정(P2)의 이온 주입 에너지를 조절함에 따라 달라질 수 있다. 예시적인 실시예들에 있어서, 상부 채널 영역(126)의 바닥면이 제8 희생층(208)의 바닥면보다 낮은 레벨 상에 형성될 수 있다. 이러한 경우에, 제8 및 제9 희생층들(208, 209)의 위치에 제8 및 제9 희생층들(208, 209)을 대체하여 후속 공정에서 형성되는 스트링 선택 트랜지스터들(도시되지 않음)의 채널 영역은 p형 불순물을 포함하는 폴리실리콘층을 포함할 수 있다.
상부 채널 영역(126) 하부의 예비 채널층(120p) 부분은 하부 채널 영역(124)이라 정의할 수 있다. 하부 채널 영역(124)은 p형 불순물이 주입되지 않을 수 있다. 한편, 채널 콘택 영역(122), 하부 채널 영역(124) 및 상부 채널 영역(126)을 채널층(120)으로 정의할 수 있다.
도시된 것과는 달리, 상기 이온 주입 공정(P2)을 수행하지 않는 경우에 상부 채널 영역(126) 및 하부 채널 영역(124) 모두 n형 불순물을 포함할 수 있다. 이러한 경우에, 도 4를 참조로 설명한 반도체 장치(1000a)가 형성될 수 있다.
도 6f를 참조하면, 상부 채널 영역(126) 및 매립 절연층(160) 부분에 에치백 공정(etch-back process)을 수행하여, 상부 채널 영역(126) 및 매립 절연층(160)의 일부분들을 제거하고 제1 개구(222)를 형성할 수 있다. 제1 개구(222)는 제9 절연층(149) 상면으로부터 소정의 깊이로 형성될 수 있다.
이후, 제9 절연층(149) 상에 제1 개구(222)를 매립하는 제1 도전층(도시되지 않음)을 형성한 후, 제9 절연층(149)의 상면이 노출될 때까지 상기 제1 도전층의 상부를 평탄화하여 제1 개구(222)를 매립하는 드레인 영역(162)을 형성할 수 있다. 드레인 영역(162)의 바닥면은 매립 절연층(160) 및 상부 채널 영역(126)의 상면들과 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 드레인 영역(162)은 n형 불순물을 포함하는 폴리실리콘을 사용하여 형성할 수 있다. 상기 n형 불순물의 농도는 1E18 내지 5E21 atoms/cm3의 범위일 수 있다.
도 6g를 참조하면, 절연층들(140) 및 희생층들(200)의 적층 구조를 관통하여 y 방향으로 연장하는 제2 개구(223)를 형성할 수 있다. 제2 개구(223)의 바닥부에 형성된 하부 절연층(112) 부분 또한 제거되어, 제2 개구(223)에 의해 기판(100) 상면이 노출될 수 있다.
이후, 희생층들(200)을 제거하여, 인접한 절연층들(140) 사이의 공간에 제3 개구(225)를 형성할 수 있다.
예를 들어, 제3 개구(225)를 형성하기 위한 공정은 희생층들(200)에 대한 선택적 식각비를 갖는 에천트(etchant)를 사용한 습식 식각 공정일 수 있다. 예를 들어, 희생층들(200)이 실리콘 질화물을 포함하는 경우, 인산(H3PO4)을 포함하는 에천트를 사용한 습식 식각 공정에 의해 희생층들(200)을 제거할 수 있다.
이때, 제3 개구(225)에 의해 제1 게이트 절연막(150) 및 채널 콘택 영역(122)의 측벽들이 노출될 수 있다.
이후, 채널 콘택 영역(122) 측벽 상에 열산화 공정(thermal oxidation process)을 수행하여 제2 게이트 절연막(158)을 형성할 수 있다. 제2 게이트 절연막(158)은 상기 열산화 공정에서 형성된 실리콘 산화물의 열산화막일 수 있다.
한편, 도시되지는 않았지만, 제2 개구(223) 바닥부에서 노출된 기판(100) 상면에도 상기 열산화 공정에 의해 열산화막(도시되지 않음)이 더 형성될 수 있고, 상기 열산화막을 제거하기 위한 이방성 식각 공정이 더 수행될 수도 있다.
도 6h를 참조하면, 제2 개구(도 6g의 223) 및 제3 개구(도 6g의 225)의 측벽들 상에 확산 방지막(도 2b의 170 참조)을 소정의 두께로 형성한 후, 제2 개구(223) 및 제3 개구(225)를 매립하는 예비 게이트 도전층(130p)이 형성될 수 있다.
예비 게이트 도전층(130p)은 예를 들어 텅스텐, 코발트, 니켈, 탄탈륨, 텅스텐 질화물, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드 등을 포함할 수 있다.
도 6i를 참조하면, y 방향으로 연장하며 기판(100) 상면을 노출하는 제4 개구(227)를 형성할 수 있다. 제4 개구(227)의 형성 공정에서, 제3 개구(도 6g의 225)를 매립하는 게이트 전극들(131, 132, …, 139: 130)이 형성될 수 있다.
이때, 제4 개구(227) 바닥부에 노출되는 기판(100) 부분이 과식각되어 기판(100) 상면이 소정의 깊이로 리세스될 수 있다.
이후, 노출된 기판(100) 부분에 불순물을 주입하여 공통 소스 영역(105)이 형성될 수 있다.
도 6j를 참조하면, 제9 절연층(149) 및 제4 개구(도 6i의 227)의 내벽 상에 절연층(도시되지 않음)을 형성한 후, 상기 절연층에 이방성 식각 공정을 수행하여 제4 개구(227) 측벽 상에 스페이서(166)를 형성할 수 있다. 스페이서(166)는 예를 들어 실리콘 질화물, 실리콘 산질화물, 실리콘 산화물 등을 사용하여 형성될 수 있다.
이후, 제4 개구(227)에 제2 도전층(도시되지 않음)을 매립한 후, 제9 절연층(149)의 상면이 노출될 때까지 상기 제2 도전층 상부를 평탄화하여 공통 소스 영역(105)에 연결되는 공통 소스 라인(164)을 형성할 수 있다. 예시적인 실시예들에 있어서, 공통 소스 라인(164)은 드레인 영역(162)의 상면과 동일한 레벨 상에 형성될 수 있다. 예를 들어, 공통 소스 라인(164)은 텅스텐, 탄탈륨, 코발트, 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드 등을 사용하여 형성될 수 있다.
도시되지는 않았지만, 드레인 영역(162) 및 제9 절연층(149) 상에 식각 정지막(도시되지 않음)이 더 형성되는 경우에, 공통 소스 라인(164)의 상면은 상기 식각 정지막의 상면과 동일한 레벨 상에 형성될 수도 있다.
제9 절연층(149) 상에 드레인 영역(162) 및 공통 소스 라인(164)을 덮는 제1 층간 절연막(230)을 형성할 수 있다.
제1 층간 절연막(230)을 관통하여 드레인 영역(162) 상면을 노출하는 비트 라인 콘택홀(도시되지 않음)을 형성할 수 있다. 상기 비트 라인 콘택홀에 제3 도전층(도시되지 않음)을 매립하고 상기 제1 층간 절연막(230) 상면이 노출될 때까지 상기 제3 도전층 상부를 평탄화하여 상기 비트 라인 콘택홀을 매립하는 비트 라인 콘택(232)을 형성할 수 있다.
제1 층간 절연막(230) 상에 비트 라인 콘택(232)과 접촉하며 x 방향으로 연장하는 비트 라인(234)을 형성할 수 있다.
전술한 공정들에 의해 반도체 장치(1000)가 완성된다.
본 발명에 따르면, 예비 채널층(120p)을 형성하는 공정에서 n형 불순물을 인시츄 도핑함으로써 하부 채널 영역(124)이 전체 영역에 균일한 n형 불순물 농도를 가질 수 있다. 따라서, 하부 채널 영역(124)과 동일한 레벨들 상에 형성되는 메모리 셀 트랜지스터들의 기생 저항(parasitic resistance)을 감소시켜 상기 반도체 장치(1000)는 전기적 특성 및 신뢰성이 우수할 수 있다. 또한, 이온 주입 공정에 의해 예비 채널층(120p)의 상부에 p형 불순물을 포함하는 상부 채널 영역(126)을 형성할 수 있으므로, 각각 n형 및 p형 불순물들을 포함하는 하부 및 상부 채널 영역들(124, 126)의 제조 공정이 용이할 수 있다.
도 7a 내지 도 7c는 예시적인 실시예들에 따른 반도체 장치(1000)의 제조 방법을 나타내는 단면도들이다. 상기 제조 방법은 도 2a 및 도 2b를 참조로 한 반도체 장치(1000)의 제조 방법일 수 있다. 또한, 상기 제조 방법은 하부 채널 영역(124)을 형성하는 공정을 제외하면 도 6a 내지 도 6j를 참조로 설명한 제조 방법과 유사하므로 차이점을 위주로 설명한다.
우선, 도 6a 내지 도 6b를 참조로 설명한 공정을 수행할 수 있다.
이후, 도 7a를 참조하면, 채널홀(221) 측벽 상에 제1 게이트 절연막(150)을 형성한 후, 제9 절연층(149), 제1 게이트 절연막(150) 및 채널 콘택 영역(122) 상에 예비 채널층(120q)이 형성될 수 있다. 이때, 예비 채널층(120q)은 불순물이 도핑되지 않은 폴리실리콘을 사용하여 CVD 공정 또는 ALD 공정에 의해 형성될 수 있다.
도 7b를 참조하면, 기상 도핑 공정(gas phase doping process)(P3)을 수행하여 예비 채널층(120q)에 n형 불순물을 도핑할 수 있다.
예를 들어, 상기 기상 도핑 공정(P3)에서 n형 불순물들을 포함하는 소스 가스가 소정의 플럭스(flux)로 예비 채널층(120q)의 전체 표면 상에 공급되어, 상기 n형 불순물들이 예비 채널층(120q) 표면으로부터 내부로 확산될 수 있다. 한편, 채널홀(221)의 종횡비(aspect ratio)가 크므로, 채널홀(221) 바닥부의 예비 채널층(120q) 부분의 표면까지 상기 소스 가스가 균일하게 공급될 수 있도록 상기 소스 가스의 플럭스는 다양한 시퀀스로 제공될 수 있다. 예를 들어, 도 7b에 도시된 화살표 방향을 따라 표시한 경로로 상기 소스 가스가 채널홀(221) 바닥부까지 충분히 공급되어 예비 채널층(120q)의 전체 영역 상에 상기 n형 불순물들이 균일하게 도핑될 수 있다.
다른 실시예들에 있어서, 이온 주입 공정에 의해 상기 예비 채널층(120q)에 상기 n형 불순물을 도핑할 수 있다. 상기 이온 주입 공정은 경사 이온 주입 공정(tilted ion implantation) 공정일 수 있다. 이에 따라, z 방향을 따른 예비 채널층(120q)의 전체 영역 상에 상기 n형 불순물이 균일한 농도로 도핑될 수 있다.
도 7c를 참조하면, 열처리 공정(P4)이 더 수행될 수 있다.
상기 열처리 공정(P4)에 의해, 예비 채널층(120q)의 표면 근처에 위치한 상기 n형 불순물들이 예비 채널층(120q) 내부로 균일하게 확산될 수 있다.
이후, 도 6d 내지 도 6j를 참조로 설명한 공정을 더 수행하여 반도체 장치(1000)를 완성할 수 있다.
본 발명에 따르면, 기상 도핑 공정을 수행하여 예비 채널층(120q) 내에 n형 불순물이 균일하게 확산되도록 할 수 있다. 따라서, 하부 채널 영역(122)을 제조하는 공정이 용이해질 수 있다.
도 8a 내지 도 8b는 예시적인 실시예들에 따른 반도체 장치(1000b)의 제조 방법을 나타내는 단면도들이다. 도 6a 내지 도 6j를 참조로 설명한 공정과 비교할 때, 본 실시예에 따르면 채널 콘택 영역(122) 및 제2 게이트 절연막(158)의 형성 공정이 생략될 수 있다.
도 8a를 참조하면, 기판(100) 상에 하부 절연층(112), 절연층들(140) 및 희생층들(200)의 적층 구조를 형성한 후, 상기 적층 구조 및 하부 절연층(112)를 관통하여 기판(100) 상면을 노출하는 채널홀(221)을 형성한다.
제9 절연층(149), 채널홀(221) 측벽 및 기판(100) 상에 절연층(도시되지 않음)을 형성한 후, 상기 절연층에 이방성 식각 공정을 수행하여 채널홀(221) 측벽 상에 제1 게이트 절연막(150a)을 형성할 수 있다. 제1 게이트 절연막(150a)의 바닥면은 기판(100)의 상면에 접촉할 수 있다. 또한, 채널홀(221) 형성 공정에서 기판(100)이 소정의 깊이로 리세스되는 경우, 제1 게이트 절연막(150a)의 바닥면은 기판(100)의 상면보다 낮은 레벨 상에 형성될 수 있다.
이후, 제9 절연층(149) 및 채널홀(221)의 내벽 상에 예비 채널층(120r)이 형성될 수 있다. 예비 채널층(120r)은 n형 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
후속적으로 열처리 공정(P5)이 더 수행될 수 있다.
이후, 도 6d 내지 도 6g를 참조로 설명한 공정들을 수행한다.
도 8b를 참조하면, 제2 개구(223) 및 제3 개구(225)를 매립하는 예비 게이트 도전층(130q)을 형성할 수 있다. 이때, 하부 절연층(112) 및 제1 절연층(141) 사이의 제3 개구(225) 부분에는 제1 게이트 절연막(152)이 노출될 수 있고, 제2 게이트 절연막(도 6g의 158)을 형성하기 위한 열산화 공정이 생략될 수 있다.
도 9는 본 발명에 따른 반도체 장치의 채널층에서의 캐리어 이동도(carrier mobility)를 측정한 그래프이다.
도 9를 참조하면, 약 30℃의 구동 온도에서 측정한 결과, 채널층이 n형 불순물을 포함하는 경우(실험예, 902)에 약 445nA/V의 캐리어 이동도를 나타내는 반면, 채널층이 n형 불순물을 포함하지 않는 경우(비교예, 904) 약 380nA/V의 캐리어 이동도를 나타냈다. 또한, 약 100℃의 구동 온도에서 측정한 결과, 실험예(902) 및 비교예(904)가 각각 약 570 nA/V 및 약 490 nA/V의 캐리어 이동도를 나타냈다.
특히, 도 3을 참조로 전술한 것과 같이, 채널층이 폴리실리콘을 포함하는 경우, 채널층 내부의 그레인 경계에 의한 포텐셜 장벽을 통과하는 캐리어의 개수가 캐리어 이동도에 영향을 줄 수 있고, 상기 그레인 경계에서의 포텐셜 장벽은 그레인 경계에 트랩된 전자들의 수가 많을수록 높아지고, n 도핑 농도가 클수록 낮아질 수 있다. 본 발명에 따르면, n형 불순물이 채널층 내부에 n형 캐리어인 전자를 제공하여 상기 그레인 경계에서의 포텐셜 장벽을 낮춰줄 수 있으므로 캐리어 이동도가 현저히 향상될 수 있고, 이는 도 9에 도시한 캐리어 이동도 측정 결과로부터 확인할 수 있다.
도 10은 예시적인 실시예들에 따른 불휘발성 메모리 소자(2000)를 개략적으로 보여주는 블록 구조도이다.
도 10을 참조하면, 불휘발성 메모리 소자(2000)에서 NAND 셀 어레이(1100)는 코어 회로 유니트(1200)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(1100)는 전술한 도 2a 내지 도 5를 참조로 설명한 수직 구조의 반도체 장치들(1000, 1000a, 1000b)을 포함할 수 있다. 코어 회로 유니트(1200)는 제어 로직(1210), 로우 디코더(1220), 칼럼 디코더(1230), 감지 증폭기(1240) 및 페이지 버퍼(1250)를 포함할 수 있다.
제어 로직(1210)은 로우 디코더(1220), 칼럼 디코더(1230) 및 페이지 버퍼(1250)와 통신할 수 있다. 로우 디코더(1220)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(1100)와 통신할 수 있다. 칼럼 디코더(1230)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(1100)와 통신할 수 있다. 감지 증폭기(1240)는 NAND 셀 어레이(1100)로부터 신호가 출력될 때 칼럼 디코더(1230)와 연결되고, NAND 셀 어레이(1100)로 신호가 전달될 때는 칼럼 디코더(1230)와 연결되지 않을 수 있다.
예를 들면, 제어 로직(1210)은 로우 어드레스 신호를 로우 디코더(1220)에 전달하고, 로우 디코더(1220)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(1100)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(1210)은 칼럼 어드레스 신호를 칼럼 디코더(1230) 또는 페이지 버퍼(1250)에 전달하고, 칼럼 디코더(1230)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(1100)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(1100)의 신호는 칼럼 디코더(1230)를 통해서 감지 증폭기(1240)에 전달되고, 여기에서 증폭되어 페이지 버퍼(1250)를 거쳐서 제어 로직(1210)에 전달될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 112: 하부 절연층
120: 채널층 122: 채널 콘택 영역
124: 하부 채널 영역 126: 상부 채널 영역
130: 게이트 전극들 140: 절연층들
150: 제1 게이트 절연막 152: 터널 절연막
154: 전하 저장막 156: 블로킹 절연막
158: 제2 게이트 절연막 160: 매립 절연층
162: 드레인 영역 164: 공통 소스 라인
166: 스페이서 170: 확산 방지막
200: 희생층들 230: 제1 층간 절연막
232: 비트 라인 콘택 234: 비트 라인

Claims (10)

  1. 기판 상에서 상기 기판 상면에 수직한 제1 방향으로 이격된 그라운드 선택 라인, 복수의 워드 라인들 및 스트링 선택 라인; 및
    상기 그라운드 선택 라인, 상기 복수의 워드 라인들 및 상기 스트링 선택 라인을 관통하여 상기 기판에 연결되는 채널층; 을 포함하며,
    상기 복수의 워드 라인들과 동일한 레벨들 상에 형성되는 상기 채널층 부분들은 n형 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 채널층은,
    상기 스트링 선택 라인과 동일한 레벨 상에 형성되며, p형 불순물을 포함하는 상부 채널 영역; 및
    상기 상부 채널 영역 하부에 형성되며, n형 불순물을 포함하는 하부 채널 영역;을 포함하는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 상부 채널 영역의 측벽은 상기 하부 채널 영역의 측벽과 서로 정렬되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 채널층은,
    상기 하부 채널 영역과 상기 기판 사이에 형성되며, p형 불순물을 포함하는 채널 콘택 영역을 더 포함하고,
    상기 채널 콘택 영역은 상기 그라운드 선택 라인과 동일한 레벨 상에 형성되는 반도체 장치.
  5. 제2항에 있어서,
    상기 하부 채널 영역의 바닥면이 상기 기판의 상면과 접촉하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 그라운드 선택 라인과 동일한 레벨 상에 형성된 상기 하부 채널 영역 부분은 n형 불순물을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 채널층은,
    상기 스트링 선택 라인과 동일한 레벨 상에 형성되며, n형 불순물을 포함하는 상부 채널 영역; 및
    상기 상부 채널 영역 하부에 형성되며, n형 불순물을 포함하는 하부 채널 영역;을 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 스트링 선택 라인은 적어도 2 개의 스트링 선택 라인들을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 n형 불순물은 인(P), 비소(As), 안티모니(Sb)를 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 채널층은 5E16 내지 1E19 atoms/cm3인 상기 n형 불순물의 농도를 갖는 것을 특징으로 하는 반도체 장치.
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