KR20180012918A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 몰드 절연층들 및 희생층들을 교대로 적층하는 단계, 상기 몰드 절연층들 및 상기 희생층들을 관통하고, 상기 기판에 리세스 영역들을 형성하는 채널홀들을 형성하는 단계, 상기 채널홀들의 상부 영역에 제1 보호층을 형성하는 것과 상기 채널홀들의 하부의 상기 리세스 영역들을 이방성 건식 식각하는 것을 인-시추(in-situ)로 번갈아 1회 이상 반복함으로써, 상기 리세스 영역들의 표면을 세정하는 단계, 및 상기 기판의 상기 리세스 영역들 상에 에피택셜층들을 형성하는 단계를 포함할 수 있다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 있다. 반도체 장치의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 몰드 절연층들 및 희생층들을 교대로 적층하는 단계; 상기 몰드 절연층들 및 상기 희생층들을 관통하고, 상기 기판에 리세스 영역들을 형성하는 채널홀들을 형성하는 단계; 상기 채널홀들의 상부 영역에 제1 보호층을 형성하는 것과 상기 채널홀들의 하부의 상기 리세스 영역들을 이방성 건식 식각하는 것을 인-시추(in-situ)로 번갈아 1회 이상 반복함으로써, 상기 리세스 영역들의 표면을 세정하는 단계; 및 상기 기판의 상기 리세스 영역들 상에 에피택셜층들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 몰드 절연층들 및 희생층들을 교대로 적층하는 단계; 상기 몰드 절연층들 및 상기 희생층들을 관통하고, 상기 기판에 리세스 영역을 형성하는 채널홀들을 형성하는 단계; 상기 채널홀들의 상부 영역에 제1 보호층을 형성하는 것과 상기 리세스 영역을 이방성 건식 식각하는 것을 인-시추(in-situ)로 번갈아 1회 이상 반복함으로써, 상기 리세스 영역의 표면을 세정하는 단계; 상기 기판의 상기 리세스 영역 상에 에피택셜층을 형성하는 단계; 상기 채널홀들의 측벽 및 상기 에피택셜층의 상면을 덮는 게이트 유전층 및 제1 반도체층을 형성하는 단계; 상기 채널홀들의 상부 영역에 제2 보호층을 형성하는 것과 상기 제1 반도체층을 이방성 건식 식각하는 것을 인-시추로 번갈아 1회 이상 반복함으로써, 상기 게이트 유전층 상에 스페이서를 형성하는 단계; 상기 채널홀들의 상부 영역에 제3 보호층을 형성하는 것과 상기 스페이서를 식각 마스크로 사용하여 상기 게이트 유전층을 이방성 건식 식각하는 것을 인-시추로 번갈아 1회 이상 반복함으로써, 상기 에피택셜층의 상면의 상기 게이트 유전층을 일부 제거하는 단계; 및 상기 채널홀들 내에 상기 에피택셜층에 연결되는 제2 반도체층들을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 의하면, 신뢰성이 향상된 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'A' 영역에 대응되는 영역이 도시된다.
도 5a 내지 도 5n은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 구조를 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록 다이어그램이다.
도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(10)는 메모리 셀 어레이(20), 로우 디코더(30) 및 코어 로직 회로(55)를 포함할 수 있다. 코어 로직 회로(55)는 읽기/쓰기(read/write) 회로(40) 및 제어 회로(50)를 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(30)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(40)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
로우 디코더(30)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(20)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부를 선택할 수 있다.
읽기/쓰기 회로(40)는 제어 회로(50)로부터 수신하는 명령에 따라 메모리 셀 어레이(20)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(40)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(40)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
제어 회로(50)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(30) 및 읽기/쓰기 회로(40)의 동작을 제어할 수 있다. 메모리 셀 어레이(20)에 저장된 데이터를 읽어오는 경우, 제어 회로(50)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 읽기/쓰기 회로(40)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 메모리 셀 어레이(20)에 데이터를 쓰는 경우, 제어 회로(50)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(30)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(50)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(40)를 제어할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 어레이의 등가회로도이다.
도 2를 참조하면, 본 실시예에 따른 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn), 메모리 셀 트랜지스터들(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들을 포함할 수 있다.
서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn)은 메모리 셀 트랜지스터들(MC1~MCn) 중 적어도 일부를 선택하기 위한 워드 라인(WL1~WLn)에 각각 연결될 수 있다.
접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀 트랜지스터(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀 트랜지스터들(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
스트링 선택 트랜지스터(SST)의 드레인 단자는 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀 트랜지스터들(MC1~MCn)에 전달됨으로써 데이터 읽기 또는 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 메모리 셀 스트링들의 구조를 나타내는 개략적인 사시도이다.
도 3을 참조하면, 반도체 장치(100)는, 기판(101), 기판(101)의 상면에 수직한 방향으로 연장되는 채널홀들(CH), 채널홀들(CH) 내부에 배치되는 채널층들(150), 채널홀들(CH)의 측벽을 따라 적층된 몰드 절연층들(120) 및 게이트 전극들(130)을 포함할 수 있다. 또한, 반도체 장치(100)는 채널층들(150)과 기판(101) 사이에 배치되는 에피택셜층들(140), 채널층들(150)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층들(160), 채널층들(150) 내에 배치된 매립 절연층(182), 채널층들(150)의 상단에 배치되는 도전 패드들(190), 게이트 전극들(130) 사이에 배치되는 도전층(107), 및 도전층(107)의 아래에 기판(101) 내에 배치되는 불순물 영역(105)을 더 포함할 수 있다.
반도체 장치(100)에서, 하나의 채널층(150)을 따라 하나의 메모리 셀 스트링이 구성될 수 있다. 반도체 장치(100)은 x 방향과 y 방향으로 배열된 복수의 메모리 셀 스트링들을 포함할 수 있다.
기판(101)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
기판(101) 상에 교대로 적층되는 게이트 전극들(131-138: 130) 및 몰드 절연층들(121-129: 120)이 배치될 수 있다.
게이트 전극들(131-138: 130)이 채널층(150) 각각의 측면을 따라 기판(101)으로부터 z 방향으로 이격되어 배치될 수 있다. 도 2를 함께 참조하면, 게이트 전극들(130) 각각은 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MC1~MCn) 및 스트링 선택 트랜지스터(SST)의 게이트를 이룰 수 있다. 게이트 전극(130)은 연장되어 워드 라인들(WL1~ WLn)을 형성할 수 있다.
도 3에서는 예시적으로 메모리 셀 트랜지스터들(MC1~MCn)의 게이트 전극들(132-136)은 5개가 배열된 것으로 도시되어 있으나, 이에 한정되지 않는다. 반도체 장치(100)의 용량에 따라서 메모리 셀 트랜지스터들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수가 결정될 수 있다. 예컨대, 메모리 셀 트랜지스터들(MC1~MCn)을 이루는 게이트 전극들(130)의 개수는 수십 개 ~ 수백 개일 수 있다.
접지 선택 트랜지스터(GST)의 게이트 전극(131)은 y 방향으로 연장되어 접지 선택 라인(GSL)을 형성할 수 있다. 접지 선택 트랜지스터(GST)의 기능을 위하여, 게이트 전극(131) 하부의 기판(101) 내에도 소정의 불순물이 도핑될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)은 y 방향으로 연장되어 스트링 선택 라인(SSL)을 형성할 수 있다. 또한, 일부 게이트 전극들(130), 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131) 또는 스트링 선택 트랜지스터(SST)의 게이트 전극들(137, 138)에 인접한 게이트 전극들(130)은 더미 게이트 전극일 수 있다. 예를 들어, 접지 선택 트랜지스터(GST)의 게이트 전극(131)과 인접한 게이트 전극(132)은 더미 게이트 전극일 수 있다.
게이트 전극들(130)은 금속층 및 베리어층(barrier layer)을 포함할 수 있다. 상기 금속층은 예를 들어, 텅스텐(W)을 포함할 수도 있다. 상기 베리어층은 상기 금속층을 감싸는 형태로 배치될 수 있으며, 예를 들어, 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다. 일 실시예에서, 게이트 전극들(130)은 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다.
몰드 절연층들(121-129: 120)이 게이트 전극들(130)의 사이에 배열될 수 있다. 몰드 절연층들(120)도 게이트 전극들(130)과 마찬가지로 z 방향으로 서로 이격되고 y 방향으로 연장되도록 배열될 수 있다. 몰드 절연층들(120)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연성 물질을 포함할 수 있다.
채널층들(150)은 게이트 전극들(130) 및 몰드 절연층들(120)을 관통하여 기판(101)의 상면에 실질적으로 수직한 방향(z 방향)으로 연장될 수 있다. 또한, 채널층들(150)이 배치되는 채널홀들(CH)은 기판(101)에 가까울수록 직경이 좁아지는 형태일 수 있다. 채널층들(150)은 x 방향과 y 방향으로 서로 이격되어 배치될 수 있다. 다만, 채널층들(150)의 배치는 실시예에 따라 다양하게 배치될 수도 있다. 또한, 도전층(107)을 사이에 두고 인접하는 채널층들(150)의 배치는 도시된 바와 같이 대칭적일 수 있으나, 본 발명은 이에 한정되지 않는다. 채널층(150)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p-형 또는 n-형 불순물을 포함하는 물질일 수 있다.
게이트 유전층들(160)이 게이트 전극들(130)과 채널층들(150)의 사이에 배치될 수 있다. 게이트 유전층(160)의 하단부는 "L"자 형태의 단면을 가질 수 있다. 게이트 유전층(160)에 대해서는 도 4a 내지 도 4c를 참조하여 후속에서 자세히 설명한다.
에피택셜층(140)은 채널층(150)과 기판(101) 사이에 배치되며, 채널층(150)과 기판(101)에 접촉할 수 있다. 채널층(150)은 에피택셜층(140)을 통해 기판(101)과 전기적으로 연결될 수 있다. 에피택셜층(140)은 기판(101)의 리세스 영역(R) 상에 배치될 수 있다. 에피택셜층(140)은 리세스 영역(R)을 채우고 기판(101)의 상면보다 높이 연장될 수 있다. 예를 들어, 에피택셜층(140)의 상면의 높이는 최하부의 게이트 전극(131)의 상면보다 높을 수 있으며, 게이트 전극(132)의 하부면보다 낮을 수 있다. 에피택셜층(140)의 상면은 중심부가 볼록할 수 있다. 에피택셜층(140)에 의해 채널(150)의 종횡비가 증가하여도 채널층(150)이 기판(101)과 안정적으로 전기적으로 연결될 수 있으며, 최하부의 게이트 전극(131)을 포함하는 접지 선택 트랜지스터들(GST)(도 2 참조)의 특성이 균일해질 수 있다. 에피택셜층(140)은 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정에 의해 형성된 반도체 물질층일 수 있다. 에피택셜층(140)은 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe)을 포함할 수 있다. 에피택셜층(140)은 불순물로 도핑될 수 있다.
에피택셜층(140)과 게이트 전극(131)의 사이에는 절연층(169)이 배치될 수 있다. 절연층(169)은 접지 선택 트랜지스터(GST)의 게이트 절연층으로 기능할 수 있다. 절연층(169)은 에피택셜층(140)의 일부가 산화된 산화물일 수 있다. 예를 들어, 절연층(169)은 실리콘 산화물(SiO2)일 수 있다.
도전 패드(190)는 제1 절연층(182)의 상면을 덮고 채널층(150)과 전기적으로 연결되도록 배치될 수 있다. 도전 패드(190)는 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다. 도전 패드(190)는 스트링 선택 트랜지스터(SST)(도 2 참조)의 드레인 영역으로 작용할 수 있다. 도전 패드(190)는 콘택 플러그를 통해 비트 라인과 전기적으로 연결될 수 있다.
불순물 영역(105)은 기판(101)의 상면에 인접하여 y 방향으로 연장되면서 x 방향으로 소정의 간격으로 배치될 수 있다. 불순물 영역(105)는 접지 선택 트랜지스터들(GST)(도 2 참조)의 소스 영역으로 작용할 수 있다.
불순물 영역(105) 상에는 도전층(107)이 불순물 영역(105)을 따라 y 방향으로 연장되도록 배치될 수 있다. 도전층(107)은 도전성 물질을 포함할 수 있다. 예를 들어, 도전층(107)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)를 포함할 수 있다. 도전층(107)은 제2 절연층(184)에 의해 게이트 전극들(130)과 전기적으로 분리될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시예에 따른 게이트 유전층을 설명하기 위한 단면도들로서 도 3의 'A' 영역에 대응되는 영역이 도시된다.
도 4a에는 게이트 전극(133), 게이트 유전층(160), 채널층(150) 및 제1 절연층(182)이 도시된다.
게이트 유전층(160)은 채널층(150)로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166)을 포함할 수 있다. 본 실시예의 게이트 유전층(160)은 터널링층(162), 전하 저장층(164) 및 블록킹층(166)이 모두 채널층(150)을 따라 수직하게 연장되도록 배치될 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
터널링층(162)은 F-N 방식으로 전하(예를 들어, 전자)를 전하 저장층(164)으로 터널링시킬 수 있다. 터널링층(162)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함하는 절연층을 포함할 수 있다. 여기서, 상기 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 예를 들어, 전하 저장층(164)은 실리콘 질화물을 포함하는 전하 트랩층일 수 있다. 블록킹층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 고유전율(high-k) 물질 또는 이들의 조합을 포함할 수 있다. 상기 고유전율 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다.
도 4b에는 게이트 전극(133) 게이트 유전층(160a), 채널층(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160a)은 채널층(150)으로부터 순차적으로 적층된 터널링층(162), 전하 저장층(164), 및 블록킹층(166a1, 166a2)이 적층된 구조를 가질 수 있다. 게이트 유전층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다.
게이트 유전층(160a)은 도 4a의 실시예와 달리, 블록킹층(166a1, 166a2)이 두 개의 층을 포함하며, 제1 블록킹층(166a1)은 채널층(150)과 같이 수직으로 연장되고, 제2 블록킹층(166a2)은 게이트 전극(133)을 둘러싸도록 배치될 수 있다. 예를 들어, 제2 블록킹층(166a2)은 상기 고유전율(high-k) 물질을 포함하고, 제1 블록킹층(166a1)은 실리콘 산화물을 포함할 수 있다.
도 4c에는 게이트 전극(133), 게이트 유전층(160b), 채널층(150) 및 제1 절연층(182)이 도시된다. 게이트 유전층(160b)은 채널층(150)으로부터 순차적으로 적층된 터널링층(162b), 전하 저장층(164b), 및 블록킹층(166b)이 적층된 구조를 가질 수 있다. 본 실시예의 게이트 유전층(160b)은 도 4a 및 도 4b의 실시예들과 달리, 터널링층(162b), 전하 저장층(164b), 및 블록킹층(166b)이 모두 게이트 전극(133)을 둘러싸도록 배치될 수 있다.
도 5a 내지 도 5n은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 개략적으로 나타내는 주요 단계별 도면들이다. 도 5a 내지 도 5n에서는, 도 3의 사시도에서 x-z 단면에 대응되는 영역이 도시될 수 있다.
도 5a을 참조하면, 기판(101) 상에 희생층들(111-118: 110) 및 몰드 절연층들(120)이 교대로 적층될 수 있다. 몰드 절연층들(120)과 희생층들(110)은 도시된 것과 같이 몰드 절연층(121)을 시작으로 기판(101) 상에 서로 교대로 적층될 수 있다. 또한, 최상부의 몰드 절연층(129) 상에 버퍼층(141) 및 마스크층(142)이 더 형성될 수 있다.
희생층들(110)은 몰드 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들면, 몰드 절연층(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 한가지로 이루어질 수 있고, 희생층(110)은 실리콘, 실리콘 산화물, 실리콘 카바이드 및 실리콘 질화물 중에서 선택되는 몰드 절연층(120)과 다른 물질로 이루어질 수 있다.
도시된 바와 같이, 일 실시예에서 몰드 절연층들(120)의 두께는 서로 동일하지 않을 수 있다. 몰드 절연층들(120) 중 최하부의 몰드 절연층(121)은 상대적으로 얇게 형성되고, 최상부의 몰드 절연층(129)은 상대적으로 두껍게 형성될 수 있다. 또한, 일부 몰드 절연층들(122, 127)은 다른 몰드 절연층들(123-126)보다 상대적으로 두껍게 형성될 수 있다. 하지만, 몰드 절연층들(120) 및 희생층들(110)의 두께는 도시된 것으로부터 다양하게 변형될 수 있으며, 몰드 절연층들(120) 및 희생층들(110)을 구성하는 막들의 개수 역시 다양하게 변경될 수 있다.
버퍼층(141)은 실리콘 산질화막 또는 실리콘 질화막을 포함할 수 있다. 추후에 수행되는 CMP공정에서 정지막(stopping layer)으로 사용될 수 있다. 버퍼층(141) 상에는 마스크층(142)이 형성될 수 있다. 마스크층(142)은 추후 수행되는 식각 공정에서 하드 마스크로 사용될 수 있다. 마스크층(142)은 실리콘 산화막을 포함할 수 있다.
도 5b를 참조하면, 희생층들(110) 및 몰드 절연층들(120)을 관통하는 채널홀들(CH)을 형성할 수 있다.
마스크층(142)을 패터닝하고, 패터닝된 마스크층(142)을 식각 마스크로 이용하여 버퍼층(141), 희생층들(110) 및 몰드 절연층들(120)을 이방성 건식 식각함으로써, 채널홀들(CH)이 형성될 수 있다. 채널홀들(CH)은 z 방향으로 기판(101)까지 연장되어, 기판(101) 내에 리세스 영역(R)이 형성될 수 있다. 채널홀들(CH)의 측벽은 기판(101)의 상면에 수직하지 않을 수 있다. 예를 들어, 채널홀들(CH)의 폭은 기판(101)의 상면에 가까울수록 감소될 수 있다.
채널홀들(CH)은 기판(101)에 가까워질수록 점점 좁아지는 폭(또는 직경)을 가질 수 있다. 채널홀(CH)의 종횡비가 증가됨에 따라 채널홀(CH)의 직경이 좁아지는 현상이 더 심할 수 있다. 채널홀들(CH)의 상부 폭(또는 직경)(Dt1)은 채널홀들(CH)의 하부 폭(또는 직경)(Db1)보다 클 수 있다.
채널홀들(CH)의 상부 폭(또는 직경)(Dt1)은 마스크층(142)의 개구 영역의 폭(또는 직경)이고, 채널홀들(CH)의 하부 폭(또는 직경)(Db1)은 리세스 영역(R)의 폭(또는 직경)일 수 있다.
도 5c를 참조하면, 리세스 영역(R)의 표면을 세정할 수 있다.
리세스 영역(R)의 표면을 세정하는 공정은 채널홀들(CH)의 상부 영역에 제1 보호층(144)을 형성하는 공정 및 리세스 영역(R)의 표면을 이방성 건식 식각하는 공정을 포함할 수 있다.
제1 보호층(144)를 형성하는 공정과 리세스 영역(R)의 표면을 이방성 건식 식각 공정은 식각 챔버 내에서 인-시추(in-situ)로 수행될 수 있다. 제1 보호층(144)를 형성하는 공정과 리세스 영역(R)의 표면을 이방성 건식 식각하는 공정은 1회 이상 번갈아 반복될 수 있다.
제1 보호층(144)은 채널홀들(CH)의 상부 측벽을 덮어 채널홀들(CH)의 상부 영역에서 개구 영역을 좁힐 수 있다. 따라서, 식각 공정 동안에 식각 챔버 내의 플라즈마에 의해 발생된 이온들이 기판(101)을 향하여 가속되는 데, 제1 보호층(144)이 채널홀들(CH)의 상부 영역에 도달하는 이온들(도 5c의 화살표)의 일부를 스크리닝(screening)하여 상기 이온들로부터 채널홀들(CH)의 상부 측벽을 보호하고, 채널홀들(CH)의 하부 영역으로 상기 이온들의 나머지를 통과시킴으로써, 리세스 영역들(R)의 손상되고 오염된 표면이 식각될 수 있다. 이때, 채널홀들(CH)의 중부 영역도 일부 식각될 수 있다.
제1 보호층(144)은 카본을 함유하는 막이거나 실리콘을 함유하는 막일 수 있다. 예를 들어, 제1 보호층(144)은 C, CHx, CxFy, CHxFy 계열의 막이거나 SiOx, SiClOx 막일 수 있다.
일 실시예에서, 제1 보호층(144)을 형성하는 단계는 생략될 수 있다.
도 5d를 참조하면, 상기 세정 공정이 완료된 후에 제1 보호층(144)이 제거될 수 있다. 예를 들어, 제1 보호층(144)이 카본을 함유하는 막인 경우, 제1 보호층(144)은 에싱(ashing) 공정에 의해 제거될 수 있다.
본 단계에서, 채널홀들(CH)의 상부 폭(또는 직경)(Dt2)은 도 5b의 채널홀들(CH)의 상부 폭(또는 직경)(Dt1)와 실질적으로 동일하고, 채널홀들(CH)의 하부 폭(또는 직경)(Db2)는 채널홀들(CH)의 하부 폭(또는 직경)(Db1)보다 증가될 수 있다. 즉, 채널홀들(CH)의 상부 폭(또는 직경)은 유지되고, 리세스 영역(R)의 폭(또는 직경)은 증가될 수 있다.
이는 상기 제1 보호층(144)에 의해 스크리닝되지 않은 이온들이 리세스 영역(R)을 포함하는 채널홀들(CH)의 하부 영역을 식각한 결과이다.
기판(101)의 리세스 영역(R)의 표면에는 채널홀들(CH)을 식각하는 공정에 의해 불순물(예를 들어, C, N 등)로 오염된 영역과 산화막이 형성될 수 있다. 이로 인해, 후속에 SEG 공정을 이용하여 에피택셜층을 형성하는 동안에 보이드(void)와 같은 불량이 발생할 수 있다. 이러한 보이드(void)는 반도체 장치의 신뢰성 문제를 유발할 수 있다. 그래서, 리세스 영역(R)의 표면의 오염된 영역 및 산화막을 제거해주는 식각 공정이 수행되는 데, 이때 채널홀들(CH)의 상부 폭이 원하지 않게 넓어지는 경우에 인접한 채널홀들(CH)끼리 연결되는 브릿지(bridge) 불량이 발생할 수 있다.
본 실시예에서는 채널홀들(CH)의 상부 폭은 유지하면서, 채널홀들(CH)의 하부의 리세스 영역(R)의 표면을 세정하므로, 후속에 보이드(void)의 발생 없이 에피택셜층을 성장시킬 수 있다.
도 5e를 참조하면, 채널홀들(CH) 하부의 리세스 영역(R) 상에 에피택셜층(140)을 형성할 수 있다. 그리고, 채널홀들(CH) 내에 게이트 유전층(160) 및 제1 반도체층(151a)을 형성할 수 있다.
에피택셜층(140)은 리세스 영역(R) 내의 기판(101)을 시드(seed)로 이용하여 선택적 에피택시 공정(Selective Epitaxial Growth, SEG)을 수행하여 형성될 수 있다. 에피택셜층(140)은 단일층으로 이루어지거나, 성장조건이나 조성이 다른 복수의 층으로 이루어질 수 있다. 에피택셜층(140)은 불순물로 도핑될 수도 있다. 상기 불순물은 기판(101) 내의 불순물과 동일한 도전형의 불순물이거나 반대의 도전형의 불순물일 수 있다.
에피택셜층(140)의 상면은 기판(101)에 인접한 희생층(111)의 상면보다 높게 형성될 수 있다. 그리고, 에피택셜층(140)의 상면은 기판(101)에서 멀어지는 방향으로 볼록하게 형성될 수 있다.
게이트 유전층(160)은 채널홀들(CH)의 측벽, 에피택셜층(140)의 상면, 및 몰드 절연층(129)의 상면에 균일한 두께를 가지도록 형성될 수 있다. 게이트 유전층(160)은 순차로 형성된 블록킹층, 전하 저장층, 및 터널링층을 포함할 수 있다. 제1 반도체층(151a)은 게이트 유전층(160) 상에 균일한 두께를 가지도록 형성될 수 있다. 제1 반도체층(151a)은 다결정 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다. 예를 들어, 제1 반도체층(151a)은 다결정 실리콘일 수 있다. 게이트 유전층(160) 및 제1 반도체층(151a)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 형성될 수 있다.
도 5f 및 도 5g를 참조하면, 게이트 유전층(160) 상에 스페이서(151)를 형성할 수 있다.
스페이서(151)을 형성하는 공정은 채널홀들(CH)의 상부 영역에 제2 보호층(145)을 형성하는 공정과 제1 반도체층(151a)을 이방성 건식 식각하는 공정을 포함할 수 있다.
제2 보호층(145)를 형성하는 공정과 제1 반도체층(151a)을 이방성 건식 식각 공정은 식각 챔버 내에서 인-시추(in-situ)로 수행될 수 있다. 제2 보호층(145)를 형성하는 공정과 제1 반도체층(151a)을 이방성 건식 식각하는 공정은 1회 이상 번갈아 반복될 수 있다.
제2 보호층(145)은 채널홀들(CH)의 상부 측벽을 덮어 채널홀들(CH)의 상부 영역에서 개구 영역을 좁힐 수 있다. 제2 보호층(145)은 앞서 설명한 제1 보호층(144)와 유사하게 채널홀들(CH)의 상부 영역에 도달하는 이온들(도 5f의 화살표)의 일부를 스크리닝(screening)하여 상기 이온들로부터 채널홀들(CH)의 상부 측벽의 제1 반도체층(151a) 및 마스크층(142)을 보호하고, 채널홀들(CH)의 하부 영역으로 상기 이온들의 나머지를 통과시킴으로써, 채널홀들(CH) 하부의 제1 반도체층(151a)이 식각될 수 있다.
제2 보호층(145)은 제1 보호층(144)과 유사하게, 카본을 함유하는 막이거나 실리콘을 함유하는 막일 수 있다. 예를 들어, 제2 보호층(145)은 C, CHx, CxFy, CHxFy 계열의 막이거나 SiOx, SiClOx 막일 수 있다.
제1 반도체층(151a)가 이방성 식각되어 게이트 유전층(160)의 측벽에 형성되는 스페이서(151)가 형성될 수 있다. 스페이서(151)는 채널홀(CH) 하부에서 에피택셜층(140)의 상면에 형성된 게이트 유전층(160)의 일부를 노출시킬 수 있다.
도 5h 및 도 5i를 참조하면, 후속 공정에서 채널층(150)과 에피택셜층(140)이 직접 접촉되도록 하기 위해, 채널홀들(CH) 내에서 게이트 유전층(160)의 일부가 제거될 수 있다.
채널홀들(CH) 내에서 게이트 유전층(160)의 일부를 제거하는 공정은 채널홀들(CH)의 상부 영역에 제3 보호층(146)을 형성하는 공정과 스페이서(151)를 식각 마스크로 사용하여 게이트 유전층(160)을 이방성 건식 식각하는 공정을 포함할 수 있다.
제3 보호층(146)을 형성하는 공정과 게이트 유전층(160)을 이방성 건식 식각하는 공정은 식각 챔버 내에서 인-시추로 수행될 수 있고, 1회 이상 번갈아 반복될 수 있다.
제3 보호층(146)은 채널홀들(CH)의 상부 측벽을 덮어 채널홀들(CH)의 상부 영역에서 개구 영역을 좁힐 수 있다. 제2 보호층(145)과 유사하게 스페이서(151) 및 마스크층(142)을 보호하는 역할을 수행할 수 있다.
제3 보호층(146)은 제1 보호층(144)과 유사하게, 카본을 함유하는 막이거나 실리콘을 함유하는 막일 수 있다. 예를 들어, 제3 보호층(146)은 C, CHx, CxFy, CHxFy 계열의 막이거나 SiOx, SiClOx 막일 수 있다.
스페이서(151)을 식각 마스크로 이용하여 이방성 식각된 게이트 유전층(160)은 "L"자 형태의 단면을 가질 수 있다.
게이트 유전층(160)을 식각할 때, 에피택셜층(140)의 상면도 일부 식각될 수 있다.
본 실시예에서는 스페이서(151)를 형성하는 단계 및 게이트 유전층(160)의 일부를 제거하는 단계에서 제2 및 제3 보호층(145, 146)으로 인해, 마스크층(142)의 두께를 낮출 수 있다. 따라서, 본 실시예는 공정시간 단축 및 생산 원가 절감에 유리하다.
도 5f 내지 도 5i를 참조하여 설명한 스페이서(151)를 형성하는 단계 및 게이트 유전층(160)의 일부를 제거하는 단계는 동일한 식각 챔버 내에서 연속적으로 이루어질 수 있다.
일 실시예에서, 제2 및 제3 보호층(145,146)을 형성하는 단계는 생략될 수 있다.
도 5j를 참조하면, 채널홀들(CH) 내에 채널층(150)이 형성될 수 있다. 또한, 채널홀들(CH)을 매립하는 제1 절연층(182) 및 제1 절연층(182) 상의 도전 패드(190)를 형성할 수 있다.
채널홀들(CH) 내에 에피택셜층(140)에 연결되는 제2 반도체층(152)을 형성함으로써, 채널층(150)이 형성될 수 있다.
제2 반도체층(152)은 게이트 유전층(160) 상에 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 제2 반도체층(152)은 다결정질 실리콘, 비정질 실리콘과 같은 반도체 물질로 이루어질 수 있다.
채널홀들(CH)의 나머지 공간을 채우는 제1 절연층(182)을 형성할 수 있다.
채널홀들(CH)의 상부영역에서 제1 절연층(182)의 일부를 식각하여 도전 패드(190)이 배치되는 공간을 형성할 수 있다. 상기 공간을 채우도록 반도체 물질을 덮은 다음, 최상부의 몰드 절연층(129)가 드러나도록 평탄화 공정을 수행하여 도전 패드(190)를 형성할 수 있다. 이때, 버퍼층(141) 및 마스크층(142)가 제거될 수 있다.
제1 절연층(182)은 실리콘 산화물 등의 절연 물질일 수 있다. 도전 패드(190)은 도핑된 반도체 물질일 수 있다.
도 5k를 참조하면, 희생층들(110) 및 몰드 절연층들(120)의 적층물을 소정 간격으로 분리하는 개구부(OP)를 형성할 수 있다. 개구부(OP1)의 형성 전에, 최상부의 몰드 절연층(129) 및 도전 패드(190) 상에 추가로 캡핑 절연층(148)을 형성할 수 있다. 캡핑 절연층(148)는 후속의 공정 동안 도전 패드(190) 및 채널층(150) 등의 손상을 방지할 수 있다. 개구부(OP)는 캡핑 절연층(148), 희생층들(110) 및 몰드 절연층들(120)을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)는 y 방향(도 3 참조)으로 연장되는 트랜치 형태로 형성될 수 있다. 개구부(OP)는 채널들(150)의 사이에서 기판(101)을 노출시킬 수 있다.
도 5l을 참조하면, 개구부(OP)를 통해 노출된 희생층들(110)이 선택적 식각 공정에 의해 제거될 수 있으며, 그에 따라 몰드 절연층들(120) 사이에 정의되는 복수의 측면 개구부들(LP)이 형성될 수 있다. 예를 들어, 희생층들(110)이 실리콘 질화물이고, 몰드 절연층들(120)이 실리콘 산화물인 경우, 선택적 식각 공정은 인산을 포함하는 식각 용액으로 수행될 수 있다. 측면 개구부들(LP)을 통해 게이트 유전층(160) 및 에피택셜층(140)의 일부 측벽들이 노출될 수 있다.
이어서, 측면 개구부들(LP)을 통해 노출된 에피택셜층(140) 상에 절연층(169)이 형성될 수 있다.
절연층(169)은 예를 들어, 산화(oxidation) 공정에 의해 형성될 수 있으며, 이 경우, 절연층(169)은 에피택셜층(140)의 일부가 산화되어 형성된 산화막일 수 있다. 절연층(169)의 두께 및 형상은 도시된 것에 한정되지 않는다.
본 단계에서 산화 공정을 수행하는 경우, 측면 개구부들(LP)을 통해 노출된 게이트 유전층(160)이 희생층들(110)을 식각 공정 중에 받은 손상들이 큐어링(curing)될 수 있다.
도 5m을 참조하면, 게이트 전극(130)를 측면 개구부들(LP) 내에 형성할 수 있다.
게이트 전극(130)은 금속층 및 베리어층을 포함할 수 있다. 상기 베리어층이 개구부(OP) 및 측면 개구부들(LP)에 의해 노출되는 게이트 유전층(160), 절연층(169), 몰드 절연층(120) 및 기판(101)의 표면에 형성될 수 있다. 다음으로, 상기 금속층이 측면 개구부들(LP)을 매립하도록 형성될 수 있다. 일 실시예에서, 확산 방지층이 생략될 수 있다. 상기 금속층은 텅스텐을 포함할 수 있고, 상기 베리어층을 텅스텐 질화물(WN), 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 이들의 조합을 포함할 수 있다.
다음으로, 측면 개구부들(LP) 내에만 게이트 전극(130)이 배치되도록, 개구부(OP) 내에 형성된 상기 베리어층 및 상기 금속층을 추가적인 공정을 통하여 제거할 수 있다.
도 5n을 참조하면, 개구부(OP) 내의 기판(101)에 불순물 영역(105)을 형성하고, 불순물 영역(105) 상에 도전층(107) 및 제2 절연층(184)을 형성할 수 있다.
먼저, 개구부(OP)에 의해 노출된 기판(101) 내에 불순물을 주입함으로써 불순물 영역(105)이 형성될 수 있다. 다음으로, 개구부(OP)의 측벽에 제2 절연층(184)을 형성하고, 도전층(107)을 형성할 수 있다. 이어서, 도전 패드들(190)이 드러나도록 CMP 공정 등의 평탄화 공정을 수행할 수 있다.
일 실시예에서, 불순물 영역(105)은 제2 절연층(184)을 형성한 후 형성될 수도 있다. 불순물 영역(105)은 불순물 농도가 서로 다른 영역을 포함하도록 구성될 수도 있다.
다음으로, 도면으로 도시하지는 않았으나, 도전 패드(190)에 연결되는 콘택 플러그가 더 배치되고, 상기 콘택 플러그에 접속되는 비트 라인이 형성될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 구조를 나타내는 사시도이다.
도 6을 참조하면, 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로(peripheral circuit) 영역(PERI)을 포함할 수 있다.
셀 영역(CELL)은 도 1의 메모리 셀 어레이(20)가 배치되는 영역에 해당할 수 있으며, 주변 회로 영역(PERI)은 도 1의 로우 디코더(30) 및 코어 로직 회로(55)가 배치되는 영역에 해당할 수 있다. 셀 영역(CELL)은 주변 회로 영역(PERI)의 상단에 배치될 수 있다. 일 실시예에서, 셀 영역(CELL)은 주변 회로 영역(PERI)의 하단에 배치될 수도 있다.
셀 영역(CELL)은, 기판(101'), 기판(101')의 상면에 수직한 방향으로 배치된 복수의 채널층들(150) 및 채널층들(150)의 외측벽을 따라 적층된 복수의 몰드 절연층(120) 및 복수의 게이트 전극들(130)을 포함할 수 있다. 또한, 셀 영역(CELL)은 채널층(150)의 하부에서 기판(101') 상에 배치된 에피택셜층(140), 채널층(150)과 게이트 전극(130)의 사이에 배치되는 게이트 유전층(160), 불순물 영역(105) 상에 배치되는 도전층(107) 및 채널층(150) 상의 도전 패드(190)를 더 포함할 수 있다.
본 실시예에서, 셀 영역(CELL)은 도 3의 실시예와 동일한 구조를 갖는 것으로 도시되었으나, 이에 한정되지 않는다.
주변 회로 영역(PERI)은, 기저 기판(201), 기저 기판(201) 상에 배치된 회로 소자들(230), 콘택 플러그들(250) 및 배선 라인들(260)을 포함할 수 있다.
기저 기판(201)은 x 방향과 y 방향으로 연장되는 상면을 가질 수 있다. 기저 기판(201)은 소자분리층(210)이 형성되어 활성 영역이 정의될 수 있다. 상기 활성 영역의 일부에는 불순물을 포함하는 도핑 영역(205)이 배치될 수 있다. 기저 기판(201)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다. 기저 기판(201)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다.
회로 소자(230)는 다양한 형태의 전계 효과 트랜지스터를 포함할 수 있다. 각각의 회로 소자(230)는 회로 게이트 절연층(232), 스페이서층(234) 및 회로 게이트 전극(235)을 포함할 수 있다. 회로 게이트 전극(235)의 양 측에서 기저 기판(201) 내에는 도핑 영역(205)이 배치되어, 회로 소자(230)의 소스 영역 또는 드레인 영역으로 작용할 수 있다.
복수의 주변 영역 절연층들(244, 246, 248)이 기저 기판(201) 상에서 회로 소자(230) 상에 배치될 수 있다.
콘택 플러그들(250)은 주변 영역 절연층(244)을 관통하여 도핑 영역(205)에 연결될 수 있다. 콘택 플러그들(250)에 의해 회로 소자(230)에 전기적 신호가 인가될 수 있다. 도시되지 않은 영역에서, 회로 게이트 전극(235)에도 콘택 플러그들(250)가 연결될 수 있다. 배선 라인들(260)은 콘택 플러그들(250)과 연결될 수 있으며, 일 실시예에서, 복수의 층으로 배치될 수 있다.
주변 회로 영역(PERI)이 먼저 제조된 후에, 셀 영역(CELL)의 기판(101')이 그 상부에 형성되어 셀 영역(CELL)이 제조될 수 있다. 기판(101')은 기저 기판(201)과 동일한 크기를 갖거나, 기저 기판(201)보다 작게 형성될 수 있다. 기판(101')은 다결정 실리콘으로 형성되거나, 비정질 실리콘으로 형성된 후 결정화될 수도 있다.
셀 영역(CELL) 및 주변 회로 영역(PERI)은 도시되지 않은 영역에서 서로 연결될 수 있다. 예를 들어, 게이트 전극(130)의 y 방향에서의 일단은 회로 소자(230)와 전기적으로 연결될 수 있다.
본 실시예의 반도체 장치(200)는 셀 영역(CELL) 및 주변 회로 영역(PERI)이 상하로 배치되므로 소형화된 장치의 구현이 가능하다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 105: 불순물 영역
107: 도전층 110: 희생층
120: 몰드 절연층 130: 게이트 전극
140: 에피택셜층 150: 채널층
160: 게이트 유전층 162: 터널링층
164: 전하 저장층 166: 블록킹층
169: 절연층 182: 제1 절연층
184: 제2 절연층 190: 도전 패드

Claims (10)

  1. 기판 상에 몰드 절연층들 및 희생층들을 교대로 적층하는 단계;
    상기 몰드 절연층들 및 상기 희생층들을 관통하고, 상기 기판에 리세스 영역들을 형성하는 채널홀들을 형성하는 단계;
    상기 채널홀들의 상부 영역에 제1 보호층을 형성하는 것과 상기 채널홀들의 하부의 상기 리세스 영역들을 이방성 건식 식각하는 것을 인-시추(in-situ)로 번갈아 1회 이상 반복함으로써, 상기 리세스 영역들의 표면을 세정하는 단계; 및
    상기 기판의 상기 리세스 영역들 상에 에피택셜층들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 보호층은 상기 채널홀들의 상부 측벽을 덮어 상기 채널홀들의 상부 영역에서 개구 영역을 좁히는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 리세스 영역들의 표면을 세정하는 단계에서,
    상기 제1 보호층이 상기 채널홀들의 상부 영역에 도달하는 이온들의 일부를 스크리닝하여 상기 이온들로부터 상기 채널홀들의 상부 측벽을 보호하고, 상기 채널홀들의 하부 영역으로 상기 이온들의 나머지를 통과시킴으로써, 상기 리세스 영역들의 표면이 식각되는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 리세스 영역들의 표면을 세정하는 단계에서,
    상기 채널홀들의 상부 폭은 유지되고, 상기 채널홀들 하부의 상기 리세스 영역들의 폭이 증가하는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 보호층은 카본을 함유하는 막 또는 실리콘을 함유하는 막인 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 보호층이 카본을 함유하는 막인 경우, 상기 제1 보호층은 에싱 공정에 의해 제거되는 반도체 장치의 제조 방법.
  7. 제1 항에 있어서,
    상기 채널홀들의 측벽 및 상기 에피택셜층의 상면을 덮는 게이트 유전층 및 제1 반도체층을 형성하는 단계;
    상기 채널홀들의 상부 영역에 제2 보호층을 형성하는 것과 상기 제1 반도체층을 이방성 건식 식각하는 것을 인-시추로 번갈아 1회 이상 반복함으로써, 상기 게이트 유전층 상에 스페이서를 형성하는 단계;
    상기 채널홀들의 상부 영역에 제3 보호층을 형성하는 것과 상기 스페이서를 식각 마스크로 사용하여 상기 게이트 유전층을 이방성 건식 식각하는 것을 인-시추로 번갈아 1회 이상 반복함으로써, 상기 에피택셜층의 상면의 상기 게이트 유전층을 일부 제거하는 단계; 및
    상기 채널홀들 내에 상기 에피택셜층에 연결되는 제2 반도체층들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  8. 제7 항에 있어서,
    상기 스페이서를 형성하는 단계 및 상기 게이트 유전층의 일부를 제거하는 단계는 동일한 식각 챔버 내에서 연속적으로 이루어지는 반도체 장치의 제조 방법.
  9. 제7 항에 있어서,
    상기 게이트 유전층은 실리콘 질화물 또는 실리콘 산질화물을 포함하는 전하 트랩층을 포함하는 반도체 장치의 제조 방법.
  10. 기판 상에 몰드 절연층들 및 희생층들을 교대로 적층하는 단계;
    상기 몰드 절연층들 및 상기 희생층들을 관통하고, 상기 기판에 리세스 영역을 형성하는 채널홀들을 형성하는 단계;
    상기 채널홀들의 상부 영역에 제1 보호층을 형성하는 것과 상기 리세스 영역을 이방성 건식 식각하는 것을 인-시추(in-situ)로 번갈아 1회 이상 반복함으로써, 상기 리세스 영역의 표면을 세정하는 단계; 및
    상기 기판의 상기 리세스 영역 상에 에피택셜층을 형성하는 단계;
    상기 채널홀들의 측벽 및 상기 에피택셜층의 상면을 덮는 게이트 유전층 및 제1 반도체층을 형성하는 단계;
    상기 채널홀들의 상부 영역에 제2 보호층을 형성하는 것과 상기 제1 반도체층을 이방성 건식 식각하는 것을 인-시추로 번갈아 1회 이상 반복함으로써, 상기 게이트 유전층 상에 스페이서를 형성하는 단계;
    상기 채널홀들의 상부 영역에 제3 보호층을 형성하는 것과 상기 스페이서를 식각 마스크로 사용하여 상기 게이트 유전층을 이방성 건식 식각하는 것을 인-시추로 번갈아 1회 이상 반복함으로써, 상기 에피택셜층의 상면의 상기 게이트 유전층을 일부 제거하는 단계; 및
    상기 채널홀들 내에 상기 에피택셜층에 연결되는 게이트 유전층 상에 제2 반도체층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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