KR101153010B1 - 반도체 기억 장치 및 그 제조 방법 - Google Patents
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Abstract
실시 형태에 관한 반도체 기억 장치는, 적층체와, 상기 적층체 상에 형성된 제2 전극막과, 상기 제2 전극막 상에 형성된 제2 절연막과, 반도체막과, 메모리막과, 게이트 절연막을 구비한다. 그리고, 상기 제2 관통 홀의 내면과 상기 제3 관통 홀의 내면의 경계, 또는 상기 제2 관통 홀의 내면에는 상측이 하측보다 굵어지는 단차가 형성되어 있다.
Description
<관련 출원>
본 출원은 2010년 9월 22일 출원된 일본 특허 출원 번호 제2010-212649호에 기초한 것으로 그 우선권을 주장하며, 그 전체 내용이 참조로서 본 명세서에 원용된다.
후술하는 실시 형태는, 대체로 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
반도체 기억 장치의 대용량화 및 저비용화를 도모하는 방법으로서, 일괄 가공형의 적층 메모리가 제안되어 있다. 일괄 가공형의 적층 메모리는, 반도체 기판 상에 절연막과 전극막을 교대로 적층시켜 적층체를 형성한 후, 리소그래피법에 의해 적층체에 관통 홀을 형성하고, 관통 홀 내에 블록층, 전하 축적층 및 터널층을 이 순서대로 퇴적시키고, 관통 홀 내에 실리콘 필러를 매립함으로써 제조된다. 이러한 적층 메모리에 있어서는, 전극막과 실리콘 필러의 교차 부분에 메모리 트랜지스터가 형성되는데, 이것이 메모리 셀이 된다. 또한, 적층체 상에 선택 게이트 전극을 형성하고, 실리콘 필러에 이 선택 게이트 전극을 관통시켜, 실리콘 필러의 상단부를 상층의 배선에 접속함으로써, 선택 게이트 전극과 실리콘 필러 사이에 선택 트랜지스터가 형성된다. 그리고, 이 선택 트랜지스터를 제어함으로써, 실리콘 필러를 상층의 배선에 접속할지의 여부를 전환할 수 있다.
본 발명의 실시 형태는, 소비 전력이 적은 반도체 기억 장치 및 그 제조 방법을 제공한다.
실시 형태에 관한 반도체 기억 장치는, 적층체와, 상기 적층체 상에 형성된 제2 전극막과, 상기 제2 전극막 상에 형성된 제2 절연막과, 반도체막과, 메모리막과, 게이트 절연막을 구비한다. 상기 적층체에 있어서는, 각각 복수의 제1 절연막 및 제1 전극막이 교대로 적층되고, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀이 형성되어 있다. 상기 제2 전극막에 있어서는, 상기 적층 방향으로 연장되어 상기 제1 관통 홀에 연통된 제2 관통 홀이 형성되어 있다. 상기 제2 절연막에 있어서는, 상기 적층 방향으로 연장되어 상기 제2 관통 홀에 연통된 제3 관통 홀이 형성되어 있다. 상기 반도체막은, 상기 제1 내지 제3 관통 홀의 내면 상에 형성되어 있다. 상기 메모리막은, 상기 제1 전극막과 상기 반도체막 사이에 형성되어 있다. 상기 게이트 절연막은, 상기 제2 전극막과 상기 반도체막 사이에 형성되어 있다. 그리고, 상기 제2 관통 홀의 내면과 상기 제3 관통 홀의 내면의 경계에는, 상기 제3 관통 홀이 상기 제2 관통 홀보다 굵어지는 단차가 형성되어 있다.
실시 형태에 관한 반도체 기억 장치는, 적층체와, 상기 적층체 상에 형성된 제2 전극막과, 상기 제2 전극막 상에 형성된 제2 절연막과, 반도체막과, 메모리막과, 게이트 절연막을 구비한다. 상기 적층체에 있어서는, 각각 복수의 제1 절연막 및 제1 전극막이 교대로 적층되고, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀이 형성되어 있다. 상기 제2 전극막에 있어서는, 상기 적층 방향으로 연장되어 상기 제1 관통 홀에 연통된 제2 관통 홀이 형성되어 있다. 상기 제2 절연막에 있어서는, 상기 적층 방향으로 연장되어 상기 제2 관통 홀에 연통된 제3 관통 홀이 형성되어 있다. 상기 반도체막은, 상기 제1 내지 제3 관통 홀의 내면 상에 형성되어 있다. 상기 메모리막은, 상기 제1 전극막과 상기 반도체막 사이에 형성되어 있다. 상기 게이트 절연막은, 상기 제2 전극막과 상기 반도체막 사이에 형성되어 있다. 그리고, 상기 제2 관통 홀의 내면에는, 상측이 하측보다 굵어지는 단차가 형성되어 있다.
실시 형태에 관한 반도체 기억 장치의 제조 방법은, 각각 복수의 제1 절연막 및 제1 전극막을 교대로 적층함으로써, 적층체를 형성하는 공정과, 상기 적층체에, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀을 형성하는 공정과, 상기 제1 관통 홀의 내면 상에 메모리막을 형성하는 공정과, 상기 메모리막 상에 제1 반도체막을 형성하는 공정과, 상기 적층체 상에 제2 전극막을 형성하는 공정과, 상기 제2 전극막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막에, 상기 적층 방향으로 연장되는 제3 관통 홀을 형성하는 공정과, 상기 제3 관통 홀의 내면 상에 스페이서막을 형성하는 공정과, 상기 제2 절연막 및 상기 스페이서막을 마스크로 하여 에칭을 실시함으로써, 상기 제2 전극막에 상기 적층 방향으로 연장되는 제2 관통 홀을 형성하는 공정과 상기 스페이서막을 제거하는 공정과, 상기 제2 관통 홀 및 상기 제3 관통 홀의 내면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 제2 반도체막을 형성하는 공정과, 상기 제2 반도체막에 대하여 불순물을 주입하는 공정을 구비한다.
실시 형태에 관한 반도체 기억 장치의 제조 방법은, 각각 복수의 제1 절연막 및 제1 전극막을 교대로 적층함으로써, 적층체를 형성하는 공정과, 상기 적층체에, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀을 형성하는 공정과, 상기 제1 관통 홀의 내면 상에 메모리막을 형성하는 공정과, 상기 메모리막 상에 제1 반도체막을 형성하는 공정과, 상기 적층체 상에 제2 전극막을 형성하는 공정과, 상기 제2 전극막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막에, 상기 적층 방향으로 연장되는 제3 관통 홀을 형성하는 공정과, 상기 제2 절연막을 마스크로 하여 에칭을 실시함으로써, 상기 제2 전극막에 상기 적층 방향으로 연장되는 제2 관통 홀을 형성하는 공정과, 상기 제3 관통 홀을 확대하는 공정과, 상기 제2 관통 홀 및 상기 제3 관통 홀의 내면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 제2 반도체막을 형성하는 공정과, 상기 제2 반도체막에 대하여 불순물을 주입하는 공정을 구비한다.
실시 형태에 관한 반도체 기억 장치의 제조 방법은, 각각 복수의 제1 절연막 및 제1 전극막을 교대로 적층함으로써, 적층체를 형성하는 공정과, 상기 적층체에, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀을 형성하는 공정과, 상기 제1 관통 홀의 내면 상에 메모리막을 형성하는 공정과, 상기 메모리막 상에 제1 반도체막을 형성하는 공정과, 상기 적층체 상에 제2 전극막을 형성하는 공정과, 상기 제2 전극막 상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막에, 상기 적층 방향으로 연장되는 제3 관통 홀을 형성하는 공정과, 상기 제2 절연막을 마스크로 하여 에칭을 실시함으로써, 상기 제2 전극막의 상부에 오목부를 형성하는 공정과, 상기 제3 관통 홀을 확대하는 공정과, 상기 제3 관통 홀이 확대된 상기 제2 절연막을 마스크로 하여 에칭을 실시함으로써, 상기 적층 방향으로 연장되어 내면에 상측이 하측보다 굵어지는 단차가 형성된 제2 관통 홀을 형성하는 공정과, 상기 제2 관통 홀 및 상기 제3 관통 홀의 내면 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 제2 반도체막을 형성하는 공정과, 상기 제2 반도체막에 대하여 불순물을 주입하는 공정을 구비한다.
본 발명의 실시 형태에 따르면, 소비 전력이 적은 반도체 기억 장치 및 그 제조 방법을 실현할 수 있다.
도 1은 제1 실시 형태에 관한 반도체 기억 장치를 예시하는 사시도이다.
도 2는 제1 실시 형태에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 3은 도 2에 도시하는 선택 게이트 전극의 근방을 예시하는 단면도이다.
도 4는 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 5는 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 6은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 7은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 8은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 9는 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 10은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 11은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 12a 내지 도 12c는, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 13a 내지 도 13c는, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 14a 내지 도 14c는, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 15a 내지 도 15c는, 제2 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 16은 제3 실시 형태에 관한 반도체 기억 장치에 있어서의 선택 게이트 전극의 근방을 예시하는 단면도이다.
도 17a 내지 도 17c는, 제3 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 18a 내지 도 18c는, 제3 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 2는 제1 실시 형태에 관한 반도체 기억 장치를 예시하는 단면도이다.
도 3은 도 2에 도시하는 선택 게이트 전극의 근방을 예시하는 단면도이다.
도 4는 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 5는 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 6은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 7은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 8은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 9는 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 10은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 11은 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이다.
도 12a 내지 도 12c는, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 13a 내지 도 13c는, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 14a 내지 도 14c는, 제1 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 15a 내지 도 15c는, 제2 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 16은 제3 실시 형태에 관한 반도체 기억 장치에 있어서의 선택 게이트 전극의 근방을 예시하는 단면도이다.
도 17a 내지 도 17c는, 제3 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
도 18a 내지 도 18c는, 제3 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
이하, 도면을 참조하면서, 본 발명의 실시 형태에 대하여 설명한다.
우선, 제1 실시 형태에 대하여 설명한다.
도 1은, 본 실시 형태에 관한 반도체 기억 장치를 예시하는 사시도이고,
도 2는, 본 실시 형태에 관한 반도체 기억 장치를 예시하는 단면도이며,
도 3은, 도 2에 도시하는 선택 게이트 전극의 근방을 예시하는 단면도이다.
또한, 도 1에 있어서는, 도면을 보기 쉽게 하기 위해, 도전 부분만을 도시하고, 절연 부분은 도시를 생략하고 있다.
본 실시 형태에 관한 반도체 기억 장치는, 적층형의 불휘발성 기억 장치이다.
도 1 및 도 2에 도시한 바와 같이, 본 실시 형태에 관한 반도체 기억 장치(1)에 있어서는, 실리콘 기판(11) 상에 절연막(10)이 형성되어 있고, 그 위에 도전막, 예를 들어 폴리실리콘막(12)이 형성되어 있고, 이것이 백 게이트(BG)로 되어 있다. 백 게이트(BG) 상에 있어서는, 각각 복수의 전극막(14)(제1 전극막)과 절연막(15)(제1 절연막)이 교대로 적층되어, 적층체(ML)가 구성되어 있다.
이하, 본 명세서에 있어서는, 설명의 편의상, XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는, 실리콘 기판(11)의 상면에 평행한 방향이며 서로 직교하는 두 방향을 X 방향 및 Y 방향으로 하고, X 방향 및 Y 방향 양쪽에 대하여 직교하는 방향, 즉 전극막(14)과 절연막(15)의 적층 방향을 Z 방향으로 한다.
전극막(14)은 예를 들어 폴리실리콘에 의해 형성되어 있다. 전극막(14)은 Y 방향을 따라 분단되고, X 방향으로 연장되는 복수개의 제어 게이트 전극(CG)으로 되어 있다. 상방, 즉 Z 방향으로부터 보아, 각 층의 전극막(14)은 동일한 패턴으로 패터닝되어 있다. 한편, 절연막(15)은 예를 들어 실리콘 산화물(SiO2)로 이루어지고, 전극막(14)끼리를 절연하는 층간 절연막으로서 기능한다.
적층체(ML) 상에는, 절연막(16), 전극막(17)(제2 전극막) 및 절연막(18)(제2 절연막)이 이 순서대로 성막되어 있다. 전극막(17)은 예를 들어 폴리실리콘으로 이루어지고, Y 방향을 따라 분단되고, X 방향으로 연장되는 복수개의 선택 게이트 전극(SG)으로 되어 있다. 선택 게이트 전극(SG)은, 최상층의 제어 게이트 전극(CG)의 바로 위 영역에 2개씩 형성되어 있다.
절연막(18) 상에는 절연막(19)이 형성되어 있고, 절연막(19) 상에는 X 방향으로 연장되는 소스선(SL)이 형성되어 있다. 소스선(SL)은, Y 방향을 따라 배열된 최상층의 제어 게이트 전극(CG) 중 1개 간격의 제어 게이트 전극(CG)의 바로 위 영역에 배치되어 있다. 또한, 절연막(19) 상에는, 소스선(SL)을 덮도록 절연막(20)이 형성되어 있고, 절연막(20) 상에는 Y 방향으로 연장되는 복수개의 비트선(BL)이 형성되어 있다. 소스선(SL) 및 비트선(BL)은, 각각 금속막에 의해 형성되어 있다.
그리고, 적층체(ML)를 관통하도록, 각 층의 적층 방향(Z 방향)으로 연장하는 복수개의 관통 홀(21)(제1 관통 홀)이 형성되어 있다. Z 방향으로부터 보아, 관통 홀(21)의 형상은 예를 들어 원형이며, 예를 들어 하방으로 갈수록 가늘어지고 있다. 각 관통 홀(21)은 각 단의 제어 게이트 전극(CG)을 관통하여, 하단부는 백 게이트(BG)에 도달하고 있다. 또한, 관통 홀(21)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열되어 있다. Y 방향으로 배열된 관통 홀(21)은 2개 1조로 되며, 동일한 조에 속하는 관통 홀(21)은 동일한 제어 게이트 전극(CG)을 관통하고 있다.
또한, 백 게이트(BG)의 상층 부분 내에는, 1개의 관통 홀(21)의 하단부를, 이 관통 홀(21)로부터 보아 Y 방향으로 1열분 이격된 다른 1개의 관통 홀(21)의 하단부에 연통시키도록, 연통 구멍(22)이 형성되어 있다. 이에 의해, Y 방향에 있어서 인접하는 1쌍의 관통 홀(21)과, 그들을 서로 연통시키는 연통 구멍(22)에 의해, 1개의 연속한 U자 구멍(23)이 형성되어 있다. 적층체(ML) 내에는, 복수개의 U자 구멍(23)이 형성되어 있다.
U자 구멍(23)의 내면 상에는 메모리막(24)이 형성되어 있다. 메모리막(24)에 있어서는, 외측부터 순서대로 절연성의 블록층(25), 전하 축적층(26), 절연성의 터널층(27)이 적층되어 있다. 블록층(25)은, 장치(1)의 구동 전압의 범위 내에 있는 전압이 인가되어도 실질적으로 전류를 흘리지 않는 층이며, 예를 들어 실리콘 산화물에 의해 형성되어 있다. 전하 축적층(26)은, 전하를 트랩하는 능력이 있는 층이며, 예를 들어 실리콘 질화물에 의해 형성되어 있다. 터널층(27)은, 통상은 절연성이지만, 장치(1)의 구동 전압의 범위 내에 있는 소정의 전압이 인가되면 터널 전류를 흘리는 층이며, 예를 들어 실리콘 산화물에 의해 형성되어 있다. 즉, 메모리막(24)의 막 구성은, 예를 들어 ONO(Oxide Nitride Oxide: 산화물-질화물- 산화물) 구성이다.
또한, U자 구멍(23)의 내면 상에는, 불순물이 도프된 반도체 재료, 예를 들어 폴리실리콘으로 이루어지는 실리콘막(반도체막)이 형성되어 있다. 이에 의해, U자 구멍(23)의 내부에는, 중공 형상의 U자 실리콘 부재(33)가 형성되어 있다. U자 실리콘 부재(33) 중 관통 홀(21) 내에 위치하는 부분은 실리콘 필러(31)로 되어 있고, 연통 구멍(22) 내에 위치하는 부분은 접속 부재(32)로 되어 있다. 실리콘 필러(31)의 형상은 Z 방향으로 연장되는 원통 형상이다. 또한, 접속 부재(32)의 형상은 Y 방향으로 연장되는 사각통형이다. U자 실리콘 부재(33)의 내부에는, 예를 들어 실리콘 질화물(도시하지 않음)이 매립되어 있다. 또한, U자 실리콘 부재(33)는, 중심까지 폴리실리콘에 의해 매립되어 있어도 좋다. U자 실리콘 부재(33)를 구성하는 2개의 실리콘 필러(31) 및 1개의 접속 부재(32)는 일체적으로 형성되어 있고, 따라서, U자 실리콘 부재(33)는 그 길이 방향을 따라 이음매없이 연속적으로 형성되어 있다. 또한, 메모리막(24)은 U자 실리콘 부재(33)와 백 게이트(BG) 및 제어 게이트 전극(CG) 사이에 배치되어 있기 때문에, U자 실리콘 부재(33)는, 메모리막(24)에 의해 백 게이트(BG) 및 제어 게이트 전극(CG)으로부터 절연되어 있다.
또한, 절연막(16) 및 선택 게이트 전극(SG)에는 Z 방향으로 연장되는 복수의 관통 홀(41)(제2 관통 홀)이 형성되어 있다. 각 관통 홀(41)은 각 관통 홀(21)의 바로 위 영역에 형성되어 있고, 각 관통 홀(21)에 연통되어 있다. 또한, 절연막(18)에는 Z 방향으로 연장되는 관통 홀(42)(제3 관통 홀)이 형성되어 있다. 각 관통 홀(42)은 각 관통 홀(41)의 바로 위 영역에 형성되어 있고, 각 관통 홀(41)에 연통되어 있다. 관통 홀(41 및 42)의 상세한 형상에 대해서는, 후술한다.
도 2 및 도 3에 도시한 바와 같이, 관통 홀(41 및 42)의 내면 상에는, 게이트 절연막(28)이 형성되어 있다. 또한, 게이트 절연막(28) 상에는, 불순물이 도입된 폴리실리콘으로 이루어지는 실리콘막(34)(반도체막)이 형성되어 있다. 실리콘막(34)은, 게이트 절연막(28)에 의해 선택 게이트 전극(SG)으로부터 절연되어 있다. 실리콘막(34)에 의해 둘러싸이는 공간의 하부, 예를 들어 관통 홀(41) 내에는, 실리콘 질화 부재(35)가 형성되어 있고, 이 공간의 상부, 예를 들어 관통 홀(42) 내에는 인 등의 불순물이 도입된 도전성의 폴리실리콘으로 이루어지는 실리콘 부재(36)가 매립되어 있다. 실리콘막(34), 실리콘 질화 부재(35) 및 실리콘 부재(36)에 의해, Z 방향으로 연장되는 실리콘 필러(37)가 형성되어 있다. 게이트 절연막(28)은 전극막(17)(선택 게이트 전극(SG))과 실리콘 필러(37) 사이에 배치되어 있다. 실리콘 필러(37)의 하단부는, 그 직하 영역에 형성된 실리콘 필러(31)의 상단부에 접속되어 있다. 그리고, U자 실리콘 부재(33)와, 그 상단부에 접속된 1쌍의 실리콘 필러(37)에 의해 U자 필러(30)가 구성되어 있다.
각 U자 필러(30)에 속하는 1쌍의 실리콘 필러(37) 중 한쪽은 절연막(19) 내에 매설된 소스 플러그(SP)를 통하여 소스선(SL)에 접속되어 있고, 다른 쪽은 절연막(19 및 20) 내에 매설된 비트 플러그(BP)를 통하여 비트선(BL)에 접속되어 있다. 따라서, U자 필러(30)는, 비트선(BL)과 소스선(SL) 사이에 접속되어 있다. U자 필러(30)와 제어 게이트 전극(CG)의 Y 방향에 있어서의 배열 주기는 동일하지만, 위상이 반주기분 어긋나 있기 때문에, 각 U자 필러(30)에 속하는 1쌍의 실리콘 필러(31), 즉 접속 부재(32)에 의해 서로 접속된 2개의 실리콘 필러(31)는, 서로 다른 제어 게이트 전극(CG)을 관통하고 있다.
그리고, 장치(1)에 있어서는, 실리콘 필러(31)가 채널로서 기능하고, 제어 게이트 전극(CG)이 게이트 전극으로서 기능함으로써, 실리콘 필러(31)와 제어 게이트 전극(CG)의 교차 부분에, 종형의 메모리 트랜지스터가 형성된다. 각 메모리 트랜지스터는, 실리콘 필러(31)와 제어 게이트 전극(CG) 사이에 배치된 전하 축적층(26)에 전자를 축적함으로써, 메모리 셀로서 기능한다. 적층체(ML) 내에는, 복수개의 실리콘 필러(31)가 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열되어 있기 때문에, 복수의 메모리 트랜지스터가 X 방향, Y 방향, Z 방향을 따라 3차원적으로 배열된다.
또한, 실리콘 필러(37)와 선택 게이트 전극(SG)의 교차 부분에는, 실리콘막(34)을 채널로 하고, 선택 게이트 전극(SG)을 게이트 전극으로 하고, 게이트 절연막(28)을 게이트 절연막으로 한 선택 트랜지스터가 형성된다. 이 선택 트랜지스터도, 상술한 메모리 트랜지스터와 마찬가지로 종형 트랜지스터이다.
또한, 접속 부재(32)와 백 게이트(BG) 사이에는 메모리막(24)이 개재하기 때문에, 접속 부재(32)를 채널로 하고, 백 게이트(BG)를 게이트 전극으로 하고, 메모리막(24)을 게이트 절연막으로 한 백 게이트 트랜지스터가 형성된다. 즉, 백 게이트(BG)는, 전계에 의해 접속 부재(32)의 도통 상태를 제어하는 전극으로서 기능한다.
그리고, 도 3에 도시한 바와 같이, 관통 홀(41)의 내면과 관통 홀(42)의 내면의 경계에는, 상측이 하측보다 굵어지는 단차(43)가 형성되어 있다. 이에 의해, 단차(43)를 사이에 두고, 관통 홀(42)은 관통 홀(41)보다 굵게 되어 있다. 또한, 실리콘막(34)에 있어서의 단차(43)를 덮는 부분(34s)의 불순물 농도는, 실리콘막(34)에 있어서의 부분(34s) 이외의 부분의 불순물 농도보다 높다.
이어서, 본 실시 형태에 관한 반도체 기억 장치의 제조 방법에 대하여 설명한다.
도 4 내지 도 11은, 본 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며,
도 12a 내지 도 12c, 도 13a 내지 도 13c, 도 14a 내지 도 14c는, 본 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
또한, 도 4 내지 도 11은 도 2와 동일한 단면을 나타내고, 도 12 내지 도 14는 도 3과 동일한 단면을 나타낸다.
우선, 도 4에 도시한 바와 같이, 실리콘 기판(11)을 준비한다. 그리고, 실리콘 기판(11) 상에 절연막(10)을 형성하고, 그 위에 폴리실리콘막(12)을 퇴적시킨다. 그리고, 폴리실리콘막(12)의 상층 부분에 대하여 포토리소그래피 및 RIE(Reactive Ion Etching: 반응성 이온 에칭)을 행하여, 폴리실리콘막(12)의 상면에 Y 방향으로 연장되는 직사각형의 홈(52)을 복수개 형성한다. 홈(52)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시킨다.
이어서, 도 5에 도시한 바와 같이, 예를 들어 CVD법(Chemical Vapor Deposition법: 화학 기상 성장법)에 의해 실리콘 질화막을 퇴적시킴으로써, 폴리실리콘막(12)의 홈(52) 내에 희생막(53)을 매립한다. 이어서, 폴리실리콘막(12)을 예를 들어 포토리소그래피 및 RIE에 의해 가공하여, 백 게이트(BG)를 형성한다.
이어서, 도 6에 도시한 바와 같이, 백 게이트(BG)(폴리실리콘막(12)) 상에 예를 들어 실리콘 산화물로 이루어지는 절연막(15)과, 예를 들어 폴리실리콘으로 이루어지는 전극막(14)을 교대로 퇴적시키고, 적층체(ML)를 형성한다.
이어서, 도 7에 도시한 바와 같이, 예를 들어 RIE에 의해, 적층체(ML)에 Z 방향으로 연장되는 복수개의 관통 홀(21)을 일괄적으로 형성한다. 관통 홀(21)은 X 방향 및 Y 방향을 따라 매트릭스 형상으로 배열시킨다. 또한, 관통 홀(21)의 저부는 홈(52) 내에 매립된 희생막(53)의 양단부에 도달하도록 한다.
이어서, 도 8에 도시한 바와 같이, 관통 홀(21)을 통하여 습식 에칭을 행하여, 홈(52) 내의 희생막(53)(도 7 참조)을 제거한다. 이에 의해, 홈(52)이 연통 구멍(22)이 되고, 연통 구멍(22)과 그 양단부에 연통된 2개의 관통 홀(21)에 의해, 1개의 연속한 U자 구멍(23)이 형성된다.
이어서, 도 9에 도시한 바와 같이, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물을 연속적으로 퇴적시킨다. 이에 의해, U자 구멍(23)의 내면 상에, 실리콘 산화물로 이루어지는 블록층(25), 실리콘 질화물로 이루어지는 전하 축적층(26), 실리콘 산화물로 이루어지는 터널층(27)이 이 순서대로 적층되어, 메모리막(24)이 형성된다.
이어서, 전체면에 아몰퍼스 실리콘을 퇴적시킨다. 이에 의해, U자 구멍(23)의 내면 상에 실리콘막이 형성되고, 중공 구조의 U자 실리콘 부재(33)가 형성된다. U자 실리콘 부재(33)는, 관통 홀(21) 내에 매립된 1쌍의 실리콘 필러(31)와, 연통 구멍(22) 내에 매립된 1개의 접속 부재(32)로 구성된다. 이어서, 실리콘 질화물(도시하지 않음)을 퇴적시키고, U자 실리콘 부재(33)의 내부를 매립한다. 그 후, 적층체(ML) 상에 퇴적된 실리콘 질화물, 아몰퍼스 실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물을 제거한다.
이어서, 도 10에 도시한 바와 같이, 적층체(ML)를 예를 들어 RIE에 의해 가공하여, 적층체(ML)에 홈(54)을 형성한다. 홈(54)은, 접속 부재(32)에 접속된 2개의 실리콘 필러(31) 사이의 영역을 연결하도록 X 방향으로 연장되어, 최하층의 절연막(15)까지 도달하도록 형성된다. 이에 의해, 전극막(14)이 분단되고, X 방향으로 연장되는 복수개의 제어 게이트 전극(CG)이 된다.
이어서, 도 11에 도시한 바와 같이, 적층체(ML) 상에 절연막(16)을 퇴적시켜 평탄화한다. 절연막(16)은 홈(54) 내에도 매립된다. 계속해서, 예를 들어 아몰퍼스 실리콘으로 이루어지는 전극막(17)을 퇴적시킨다.
이어서, 도 12a에 도시한 바와 같이, 논도프의 실리콘 산화물을 CVD법에 의해 퇴적시키고, 전극막(17) 상에 절연막(18)을 형성한다. 이어서, RIE에 의해, 절연막(18)에 Z 방향으로 연장되는 관통 홀(42)을 형성한다. 이때, 관통 홀(42)은 전극막(17)까지 도달시키지만, 전극막(17)에는 관통 홀을 형성하지 않는다. 이어서, 도 12b에 도시한 바와 같이, 붕소가 도입된 실리콘 산화물을 CVD법에 의해 퇴적시키고, BSG(Boron Silicate Glass: 붕소 첨가 실리콘 산화물)로 이루어지는 스페이서막(56)을 형성한다. 이어서, 도 12c에 도시한 바와 같이, 스페이서막(56)을 에치 백하여, 관통 홀(42)의 내면 상에만 잔류시킨다.
이어서, 도 13a에 도시한 바와 같이, 절연막(18) 및 스페이서막(56)을 마스크로 하여 RIE 등의 에칭을 실시하여, 전극막(17)에 Z 방향으로 연장되는 관통 홀(41)을 형성한다. 이때, 관통 홀(42)의 내면 상에는 스페이서막(56)이 형성되어 있기 때문에, 관통 홀(41)의 직경은, 스페이서막(56)의 막 두께만큼 관통 홀(42)의 직경보다 작아진다.
이어서, 도 13b에 도시한 바와 같이, 예를 들어 불화 수소(HF: Hydrogen Fluoride) 용액을 사용한 기상 세정(Vapor Phase Cleaning)을 행하여, BSG로 이루어지는 스페이서막(56)을 제거한다. 이에 의해, 관통 홀(41)의 내면과 관통 홀(42)의 내면의 경계에 단차(43)가 형성된다. 이어서, 도 13c에 도시한 바와 같이, 예를 들어 실리콘 산화물을 퇴적시키고, 관통 홀(41 및 42)의 내면 상에 게이트 절연막(28)을 형성한다. 이어서, 예를 들어 CVD법에 의해 폴리실리콘을 퇴적시키고, 게이트 절연막(28) 상에 실리콘막(34)을 형성한다. 게이트 절연막(28) 및 실리콘막(34)은, 관통 홀(41 및 42)의 중심부까지는 매립하지 않는다. 이때, 게이트 절연막(28) 및 실리콘막(34)의 형상은, 단차(43)를 반영한 형상으로 되고, 실리콘막(34)에 있어서의 단차(43)를 덮는 부분(34s)에 있어서는, 상면이 Z 방향으로부터 크게 경사지며, 상방을 향한다.
이어서, 도 14a에 도시한 바와 같이, 실리콘막(34)에 대하여, 1회째의 불순물의 이온 주입을 행한다. 이 이온 주입은, 수직 방향(Z 방향)으로부터 행하고, 도우즈량은 예를 들어 5×1014cm-2로 하고, 가속 전압은 예를 들어 20 내지 30keV로 한다. 이때, 실리콘막(34)에 있어서의 단차(43)를 덮는 부분(34s)은, 그 이외의 부분보다 불순물 이온의 주입 각도가 커지기 때문에, 불순물 이온의 주입 효율이 높다. 한편, 실리콘막(34)에 있어서의 부분(34s) 이외의 부분에 있어서는, 불순물 이온의 주입 각도는 거의 0°로 되기 때문에, 불순물 이온의 주입 효율은 낮다.
이어서, 도 14b에 도시한 바와 같이, 레지스트 재료를 도포하고, 이것을 리세스한다. 이에 의해, 관통 홀(41) 내에만 레지스트 재료(57)를 매립한다. 이어서, 도 14c에 도시한 바와 같이, 실리콘막(34)에 대하여, 2회째의 불순물의 이온 주입을 행한다. 이 이온 주입은, Z 방향에 대하여 예를 들어 5°경사진 방향으로부터 행한다. 또한, 도우즈량은 예를 들어 1×1014cm-2로 하고, 가속 전압은 예를 들어 20 내지 30keV로 한다. 그리고, 이 2회째의 이온 주입을, 주입 방향을 서로 상이하게 하여 4회 행한다. 주입 방향은 Z 방향에 관하여 4회 대칭이 되도록 한다. 이때도, 1회째의 이온 주입과 마찬가지로, 실리콘막(34)에 있어서의 단차(43)를 덮는 부분(34s)은, 그 이외의 부분보다 불순물 이온의 주입 각도가 커지기 때문에, 불순물 이온의 주입 효율이 높다. 한편, 실리콘막(34)에 있어서의 관통 홀(42) 내에 형성된 부분 중 부분(34s) 이외의 부분에 있어서는, 불순물 이온의 주입 각도가 5° 정도로 되기 때문에, 불순물 이온의 주입 효율이 낮다. 또한, 실리콘막(34)에 있어서의 관통 홀(41) 내에 형성된 부분에 대해서는, 레지스트 재료(57)에 의해 불순물 이온의 주입이 차단된다.
이어서, 도 3에 도시한 바와 같이, 레지스트 재료(57)(도 14 참조)를 제거한다. 이어서, CVD법에 의해 실리콘 질화물을 퇴적시켜, 관통 홀(41 및 42) 내에 매립한다. 이어서, 이 실리콘 질화물을 에치 백하여, 그 상면을 원하는 높이까지 후퇴시킨다. 예를 들어, 이 실리콘 질화물을, 관통 홀(42) 내로부터는 제거하고, 관통 홀(41) 내에만 잔류시킨다. 이에 의해, 관통 홀(41) 내에 있어서의 실리콘막(34)에 의해 둘러싸인 공간에 실리콘 질화 부재(35)가 매립된다. 이어서, 예를 들어 인이 도입되어 있는 폴리실리콘을 퇴적시키고, 이것을 에치 백함으로써, 관통 홀(42) 내에 있어서의 실리콘막(34)에 의해 둘러싸인 공간에 실리콘 부재(36)를 매립한다. 실리콘막(34), 실리콘 질화 부재(35) 및 실리콘 부재(36)에 의해, 실리콘 필러(37)가 형성된다. 또한, 실리콘 부재(36)의 퇴적 시 및 그 후의 열 공정에 있어서, 실리콘 부재(36)에 포함되는 불순물, 예를 들어 인이 실리콘막(34) 내로 확산한다.
이어서, 도 2에 도시한 바와 같이, 절연막(18) 및 도전막(17)을 RIE 등에 의해 가공하여, 도전막(17)을 Y 방향을 따라 분단하고, X 방향으로 연장되는 복수개의 선택 게이트 전극(SG)으로 한다. 이어서, 절연막(18) 상에 절연막(19)을 형성하고, 절연막(19) 내에 소스 플러그(SP)를 매설함과 함께, 절연막(19) 상에 X 방향으로 연장되는 소스선(SL)을 형성한다. 이때, 소스선(SL)은 소스 플러그(SP)를 통하여, 일부의 실리콘 필러(37)에 접속된다. 이어서, 절연막(19) 상에 소스선(SL)을 덮도록 절연막(20)을 형성한다. 이어서, 절연막(20 및 19) 내에 비트 플러그(BP)를 매설함과 함께, 절연막(20) 상에 Y 방향으로 연장되는 비트선(BL)을 형성한다. 이때, 비트선(BL)은 비트 플러그(BP)를 통하여, 나머지의 실리콘 필러(37)에 접속된다. 이와 같이 하여, 반도체 기억 장치(1)가 제조된다.
이어서, 본 실시 형태의 작용 효과에 대하여 설명한다.
본 실시 형태에 있어서는, 도 13b에 도시한 공정에 있어서, 관통 홀(41)의 내면과 관통 홀(42)의 내면의 경계에 단차(43)를 형성하고 있다. 이에 의해, 도 13c에 도시한 공정에 있어서, 실리콘막(34)을 형성했을 때에, 실리콘막(34)의 형상이 단차(43)를 반영한 형상으로 되고, 단차(43)를 덮는 부분(34s)의 상면이 상방을 향한다. 이로 인해, 도 14a 및 도 14c에 도시한 이온 주입 공정에 있어서, 실리콘막(34)의 부분(34s)에 대한 불순물의 주입 효율이 향상된다. 이에 의해, 실리콘막(34)의 부분(34s)에 있어서의 불순물 농도가 높아진다.
반도체 기억 장치(1)에 있어서, 메모리 셀로부터 데이터를 소거할 때에는, 제어 게이트 전극에 예를 들어 접지 전위를 인가하고, 비트선(BL)에 정전위를 인가하고, 실리콘막(34) 내에 공핍층을 형성함과 함께 이 공핍층에 전계를 인가한다. 이에 의해, 전자와 정공의 페어를 생성시켜, 이 페어 중 정공을 실리콘 필러(31) 내에 주입시킨다. 즉, GIDL(Gate Induced Drain Leakage)을 발생시킨다. 이에 의해, 제어 게이트 전극(CG)에 대한 실리콘 필러(31)의 전위를 높게 하고, 실리콘 필러(31)로부터 터널층(27)을 통하여 전하 축적층(26)에 정공을 주입시킨다. 이 정공에 의해, 전하 축적층(26)에 축적되어 있던 전자가 쌍소멸하고, 데이터가 소거된다. 그리고, 본 실시 형태에 있어서는, 실리콘막(34)에 있어서의 선택 게이트 전극(SG) 근방에 배치된 부분(34s)의 불순물 농도를 높게 하고 있기 때문에, 제어 게이트 전극(CG)과 비트선(BL) 사이에 인가하는 전압이 동일해도, 실리콘막(34) 내에 형성되는 공핍층이 좁아져, 공핍층 내에 더욱 높은 전계를 형성할 수 있다. 이 결과, 더욱 낮은 전압으로 상술한 소거 동작을 실현할 수 있다. 이로 인해, 본 실시 형태에 관한 반도체 기억 장치(1)는, 소비 전력이 적다.
또한, 본 실시 형태에 있어서는, 관통 홀(41)의 내면과 관통 홀(42)의 내면의 경계에 단차(43)를 형성한 후에, 실리콘막(34)에 대하여 불순물을 이온 주입하고 있기 때문에, 실리콘막(34)에 있어서의 단차(43)를 덮는 부분(34s)에 확실하게 불순물을 도입할 수 있다. 이에 의해, 실리콘막(34)에 있어서의 선택 게이트 전극(SG)의 근방에 위치하는 부분의 불순물 농도를 확실하게 높게 하여, 상술한 효과를 확실하게 얻을 수 있다.
또한, 본 실시 형태에 있어서는, 실리콘 필러(37)의 상부를 굵게 하고 있기 때문에, 실리콘 필러(31)와 소스선(SL) 또는 비트선(BL) 사이의 저항을 저감할 수 있다. 이에 의해서도, 반도체 기억 장치(1)의 소비 전력을 저감할 수 있다.
또한, 본 실시 형태에 있어서는, 도 14a에 도시한 수직 방향으로부터 이온 주입하는 공정과, 도 14b 및 도 14c에 도시한 레지스트 재료(57)를 매립한 후에, 경사 방향으로부터 이온 주입하는 공정을, 반대 순서로 실시해도 좋다. 또한, 단차(43)는 다른 방법에 의해 형성해도 좋다. 또한, 게이트 절연막(28)의 막 구성을 메모리막(24)의 막 구성과 동일하게 해도 좋다.
이어서, 제2 실시 형태에 대하여 설명한다.
도 15a 내지 도 15c는, 본 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
우선, 전술한 제1 실시 형태에 있어서 설명한 방법 중 도 4 내지 도 11에 도시하는 공정을 실시한다.
이어서, 도 15a에 도시한 바와 같이, 실리콘 산화물을 퇴적시키고, 전극막(17) 상에 절연막(18)을 형성한다. 이어서, RIE에 의해 절연막(18)에 Z 방향으로 연장되는 관통 홀(42)을 형성한다. 계속해서, 도 15b에 도시한 바와 같이, 절연막(18)을 마스크로 하여, 전극막(17)에 관통 홀(41)을 형성한다. 이 단계에서는, 관통 홀(42)의 직경과 관통 홀(41)의 직경은 서로 동등하다. 이어서, 도 15c에 도시한 바와 같이, 예를 들어 불산을 포함하는 약액을 사용한 웨트 처리에 의해 절연막(18)의 일부를 용해시킨다. 이에 의해, 관통 홀(42)이 확대되어, 관통 홀(41)보다 굵어진다. 이 결과, 관통 홀(41)의 내면과 관통 홀(42)의 내면의 경계에 단차(43)가 형성된다.
이후의 공정은, 전술한 제1 실시 형태에 있어서의 도 13c 이후에 도시한 공정과 마찬가지이다. 즉, 관통 홀(41 및 42)의 내면 상에 게이트 절연막(28) 및 실리콘막(34)을 형성하고, 실리콘막(34)에 대하여 불순물을 이온 주입한다. 그 후, 상부 구조를 형성함으로써, 전술한 제1 실시 형태와 마찬가지의 반도체 기억 장치(1)가 제조된다. 본 실시 형태에 있어서의 상기 이외의 구성, 제조 방법 및 작용 효과는, 전술한 제1 실시 형태와 마찬가지이다. 또한, 본 실시 형태에 있어서도, 이온 주입의 순서는 교체해도 좋다. 또한, 단차(43)를 다른 방법에 의해 형성해도 좋다. 또한, 게이트 절연막(28)의 막 구성을 메모리막(24)의 막 구성과 동일하게 해도 좋다.
이어서, 제3 실시 형태에 대하여 설명한다.
도 16은, 본 실시 형태에 관한 반도체 기억 장치에 있어서의 선택 게이트 전극의 근방을 예시하는 단면도이다.
도 16에 도시한 바와 같이, 본 실시 형태에 관한 반도체 기억 장치(3)에 있어서는, 단차(43)가 관통 홀(41)의 내면에 형성되어 있다. 이에 의해, 관통 홀(41)에 있어서의 단차(43)보다 상방의 부분은, 단차(43)보다 하방의 부분보다 굵게 되어 있다. 또한, 실리콘막(34)에 있어서의 단차(43)를 덮는 부분(34s)에 있어서의 불순물 농도는, 실리콘막(34)에 있어서의 부분(34s) 이외의 부분에 있어서의 불순물 농도보다 높다. 본 실시 형태에 있어서의 상기 이외의 구성은, 전술한 제1 실시 형태와 마찬가지이다.
이어서, 본 실시 형태에 있어서의 반도체 기억 장치의 제조 방법에 대하여 설명한다.
도 17a 내지 도 17c 및 도 18a 내지 도 18c는, 본 실시 형태에 관한 반도체 기억 장치의 제조 방법을 예시하는 공정 단면도이며, 선택 게이트 전극의 근방을 나타낸다.
우선, 전술한 제1 실시 형태에 있어서 설명한 방법 중, 도 4 내지 도 11에 도시하는 공정을 실시한다.
이어서, 도 17a에 도시한 바와 같이, 실리콘 산화물을 퇴적시키고, 전극막(17) 상에 절연막(18)을 형성한다. 이어서, RIE에 의해, 절연막(18)에 Z 방향으로 연장되는 관통 홀(42)을 형성하고, 계속해서 절연막(18)을 마스크로 하여 에칭을 실시하여, 전극막(17)에 오목부(58)를 형성한다. 또한, 오목부(58)에는 전극막(17)을 관통시키지 않는다. 또한, 이 단계에서는, 관통 홀(42)의 직경과 오목부(58)의 직경은 서로 동등하다.
이어서, 도 17b에 도시한 바와 같이, 예를 들어 불산을 포함하는 약액을 사용한 웨트 처리에 의해 절연막(18)의 일부를 용해시킨다. 이에 의해, 관통 홀(42)이 확대된다. 또한, 이때 전극막(17)은 실질적으로 용해되지 않기 때문에, 오목부(58)의 직경은 변화하지 않는다. 따라서, 관통 홀(42)은 오목부(58)보다 굵어져, 관통 홀(42)의 내면과 오목부(58)의 측면의 경계에 단차(43a)가 형성된다.
이어서, 도 17c에 도시한 바와 같이, 실리콘에 대한 에칭 속도가 실리콘 산화물에 대한 에칭 속도보다 커지는 조건에서, RIE 등의 이방성 에칭을 행한다. 이에 의해, 절연막(18)을 마스크로 하여 전극막(17)이 하방을 향하여 에칭되어, 오목부(58)가 깊어짐과 함께, 단차(43a)가 하방으로 이동한다. 그리고, 오목부(58)에 전극막(17)을 관통시켜, 관통 홀(41)로 한다. 이때, 단차(43a)는 관통 홀(41)의 내면에 위치하여, 단차(43)로 된다.
이후의 공정은, 전술한 제1 실시 형태와 마찬가지이다. 즉, 도 18a에 도시한 바와 같이, 관통 홀(41 및 42)의 내면 상에 게이트 절연막(28) 및 실리콘막(34)을 형성하고, 도 18b에 도시한 바와 같이, 수직 방향(Z 방향)으로부터 실리콘막(34)에 대하여 불순물을 이온 주입한다. 이어서, 도 18c에 도시한 바와 같이, 관통 홀(41) 내에 있어서의 단차(43)보다 하방의 부분에 레지스트 재료(57)를 매립한 후에, Z 방향에 대하여 경사진 방향으로부터 실리콘막(34)에 대하여 불순물을 이온 주입한다. 이들의 이온 주입의 조건은, 전술한 제1 실시 형태와 마찬가지이다. 그 후, 상부 구조를 형성함으로써, 본 실시 형태에 관한 반도체 기억 장치(3)가 제조된다. 본 실시 형태에 있어서의 상기 이외의 제조 방법은, 전술한 제1 실시 형태와 마찬가지이다.
본 실시 형태에 따르면, 단차(43)가 관통 홀(41)의 내면에 형성되어 있기 때문에, 실리콘막(34)에 있어서의 불순물 농도가 높은 부분(34s)이, 관통 홀(41)의 내부, 즉 선택 게이트 전극(SG)에 의해 둘러싸인 부분에 위치한다. 이에 의해, 선택 게이트 전극(SG)과 불순물 농도가 높은 부분(34s)을 효과적으로 오버랩시켜, 큰 GIDL을 얻을 수 있다. 또한, 불순물의 농도 분포가 Z 방향으로 어긋나도, 선택 게이트 전극(SG)과 부분(34s)이 오버랩되는 길이는 변함없기 때문에, GIDL의 크기를 안정시킬 수 있다. 본 실시 형태에 있어서의 상기 이외의 작용 효과는, 전술한 제1 실시 형태와 마찬가지이다.
또한, 본 실시 형태에 있어서도, 도 18b에 도시한 수직 방향으로부터의 이온 주입과, 도 18c에 도시한 레지스트 재료(57)를 매립한 후의 경사 방향으로부터의 이온 주입은, 순서를 교체해도 좋다. 또한, 단차(43)는 다른 방법에 의해 형성해도 좋다. 또한, 게이트 절연막(28)의 막 구성을 메모리막(24)의 막 구성과 동일하게 해도 좋다.
이상 설명한 실시 형태에 따르면, 소비 전력이 적은 반도체 기억 장치 및 그 제조 방법을 실현할 수 있다.
이상, 본 발명의 몇 개의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않는다. 이들 신규의 실시 형태는, 그 밖의 여러 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명 및 그 등가물의 범위에 포함된다.
예를 들어, 게이트 절연막(28)의 막 구성을 메모리막(24)의 막 구성과 동일하게 하고 게이트 절연막(28) 및 메모리막(24)을 동일한 공정으로 형성해도 좋다.
Claims (14)
- 반도체 기억 장치로서,
각각 복수의 제1 절연막 및 제1 전극막이 교대로 적층되고, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀이 형성된 적층체와,
상기 적층체 상에 형성되고, 상기 적층 방향으로 연장되어 상기 제1 관통 홀에 연통된 제2 관통 홀이 형성된 제2 전극막과,
상기 제2 전극막 상에 형성되고, 상기 적층 방향으로 연장되어 상기 제2 관통 홀에 연통된 제3 관통 홀이 형성된 제2 절연막과,
상기 제1 내지 제3 관통 홀의 내면 상에 형성된 반도체막과,
상기 제1 전극막과 상기 반도체막 사이에 형성된 메모리막과,
상기 제2 전극막과 상기 반도체막 사이에 형성된 게이트 절연막을 구비하고,
상기 제2 관통 홀의 내면과 상기 제3 관통 홀의 내면의 경계에는, 상기 제3 관통 홀이 상기 제2 관통 홀보다 굵어지는 단차가 형성되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제1항에 있어서, 상기 반도체막에 있어서의 상기 단차를 덮는 부분의 불순물 농도는, 상기 반도체막에 있어서의 상기 단차를 덮는 부분 이외의 부분의 불순물 농도보다 높은 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서, 상기 메모리막의 막 구성이 상기 게이트 절연막의 막 구성과 동일한 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치로서,
각각 복수의 제1 절연막 및 제1 전극막이 교대로 적층되고, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀이 형성된 적층체와,
상기 적층체 상에 형성되고, 상기 적층 방향으로 연장되어 상기 제1 관통 홀에 연통된 제2 관통 홀이 형성된 제2 전극막과,
상기 제2 전극막 상에 형성되고, 상기 적층 방향으로 연장되어 상기 제2 관통 홀에 연통된 제3 관통 홀이 형성된 제2 절연막과,
상기 제1 내지 제3 관통 홀의 내면 상에 형성된 반도체막과,
상기 제1 전극막과 상기 반도체막 사이에 형성된 메모리막과,
상기 제2 전극막과 상기 반도체막 사이에 형성된 게이트 절연막을 구비하고,
상기 제2 관통 홀의 내면에는, 상측이 하측보다 굵어지는 단차가 형성되어 있는 것을 특징으로 하는 반도체 기억 장치. - 제4항에 있어서, 상기 반도체막에 있어서의 상기 단차를 덮는 부분의 불순물 농도는, 상기 반도체막에 있어서의 상기 단차를 덮는 부분 이외의 부분의 불순물 농도보다 높은 것을 특징으로 하는 반도체 기억 장치.
- 제4항에 있어서, 상기 메모리막의 막 구성이 상기 게이트 절연막의 막 구성과 동일한 것을 특징으로 하는 반도체 기억 장치.
- 반도체 기억 장치의 제조 방법으로서,
각각 복수의 제1 절연막 및 제1 전극막을 교대로 적층함으로써, 적층체를 형성하는 공정과,
상기 적층체에, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀을 형성하는 공정과,
상기 제1 관통 홀의 내면 상에 메모리막을 형성하는 공정과,
상기 메모리막 상에 제1 반도체막을 형성하는 공정과,
상기 적층체 상에 제2 전극막을 형성하는 공정과,
상기 제2 전극막 상에 제2 절연막을 형성하는 공정과,
상기 제2 절연막에, 상기 적층 방향으로 연장되는 제3 관통 홀을 형성하는 공정과,
상기 제3 관통 홀의 내면 상에 스페이서막을 형성하는 공정과,
상기 제2 절연막 및 상기 스페이서막을 마스크로 하여 에칭을 실시함으로써, 상기 제2 전극막에 상기 적층 방향으로 연장되는 제2 관통 홀을 형성하는 공정과,
상기 스페이서막을 제거하는 공정과,
상기 제2 관통 홀 및 상기 제3 관통 홀의 내면 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 제2 반도체막을 형성하는 공정과,
상기 제2 반도체막에 대하여 불순물을 주입하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 제7항에 있어서, 상기 불순물을 주입하는 공정은,
상기 적층 방향으로부터 불순물을 주입하는 공정과,
상기 적층 방향에 대하여 경사진 방향으로부터 불순물을 주입하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 반도체 기억 장치의 제조 방법으로서,
각각 복수의 제1 절연막 및 제1 전극막을 교대로 적층함으로써, 적층체를 형성하는 공정과,
상기 적층체에, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀을 형성하는 공정과,
상기 제1 관통 홀의 내면 상에 메모리막을 형성하는 공정과,
상기 메모리막 상에 제1 반도체막을 형성하는 공정과,
상기 적층체 상에 제2 전극막을 형성하는 공정과,
상기 제2 전극막 상에 제2 절연막을 형성하는 공정과,
상기 제2 절연막에, 상기 적층 방향으로 연장되는 제3 관통 홀을 형성하는 공정과,
상기 제2 절연막을 마스크로 하여 에칭을 실시함으로써, 상기 제2 전극막에 상기 적층 방향으로 연장되는 제2 관통 홀을 형성하는 공정과,
상기 제3 관통 홀을 확대하는 공정과,
상기 제2 관통 홀 및 상기 제3 관통 홀의 내면 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 제2 반도체막을 형성하는 공정과,
상기 제2 반도체막에 대하여 불순물을 주입하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 제9항에 있어서, 상기 제3 관통 홀의 확대는, 웨트 처리에 의해 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제9항에 있어서, 상기 불순물을 주입하는 공정은,
상기 적층 방향으로부터 불순물을 주입하는 공정과,
상기 적층 방향에 대하여 경사진 방향으로부터 불순물을 주입하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 반도체 기억 장치의 제조 방법으로서,
각각 복수의 제1 절연막 및 제1 전극막을 교대로 적층함으로써, 적층체를 형성하는 공정과,
상기 적층체에, 상기 제1 절연막 및 상기 제1 전극막의 적층 방향으로 연장되는 제1 관통 홀을 형성하는 공정과,
상기 제1 관통 홀의 내면 상에 메모리막을 형성하는 공정과,
상기 메모리막 상에 제1 반도체막을 형성하는 공정과,
상기 적층체 상에 제2 전극막을 형성하는 공정과,
상기 제2 전극막 상에 제2 절연막을 형성하는 공정과,
상기 제2 절연막에, 상기 적층 방향으로 연장되는 제3 관통 홀을 형성하는 공정과,
상기 제2 절연막을 마스크로 하여 에칭을 실시함으로써, 상기 제2 전극막의 상부에 오목부를 형성하는 공정과,
상기 제3 관통 홀을 확대하는 공정과,
상기 제3 관통 홀이 확대된 상기 제2 절연막을 마스크로 하여 에칭을 실시함으로써, 상기 적층 방향으로 연장되어 내면에 상측이 하측보다 굵어지는 단차가 형성된 제2 관통 홀을 형성하는 공정과,
상기 제2 관통 홀 및 상기 제3 관통 홀의 내면 상에 게이트 절연막을 형성하는 공정과,
상기 게이트 절연막 상에 제2 반도체막을 형성하는 공정과,
상기 제2 반도체막에 대하여 불순물을 주입하는 공정을 구비한 것을 특징으로 하는 반도체 기억 장치의 제조 방법. - 제12항에 있어서, 상기 제3 관통 홀의 확대는, 웨트 처리에 의해 행하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
- 제12항에 있어서, 상기 불순물을 주입하는 공정은,
상기 적층 방향으로부터 불순물을 주입하는 공정과,
상기 적층 방향에 대하여 경사진 방향으로부터 불순물을 주입하는 공정을 갖는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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