CN102130130A - 记忆体元件及其制造方法 - Google Patents

Abstract

本发明是有关于一种记忆体元件及其制造方法。该记忆体元件，包括基底、导体层、电荷储存层、多个隔离结构、多个第一掺杂区以及多个第二掺杂区。其中，基底中具有多个沟渠；导体层配置在基底上且填入沟渠中；电荷储存层配置在基底与导体层之间；隔离结构分别配置在相邻两沟渠之间的基底中；第一掺杂区分别配置在各隔离结构与各沟渠之间的基底上部中；第二掺杂区分别配置在沟渠底部的基底中，并且各隔离结构位于相邻两个第二掺杂区之间。本发明还提供了一种记忆体元件的制造方法。

Description

记忆体元件及其制造方法

技术领域

本发明涉及一种记忆体元件及其制造方法，特别是涉及一种具有隔离结构的记忆体元件及其制造方法。

背景技术

记忆体为设计来储存资讯或资料的半导体元件。当电脑微处理器的功能变得越来越强，软件所进行的程序与运算也随之增加。因此，记忆体的容量需求也就越来越高。在各式的记忆体产品中，非挥发性记忆体允许多次的资料程序化、读取及擦除操作，且其中储存的资料即使在记忆体被断电后仍可以保存。基于上述优点，非挥发性记忆体已成为个人电脑和电子设备所广泛采用的一种记忆体。

非挥发性记忆体中的可电擦除可程序化只读记忆体(ElectricallyErasable Programmable Read Only Memory，EEPROM)具有可进行多次资料的存入、读取、擦除等动作，且存入的资料在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种记忆体元件。典型的可电擦除且可程序化只读记忆体是以掺杂的多晶硅制作浮置栅极(Floating Gate)与控制栅极(Control Gate)。当记忆体进行程序化(Program)时，注入浮置栅极的电子会均匀分布于整个多晶硅浮置栅极层之中。然而，当多晶硅浮置栅极层下方的穿隧氧化层有缺陷存在时，就容易造成元件的漏电流，影响元件的可靠度。

因此，为了解决可电擦除可程序化只读记忆体元件漏电流的问题，目前现有习知的一种方法是采用含有非导体的电荷储存层的堆叠式(Stacked)栅极结构来取代多晶硅浮置栅极。以电荷储存层取代多晶硅浮置栅极的另一项优点是，在元件程序化时，电子仅会在接近源极或漏极上方的通道局部性地储存。因此，在进行程序化时，可以分别对堆叠式栅极一端的源极区与控制栅极施加电压，而在接近于堆叠式栅极另一端的漏极区的氮化硅层中产生高斯分布的电子，并且也可以分别对堆叠式栅极一端的漏极区与控制栅极施加电压，而在接近于堆叠式栅极另一端的源极区的氮化硅层中产生高斯分布的电子。故而，藉由改变控制栅极与其两侧的源极/漏极区所施加的电压，可以在单一的氮化硅层之中存在两群具有高斯分布的电子、单一群具有高斯分布的电子或是不存在电子。因此，这种以氮化硅材料取代浮置栅极的快闪记忆体，可以在单一的记忆胞之中写入四种状态，是一种单一记忆胞二位元(2bits/1cell)的快闪记忆体。

为了提升单一记忆胞的位元数，现有习知技术中有一种具有垂直记忆胞的记忆体结构，这是一种单一记忆胞四位元(4bits/1cell)的快闪记忆体。然而，此具有垂直记忆胞的记忆体结构在相邻两垂直记忆胞之间容易发生电荷击穿(punch through)的现象，而产生严重漏电流的问题。此外，由于相邻的垂直记忆胞太过紧密配置，通常会在程序化时产生干扰。

由此可见，上述现有的记忆体元件及其制造方法在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆体元件及其制造方法，以达到更高的记忆体密度，且能解决上述问题以使记忆体元件保有一定水准的元件效能，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的记忆体元件存在的缺陷，而提供一种新的记忆体元件，所要解决的技术问题是使其具有隔离结构，非常适于实用。

本发明的另一目的在于，的目的在于，克服现有的记忆体元件的制造方法存在的缺陷，而提供一种新的记忆体元件的制造方法，所要解决的技术问题是使其可以有效隔离掺杂区并缩减元件尺寸，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆体元件，其包括：一基底，该基底中具有多个沟渠；一导体层，配置在该基底上且填入该些沟渠；一电荷储存层，配置在该基底与该导体层之间；多个隔离结构，配置在该些沟渠之间的该基底中；多个第一掺杂区，分别配置在该些隔离结构与该些沟渠之间的该基底上部中；以及多个第二掺杂区，分别配置在该些沟渠底部的该基底中，其中该些隔离结构分别位于相邻两个第二掺杂区之间。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体元件，其中该些隔离结构的深度约介于0.15μm至0.35μm之间。

前述的记忆体元件，其中该些隔离结构的宽度约介于0.005μm至0.03μm之间。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆体元件的制造方法，该方法包括：在一基底中形成多个隔离间隙和多个沟渠，该些隔离间隙与该些沟渠相邻排列；在该些隔离间隙中形成填满该些隔离间隙的多个隔离结构；在该基底中形成多个第一掺杂区与多个第二掺杂区，该些第一掺杂区分别形成在该些沟渠与该些隔离结构之间的该基底上部中，而该些第二掺杂区分别形成在该些沟渠底部的该基底中，其中该些隔离结构分别位于相邻两个第二掺杂区之间；在该基底及该些沟渠的表面上形成一电荷储存层；以及在该基底上形成一导体层，该导体层覆盖该电荷储存层且填满该些沟渠。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体元件的制造方法，其中该些隔离结构的深度会深于该些第二掺杂区的深度。

前述的记忆体元件的制造方法，其中该些隔离结构的深度约介于0.15μm至0.35μm之间。

前述的记忆体元件的制造方法，其中该些隔离结构的宽度约介于0.005μm至0.03μm之间。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆体元件，其包括：一基底，具有多个第一部分与多个第二部分，该些第一部分具有一第一高度的一第一上表面，该些第二部分具有一第二高度的一第二上表面，其中该第一高度高于该第二高度；一导体层，配置在该基底上且覆盖该第一上表面与该第二上表面；一电荷储存层，配置在该基底与该导体层之间；多个隔离结构，分别配置在该基底的该些第一部分中；多个第一掺杂区，分别配置在该基底的该些第一部分中，且分别位于该些隔离结构的上部两侧；以及多个第二掺杂区，分别配置在该基底的该些第二部分中，其中该些隔离结构分别位于相邻两个第二掺杂区之间。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆体元件，其中该些隔离结构的深度会深于该些第二掺杂区的深度。

前述的记忆体元件，其中该些隔离结构的深度约介于0.15μm至0.35μm之间。

前述的记忆体元件，其中该些隔离结构的宽度约介于0.005μm至0.03μm之间。

本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：

为达到上述目的，本发明提供了一种记忆体元件，其包括基底、导体层、电荷储存层、多个隔离结构、多个第一掺杂区以及多个第二掺杂区。基底中具有多个沟渠。导体层配置在基底上且填入沟渠中。电荷储存层配置在基底与导体层之间。隔离结构分别配置在相邻两沟渠之间的基底中。第一掺杂区分别配置在各隔离结构与各沟渠之间的基底上部中。第二掺杂区分别配置在沟渠底部的基底中，其中各隔离结构分别位于相邻两个第二掺杂区之间。

另外，为达到上述目的，本发明还提供了一种记忆体元件，其包括基底、导体层、电荷储存层、多个隔离结构、多个第一掺杂区以及多个第二掺杂区。基底具有多个第一部分与多个第二部分，第一部分具有第一高度的第一上表面，第二部分具有第二高度的第二上表面，其中第一高度高于第二高度。导体层配置在基底上且覆盖第一上表面与第二上表面。电荷储存层配置在基底与导体层之间。隔离结构分别配置在基底的第一部分中。第一掺杂区分别配置在基底的第一部分中，且分别位于各隔离结构的上部两侧。第二掺杂区分别配置在基底的第二部分中，其中各隔离结构分别位于相邻两个第二掺杂区之间。

在本发明的一实施例中，记忆体元件更包括配置于电荷储存层与基底之间的底介电层以及配置于电荷储存层及导体层之间的顶介电层。

再者，为达到上述目的，本发明再提供了一种记忆体元件的制造方法，首先，在基底中形成多个隔离间隙和多个沟渠，各隔离间隙与各沟渠相邻排列。在各隔离间隙中形成填满隔离间隙的隔离结构。在基底中形成多个第一掺杂区与多个第二掺杂区。第一掺杂区分别形成在各沟渠与各该隔离结构之间的基底上部中。而第二掺杂区分别形成在沟渠底部的基底中，其中各隔离结构分别位于相邻两个第二掺杂区之间。之后，在基底及沟渠的表面上形成电荷储存层。接着，在基底上形成覆盖电荷储存层且填满沟渠的导体层。

在本发明的一实施例中，形成隔离间隙的方法包括下列步骤。先在基底上形成具有多个开口的图案化硬罩幕层。在图案化硬罩幕层的侧壁形成多个间隙壁，其中位于各开口中的相邻两间隙壁彼此互不接触。接着，以图案化硬罩幕层与间隙壁为罩幕，移除部分基底，以形成隔离间隙。上述图案化硬罩幕层、间隙壁与基底例如是具有不同的蚀刻选择性，其中图案化硬罩幕层的材料例如是氮化硅，而间隙壁的材料例如是氧化硅。

在本发明的一实施例中，形成该些沟渠的方法例如是先移除图案化硬罩幕层与位于图案化硬罩幕层下方的部分基底，以形成沟渠，接着再移除间隙壁。

在本发明的一实施例中，上述在形成图案化硬罩幕层之前，更包括在基底表面形成缓冲层。

在本发明的一实施例中，上述在形成隔离结构的同时，更包括在沟渠的侧壁表面上形成氧化层。

在本发明的一实施例中，形成隔离结构的方法包括进行氧化工艺。

在本发明的一实施例中，上述的隔离结构的深度会深于第二掺杂区的深度。

在本发明的一实施例中，上述的隔离结构的深度约介于0.15μm至0.35μm之间。

在本发明的一实施例中，上述的隔离结构的宽度约介于0.005μm至0.03μm之间。

在本发明的一实施例中，上述的隔离结构的材料例如是氧化硅。

在本发明的一实施例中，形成第一掺杂区与第二掺杂区的方法包括进行垂直式离子植入工艺。

在本发明的一实施例中，记忆体元件的制造方法更包括在第一掺杂区上形成多个第一接触窗，以及在第二掺杂区上形成多个第二接触窗。

在本发明的一实施例中，记忆体元件的制造方法更包括在电荷储存层与基底之间形成底介电层，以及在电荷储存层与导体层之间形成顶介电层。

借由上述技术方案，本发明记忆体元件及其制造方法至少具有下列优点及有益效果：

基于以上所述，本发明的记忆体元件具有隔离结构，可以适当隔绝相邻记忆胞的垂直通道区，而有效抑制记忆胞之间由二次电子所引起的操作干扰。此外，隔离结构还可以隔离相邻的第二掺杂区，因此可以缩小相邻的第二掺杂区之间的间距，并防止第二掺杂区之间发生击穿(punchthrough)。

再者，本发明的记忆体元件的制造方法在进行离子植入之前进行氧化工艺以形成隔离结构，可避免将掺质植入位于隔离结构底部的基底中，而有效隔离相邻的第二掺杂区。因此，利用本发明的记忆体元件的制造方法可以使所形成的记忆胞尺寸更为缩减，以提高储存密度。

综上所述，本发明是有关于一种记忆体元件及其制造方法。该记忆体元件，包括基底、导体层、电荷储存层、多个隔离结构、多个第一掺杂区以及多个第二掺杂区。其中，基底中具有多个沟渠；导体层配置在基底上且填入沟渠中；电荷储存层配置在基底与导体层之间；隔离结构分别配置在相邻两沟渠之间的基底中；第一掺杂区分别配置在各隔离结构与各沟渠之间的基底上部中；第二掺杂区分别配置在沟渠底部的基底中，并且各隔离结构位于相邻两个第二掺杂区之间。本发明还提供了一种记忆体元件的制造方法。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A是依照本发明的一实施例的一种记忆体元件布局的俯视示意图。

图1B是沿着图1A中I-I线段的剖面示意图。

图1C是沿着图1A中II-II线段的剖面示意图。

图2A至图2E是依照本发明的一实施例的一种记忆体元件的制造流程的剖面示意图。

100、200：基底         100a：第一部分

100b：第二部分         102、230：导体层

104、226：电荷储存层   106、216：隔离结构

108、218：第一掺杂区   110、220：第二掺杂区

112、212：沟渠         114、224：底介电层

116、228：顶介电层     120：介电层

122、124：接触窗插塞   126：金属导线

130、240：记忆胞       132、222：垂直通道区

202：图案化硬罩幕层    202a：开口

204：间隙壁材料层      206：缓冲层

208：间隙壁            210：隔离间隙

214：氧化层

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆体元件及其制造方法其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。

图1A是依照本发明的一实施例的一种记忆体元件布局的俯视示意图。为简化图示以方便说明，图1A中主要是绘示字元线、位元线、掺杂区与隔离结构的布局。图1B是沿着图1A中I-I线段的剖面示意图。图1C是沿着图1A中II-II线段的剖面示意图。

请同时参阅图1A与图1B所示，本发明一实施例的记忆体元件包括基底100、导体层102、电荷储存层104、多个隔离结构106、多个第一掺杂区108及多个第二掺杂区110。基底100例如是P型或N型基底，其可为硅基底或其他半导体基底。在一实施例中，基底100中还可以配置有井区(未绘示)。当记忆体元件为N型通道元件，井区可以是P型井区；当记忆体元件为P型通道元件，井区可以是N型井区。基底100中具有多个沟渠112，其是以彼此平行的方式而配置。沟渠112例如是沿着图1A所示的Y方向延伸。在一实施例中，沟渠112的深度约介于0.15μm至0.3μm之间，且沟渠112的宽度约介于0.05μm至0.25μm之间。此外，相邻沟渠112之间的间距(pitch)可经由适当定义以提供足够的空间，避免程序化时互相干扰。在一实施例中，相邻沟渠112之间的间距约介于0.05μm至0.25μm之间。在一实施例中，基底100具有多个第一部分100a与多个第二部分100b。第一部分100a具有第一高度的第一上表面，第二部分100b具有第二高度的第二上表面，其中第一高度高于第二高度。也就是说，沟渠112例如是对应配置在基底100的第二部分100b，而相邻两沟渠112之间例如是对应基底100的第一部分100a。

导体层102配置在基底100上并填入沟渠112，且覆盖第一部分100a的第一上表面与第二部分100b的第二上表面。导体层102的材料例如是掺杂多晶硅、金属或是多晶硅与金属的组合。导体层102例如是沿着图1A所示的X方向延伸，以作为字元线。

电荷储存层104延伸配置在导体层102与基底100之间。电荷储存层104的材料包括电荷陷入材料，其例如是氮化硅。在一实施例中，电荷储存层104的下方更包括底介电层114，且电荷储存层104的上方更包括顶介电层116，以形成复合介电层。底介电层114例如是配置在电荷储存层104与基底100之间。在一实施例中，底介电层114为单层结构形式的介电材料，其可以是低介电常数(low-K)材料或高介电常数(high-K)材料，其中低介电常数材料例如是氧化硅，而高介电常数材料例如是氧化铝铪(HfAlO)。在一实施例中，底介电层114也可以是基于能隙工程(bandgap engineered，BE)的多层结构形式，以达到较高的注入电流、较快的程序化速度及较佳的保存力。当底介电层114包含多层薄膜时，其例如是低介电常数/高介电常数材料的堆叠结构或低介电常数/高介电常数/低介电常数材料的堆叠结构。低介电常数/高介电常数材料的堆叠结构可以是氧化硅/氧化硅铪(HfSiO)、氧化硅/氧化铪(HfO₂)或氧化硅/氮化硅。低介电常数/高介电常数/低介电常数材料的堆叠结构可以是氧化硅/氮化硅/氧化硅或氧化硅/氧化铝(Al₂O₃)/氧化硅。顶介电层116例如是配置在电荷储存层104与导体层102之间。在一实施例中，顶介电层116可以为单层结构形式的介电材料，其例如是氧化硅、氧化铝铪(HfAlO)或氧化铝(Al₂O₃)。

隔离结构106配置于相邻沟渠112之间的基底100中。亦即，隔离结构106例如是配置在基底100的第一部分100a中，并从第一部分100a的第一上表面往下延伸。隔离结构106例如是沿着图1A所示的Y方向延伸。在一实施例中，隔离结构106的深度约介于0.15μm至0.35μm之间，且隔离结构106的宽度约介于0.005μm至0.03μm之间。隔离结构106的材料包括氧化硅。

第一掺杂区108例如作为其埋入式扩散(buried diffusion，BD)，其分别配置在各隔离结构106的上部两侧的基底100中。第一掺杂区108例如是配置在第一部分100a中，且分别位于隔离结构106的上部两侧。第一掺杂区108例如是沿着图1A所示的Y方向延伸，以作为位元线。更具体而言，第一掺杂区108配置在隔离结构106与沟渠112侧壁之间的上部基底100中，且位于相邻沟渠112之间的两个第一掺杂区108彼此被隔离结构106所分离。

第二掺杂区110例如作为其埋入式扩散(BD)，其分别配置于沟渠112的底部下方的基底100中，亦即第二掺杂区110例如是配置在第二部分100b中。第二掺杂区110例如是沿着图1A所示的Y方向延伸，以作为位元线。各隔离结构106例如是位于相邻两个第二掺杂区110之间，以隔离相邻的第二掺杂区110而避免击穿(punch through)的发生。在一实施例中，隔离结构106的深度会深于第二掺杂区110的深度，以使相邻两个第二掺杂区110的扩散范围彼此互不接触。此外，第二掺杂区110的扩散范围与位于同一沟渠112的相对应的第一掺杂区108的扩散范围彼此分离。在一实例中，第一掺杂区108的扩散范围深度约介于0.03μm至0.08μm之间，而第二掺杂区110的扩散范围深度约介于0.03μm至0.08μm之间。

另外，请同时参阅图1A与图1C所示，本发明一实施例的记忆体元件更包括多个接触窗插塞122、124及金属导线126。接触窗插塞122、124形成在介电层120中，介电层120例如是作为层间介电层(inter-layerdielectric，ILD)。金属导线126例如是沿着图1A所示的Y方向延伸，而与字元线交错。详言之，接触窗插塞122配置在第一掺杂区108与隔离结构106上，且分别连接第一掺杂区108及金属导线126。接触窗插塞124配置在第二掺杂区110上，且分别连接第二掺杂区110及金属导线126。在一实施例中，更可以在接触窗插塞122及第一掺杂区108之间或是接触窗插塞124与第二掺杂区110之间形成自对准硅化物(salicide)，以降低介面的阻值。

如图1A至图1C所示，本发明的记忆体元件包括多个记忆胞130，且各记忆胞130可藉由导体层102(即字元线)在X方向上彼此电性连接。此外，在单一记忆胞130中具有垂直通道区132，且各记忆胞130例如是以镜像对称(mirror symmetry)的方式配置。在一实施例中，位于同一沟渠112的两个记忆胞130共用相同的第二掺杂区110，且分别位于相邻两沟渠112的两个记忆胞130会被隔离结构106分隔开。

由于相邻沟渠112之间的基底100中具有隔离结构106，因此可以适当隔绝相邻记忆胞130的垂直通道区132，而有效抑制记忆胞130之间由二次电子所引起的操作干扰。再者，藉由隔离结构106可隔离相邻的第二掺杂区110，因此可缩小相邻的第二掺杂区110之间的间距，也可以防止相邻两第二掺杂区110发生击穿(punch through)问题。

接下来将利用剖面示意图继续说明本发明实施例的记忆体元件的制造方法。以下所述的流程仅是为了详细说明本发明实施例的方法在形成如图1B所示的记忆体元件的制作流程，以使熟习此项技术的技术人员能够据以实施，但并非用以限定本发明的范围。

图2A至图2E是依照本发明的一实施例的一种记忆体元件的制造流程的剖面示意图。

请参阅图2A所示，提供基底200，其可以为P型或N型基底。基底200例如是硅基底或其他半导体基底。在一实施例中，更包括在基底200中形成井区(未绘示)。当记忆体元件为N型通道元件，井区可以是P型井区；当记忆体元件为P型通道元件，井区可以是N型井区。

在基底200上形成图案化硬罩幕层202。图案化硬罩幕层202例如是具有多个开口202a，以暴露出基底200的部分表面。之后，在基底200上形成间隙壁材料层204。间隙壁材料层204例如是覆盖图案化硬罩幕层202并填入开口202a。图案化硬罩幕层202、间隙壁材料层204与基底200例如是具有不同的蚀刻选择性。在一实施例中，图案化硬罩幕层202的材料可以是氮化硅，而间隙壁材料层204的材料可以是氧化硅。此外，在形成图案化硬罩幕层202之前，还可在基底200表面上形成缓冲层(buffer layer)206。缓冲层206例如是形成在图案化硬罩幕层202与基底200之间，以提升图案化硬罩幕层202对基底200表面的附着能力，并防止应力对基底200造成影响。缓冲层206的材料例如是氧化硅，且其形成方法可以是化学气相沉积法或热氧化法。

请参阅图2B所示，进行非等向性蚀刻工艺移除部分间隙壁材料层204，以在图案化硬罩幕层202的侧壁上形成多个间隙壁208。位于相同开口202a中的相邻两间隙壁208彼此互不接触而暴露出部分基底200，用以定义后续预形成的隔离间隙。接着，以图案化硬罩幕层202与间隙壁208为罩幕，移除部分基底200，以形成多个隔离间隙210。

请参阅图2C所示，移除图案化硬罩幕层202和缓冲层206，以暴露出部分基底200表面。接着，以间隙壁208为罩幕，移除暴露出的部分基底200，以形成多个沟渠212。移除基底200以形成沟渠212的方法例如是进行蚀刻工艺。在一实施例中，在形成沟渠212的同时，也会移除位于隔离间隙210中的部分基底200，以加深隔离间隙210的深度。

在一实施例中，沟渠212的深度约介于0.15μm至0.3μm之间，且沟渠212的宽度约介于0.05μm至0.25μm之间。此外，相邻沟渠212之间的间距约介于0.05μm至0.25μm之间。在一实施例中，隔离间隙210的深度约介于0.15μm至0.35μm之间，且隔离间隙210的宽度约介于0.005μm至0.03μm之间，以避免程序化时互相干扰。

请参阅图2D所示，移除间隙壁208。随之，进行氧化工艺，以在基底200表面与沟渠212表面上顺应性地形成氧化层214，并在隔离间隙210中形成多个隔离结构216。隔离结构216例如是填满隔离间隙210。形成氧化层214与隔离结构216的方法可以利用热氧化法(thermal oxidation)或快速热处理(rapid thermal process，RTP)，其中快速热处理例如是原位蒸汽生成(in-situ steam generation，ISSG)氧化工艺。

随之，进行离子植入工艺来植入掺质至基底200中，以在基底200中形成多个第一掺杂区218及多个第二掺杂区220，而作为位元线。第一掺杂区218例如是分别形成在沟渠212之间的基底200中。详言之，第一掺杂区218分别形成在各隔离结构216与各沟渠212侧壁之间的上部基底200中，且位于相邻沟渠212之间的两个第一掺杂区218彼此被隔离结构216所分离。第二掺杂区220例如是分别形成在沟渠212底部的基底200中，且各隔离结构216例如是位于相邻两个第二掺杂区220之间。在一实施例中，隔离结构216的深度会深于第二掺杂区220的深度，以使相邻两第二掺杂区220的扩散范围彼此互不接触。

在一实施例中，进行离子植入工艺所使用的能量约为10-30KeV，且使用的剂量约为1E+15-5E+15cm^-2。而且，离子植入工艺例如是利用0°的倾斜角而以垂直的方式植入掺质。当基底200为P型基底时，第一掺杂区218与第二掺杂区220例如是形成N型掺杂区；当基底200为N型基底时，第一掺杂区218与第二掺杂区220例如是形成P型掺杂区。此外，在进行离子植入工艺之后，还可选择性地进行回火工艺，以活化掺质。

在此说明的是，由于形成于沟渠212表面的氧化层214例如是位于后续预形成的记忆胞的垂直通道区222上，因此在离子植入工艺中，氧化层214可有助于防止形成于沟渠212上部的第一掺杂区218及沟渠212底部的第二掺杂区220发生桥接等问题。如此一来，第二掺杂区220的扩散范围与位于同一沟渠212的相对应的第一掺杂区218的扩散范围彼此分离。此外，藉由先进行氧化工艺形成隔离结构216，可有效避免将掺质植入位于隔离结构216底部的基底200中。因此，可以防止相邻的第二掺杂区220发生击穿(punch through)等影响元件效能的问题。

请参阅图2E所示，移除氧化层214，再依序在基底200及沟渠212的表面上顺应性地形成底介电层224、电荷储存层226及顶介电层228。底介电层224的材料例如是低介电常数或高介电常数材料。在一实施例中，底介电层224可以是单层结构形式或是基于能隙工程(BE)的多层结构形式。单层结构的底介电层224的材料例如是氧化硅或氧化铝铪(HfAlO)。多层结构的底介电层224可以是低介电常数/高介电常数材料的堆叠结构或低介电常数/高介电常数/低介电常数材料的堆叠结构，其例如为氧化硅/氧化硅铪(HfS iO)、氧化硅/氧化铪(HfO₂)、氧化硅/氮化硅、氧化硅/氮化硅/氧化硅或氧化硅/氧化铝(Al₂O₃)/氧化硅。电荷储存层226的材料包括电荷陷入材料，其例如是氮化硅。顶介电层228可以为单层结构形式的介电材料，其例如是氧化硅、氧化铝铪(HfAlO)或氧化铝(Al₂O₃)。

之后，在基底200上形成导体层230。导体层230例如是覆盖顶介电层228并填入沟渠212。导体层230的材料例如是掺杂多晶硅、金属或是多晶硅与金属的组合。接着，图案化导体层230，以形成字元线。

此外，在一实施例中，还可以在基底200上进一步形成层间介电层(ILD)、接触窗插塞与金属导线，以完成本发明一实施例的记忆体元件。特别注意的是，上述构件如层间介电层(ILD)、接触窗插塞与金属导线的形成方法及顺序，为本领域具有通常知识的技术人员所熟知，故在此不再另行赘述。

根据上述方法形成的记忆体元件包括多个记忆胞240。此外，在单一记忆胞240中具有垂直通道区222，且各记忆胞240例如是以镜像对称的方式配置。在一实施例中，位于同一沟渠212的两个记忆胞240共用相同的第二掺杂区220，且分别位于相邻两沟渠212的两个记忆胞240的垂直通道区222会被隔离结构216分隔开，因而能够显著抑制记忆胞240之间由二次电子所引起的操作干扰。由于隔离结构216可隔离相邻的第二掺杂区220，因此可有效缩减相邻两个第二掺杂区220之间的间距。如此一来，不仅可利用单一记忆胞240中具有垂直通道区222来提高储存密度，还可藉由隔离结构216而进一步缩小记忆胞240的元件尺寸。

综上所述，上述实施例的记忆体元件及其制造方法至少具有下列优点：

1.上述实施例的记忆体元件包括隔离结构以隔离相邻两个记忆胞的垂直通道区与位于相邻两沟渠底部的掺杂区，因此在相同的阵列面积下可进一步提升具有垂直通道区的记忆胞的积集度，并充分抑制操作各位元时的相互干扰。

2.上述实施例的记忆体元件的制造方法藉由在相邻两沟渠之间形成隔离结构，因此可以防止形成在相邻的沟渠底部的掺杂区发生击穿等问题。

3.上述实施例的记忆体元件的制造方法藉由在进行离子植入形成掺杂区之前先进行氧化工艺，以在垂直通道区的表面形成氧化层，而能够避免形成于沟渠上部的掺杂区与形成于沟渠底部的掺杂区之间发生桥接。

4.上述实施例的记忆体元件的制造方法能够应用在所有电荷捕捉记忆体结构上，且能够轻易地与现有的半导体工艺相整合，工艺简单并可有助于缩小记忆胞的元件尺寸，也可以更有效地提升储存密度。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (11)

1.一种记忆体元件，其特征在于其包括：

一基底，该基底中具有多个沟渠；

一导体层，配置在该基底上且填入该些沟渠；

一电荷储存层，配置在该基底与该导体层之间；

多个隔离结构，配置在该些沟渠之间的该基底中；

多个第一掺杂区，分别配置在该些隔离结构与该些沟渠之间的该基底上部中；以及

多个第二掺杂区，分别配置在该些沟渠底部的该基底中，其中该些隔离结构分别位于相邻两个第二掺杂区之间。

2.根据权利要求1所述的记忆体元件，其特征在于其中该些隔离结构的深度介于0.15μm至0.35μm之间。

3.根据权利要求1所述的记忆体元件，其特征在于其中该些隔离结构的宽度介于0.005μm至0.03μm之间。

4.一种记忆体元件的制造方法，其特征在于该方法包括：

在一基底中形成多个隔离间隙和多个沟渠，该些隔离间隙与该些沟渠相邻排列；

在该些隔离间隙中形成填满该些隔离间隙的多个隔离结构；

在该基底中形成多个第一掺杂区与多个第二掺杂区，该些第一掺杂区分别形成在该些沟渠与该些隔离结构之间的该基底上部中，而该些第二掺杂区分别形成在该些沟渠底部的该基底中，其中该些隔离结构分别位于相邻两个第二掺杂区之间；

在该基底及该些沟渠的表面上形成一电荷储存层；以及

在该基底上形成一导体层，该导体层覆盖该电荷储存层且填满该些沟渠。

5.根据权利要求4所述的记忆体元件的制造方法，其特征在于其中该些隔离结构的深度深于该些第二掺杂区的深度。

6.根据权利要求4所述的记忆体元件的制造方法，其特征在于其中该些隔离结构的深度介于0.15μm至0.35μm之间。

7.根据权利要求4所述的记忆体元件的制造方法，其特征在于其中该些隔离结构的宽度介于0.005μm至0.03μm之间。

8.一种记忆体元件，其特征在于其包括：

一基底，具有多个第一部分与多个第二部分，该些第一部分具有一第一高度的一第一上表面，该些第二部分具有一第二高度的一第二上表面，其中该第一高度高于该第二高度；

一导体层，配置在该基底上且覆盖该第一上表面与该第二上表面；

一电荷储存层，配置在该基底与该导体层之间；

多个隔离结构，分别配置在该基底的该些第一部分中；

多个第一掺杂区，分别配置在该基底的该些第一部分中，且分别位于该些隔离结构的上部两侧；以及

多个第二掺杂区，分别配置在该基底的该些第二部分中，其中该些隔离结构分别位于相邻两个第二掺杂区之间。

9.根据权利要求8所述的记忆体元件，其特征在于其中该些隔离结构的深度深于该些第二掺杂区的深度。

10.根据权利要求8所述的记忆体元件，其特征在于其中该些隔离结构的深度介于0.15μm至0.35μm之间。

11.根据权利要求8所述的记忆体元件，其特征在于其中该些隔离结构的宽度介于0.005μm至0.03μm之间。

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