CN102760740A - 非易失性存储器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种非易失性存储器件及其制造方法，所述半导体存储器件包括：衬底；在衬底之上的第一导电层；在第一导电层之上的第二导电层；设置在第二导电层之上的层叠结构，其中层叠结构包括交替层叠的多个第一层间电介质层和多个第三导电层；穿通层叠结构和第二导电层的一对第一沟道；第二沟道，所述第二沟道掩埋在第一导电层中、被第二导电层覆盖并且与所述一对第一沟道的下端耦接；以及沿着第一沟道和第二沟道的内壁形成的存储层。
Description
相关申请的交叉引用
本申请要求2011年4月29日提交的韩国专利申请No.10-2011-0040893和2011年12月13日提交的No.10-2011-0133970的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种非易失性存储器件及其制造方法，更具体而言涉及一种具有沿着自衬底垂直突出的沟道形成存储器单元的三维结构的非易失性存储器件及其制造方法。
背景技术
非易失性存储器件即使在断电时也能保持数据。诸如快闪存储器件的各种非易失性存储器件得到了广泛应用。
二维结构的存储器件在硅衬底上形成为单层，且随其集成度的提高已达到其结构极限。为了解决上述问题，提出了具有三维结构的非易失性存储器件。非易失性存储器件包括沿沟道层叠的多个存储器单元，并且沟道自硅衬底垂直地突出。
图1是说明现有的具有三维结构的非易失性存储器件的截面图。
参见图1，在衬底11之上形成有用于形成管沟道晶体管的栅电极的第一导电层12，并且在第一导电层12之上形成有层叠结构，所述层叠结构中交替层叠了用于形成多个存储器单元的栅的第二导电层14和用于隔离或分隔第二导电层14的每层的层间电介质层13。交替层叠有层间电介质层13和第二导电层14的层叠结构在下文被称为单元栅结构CGS(cell gate structure)。
一对单元沟道孔通过穿通单元栅结构CGS而被设置在单元栅结构CGS的内部，并且在第一导电层12的内部设置有用于将下部的单元沟道孔耦接的管沟道孔。在单元沟道孔和管沟道孔的内壁上形成有存储层15，并且具有存储层15的单元沟道孔和管沟道孔被沟道层16填充。
结果，在衬底11之上设置了第一导电层12和由形成在管沟道孔内部的存储层15和沟道层16所形成的管沟道晶体管。在管沟道晶体管之上，在一对单元沟道孔的内部形成有存储层15和沟道层16。由第二导电层14形成的多个存储器单元沿着存储层15和沟道层16垂直层叠，并且针对每个沟道孔被缝隙T隔离。针对每个单元沟道孔而隔离的存储器单元经由设置在存储器单元下方的管沟道晶体管而串联地耦接，以便形成串。
然而，根据现有技术，用作管沟道晶体管的栅电极的第一导电层12要与用作存储器单元的栅电极的第二导电层14隔离。因此，在第一导电层12之上设置层间电介质层13。
层间电介质层13的存在允许第一导电层12与填充管沟道孔的沟道层16的侧表面和下表面接触。在这种情况下，施加给第一导电层12的栅偏压可能不会充分地供应到填充管沟道孔的沟道层16。尤其地，由于没有在第一导电层12与最下层的第二导电层14之间的区域(称作“A”)处的沟道层16中形成反型层，因此管沟道晶体管的导通电流(Ion)特性可能会恶化，这导致非易失性存储器件操作不良。
发明内容
本发明的示例性实施例涉及一种具有三维结构且具有改善的操作特性的非易失性存储器件及其制造方法，在所述非易失性存储器件中，存储器单元沿着自表面垂直突出的沟道形成并且在存储器单元的下方设置有管沟道晶体管。
根据本发明的一个示例性实施例，一种非易失性存储器件，包括：衬底；在所述衬底之上的第一导电层；在所述第一导电层之上的第二导电层；设置在所述第二导电层之上的层叠结构，其中所述层叠结构包括交替层叠的多个第一层间电介质层和多个第三导电层；穿通所述层叠结构和第二导电层的一对第一沟道；第二沟道，所述第二沟道掩埋在第一导电层中、被第二导电层覆盖并且与所述一对第一沟道的下端相互耦接；以及沿着第一沟道和第二沟道的内壁形成的存储层。
根据本发明的另一个示例性实施例，一种制造非易失性存储器件的方法，包括以下步骤：在衬底之上形成第一导电层，在所述第一导电层的内部具有第一牺牲层图案；在所述第一牺牲层图案和所述第一导电层之上形成第二导电层；在所述第二导电层之上形成包括交替层叠的多个第一材料层和多个第二材料层的层叠结构；形成一对第一沟道孔，所述一对第一沟道孔通过穿通所述层叠结构和所述第二导电层而暴露出所述第一牺牲层图案；通过去除所述第一牺牲层图案来形成与所述一对第一沟道孔耦接的第二沟道孔；以及在所述第二沟道孔和所述一对第一沟道孔的内壁上形成存储层和沟道层。
附图说明
图1是说明现有的具有三维结构的非易失性存储器件的截面图。
图2至12是说明根据本发明的第一示例性实施例的具有三维结构的非易失性存储器件及其制造方法的截面图。
图13A至图13C示出根据本发明的一个示例性实施例的非易失性存储器件的效果。
图14和图15是说明制造图12所示的非易失性存储器件的另一种方法的截面图。
图16和图17是说明制造图12所示的非易失性存储器件的又一种方法的截面图。
图18和图19是说明根据本发明的第二示例性实施例的具有三维结构的非易失性存储器件及其制造方法的截面图。
图20是说明根据本发明的第三示例性实施例的具有三维结构的非易失性存储器件及其制造方法的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，并本发明不应被解释为限定为本文所提供的实施例。另外，提供这些实施例是为了使本说明书充分和完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的不同附图和实施例中表示相同的部分。
附图并非按比例绘制，并且在某些情况下为了清楚地示出实施例的特征，可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。
图2至图12是说明根据本发明的第一示例性实施例的具有三维结构的非易失性存储器件及其制造方法的截面图。具体地，图12是说明根据本发明的第一示例性实施例的具有三维结构的非易失性存储器件的截面图。图2至图11是说明制造图12所示的非易失性存储器件的中间过程的截面图。
参见图2，在衬底110之上形成用于形成管沟道晶体管的栅电极的第一导电层120。
衬底110可以包括半导体衬底，诸如硅衬底，且在半导体衬底之上设置绝缘层，诸如氧化硅层。第一导电层120可以包括掺杂有杂质的多晶硅层。
随后，通过选择性地刻蚀第一导电层120而在第一导电层120中形成凹槽，并且通过用电介质材料例如氮化硅层填充凹槽来形成掩埋在第一导电层120内部的第一牺牲层图案130。
第一牺牲层图案130限定出下文要描述的要形成管沟道晶体管的沟道的空间。下文将此空间称为管沟道孔。管沟道孔即第一牺牲层图案130可以具有图中所示的截面方向上的纵轴(称为x轴方向)和与截面方向交叉的方向上的横轴(下文称为z轴方向)。可以沿图中所示的截面方向(x轴方向)和与截面方向交叉的方向(y轴方向)以矩阵的形式布置多个第一牺牲层图案130。尽管图中示例性地示出了沿着截面方向(x轴方向)排列的三个第一牺牲层图案130，但是本发明的范围和精神不限于此。
随后，在第一导电层120和第一牺牲层图案130之上形成用于形成管沟道晶体管的栅电极的第二导电层140。
换言之，第二导电层140可以与第一导电层120一起用作管沟道晶体管的栅电极。第二导电层140可以包括与第一导电层120相同的材料，例如，掺杂了杂质的多晶硅层，或者第二导电层140可以由金属或金属硅化物形成。
参见图3，交替地层叠多个第一层间电介质层150和多个第三导电层160以形成垂直地层叠在第二导电层140之上的多个存储器单元。在下文，处于描述简便的目的，将交替层叠有第一层间电介质层150和第三导电层160的层叠结构称为单元栅结构CGS。在单元栅结构CGS中，最下层和最上层可以是第一层间电介质层150。
每个第一层间电介质层150将存储器单元的两个相邻层彼此隔离或分隔开。第一层间电介质层150可以是氧化硅层。第三导电层160用于形成存储器单元的栅电极。第三导电层160可以是掺杂有杂质的多晶硅层。
随后，在单元栅结构CGS之上形成第一绝缘层170。第一绝缘层170可以保护单元栅结构CGS免受破坏，并且用作后续刻蚀或抛光单元栅结构CGS的工艺(见图4)中的抛光停止层。第一绝缘层170可以包括刻蚀速率与第一层间电介质层150的刻蚀速率不同的材料。例如，第一绝缘层170可以是氮化硅层。
参见图4，通过选择性地刻蚀在要经由后续工艺形成的单元沟道孔(参见图5的“H1”)之间的单元栅结构CGS和第一绝缘层170，在单元栅结构CGS中形成具有沿着与图中所示的截面方向交叉的方向(y轴方向)延伸或伸展的缝隙形状的第一沟槽T1和第二沟槽T2。
第一沟槽T1被形成为处在使一个第一牺牲层图案130暴露出来的一对单元沟道孔之间。第一沟槽T1使所述一对单元沟道孔之间的第三导电层160彼此隔离以形成U型串。第二沟槽T2被形成为处在一对单元沟道孔与另一对单元沟道孔之间。在本发明的本实施例中，将第一沟槽T1和第二沟槽T2形成为具有暴露出第二导电层140的深度，但是本发明的范围不限于此。第一沟槽T1和第二沟槽T2具有这样的深度，以便穿通所有的第三导电层160，并且第二沟槽T2可以通过穿通第二导电层140而使第二导电层140隔离。
可以省略第二沟槽T2的形成。尽管省略第二沟槽T2的形成且第三导电层160在不同的单元沟道孔对中彼此耦接，但是如果相应的选择晶体管对的栅彼此隔离，则可以单独地控制相邻的U型存储串。这将在下文参照图9详细描述。
随后，形成填充第一沟槽T1和第二沟槽T2的第二牺牲层图案180和第三牺牲层图案190。
可以通过在包括第一沟槽T1和第二沟槽T2的衬底之上沉积电介质材料并且利用第一绝缘层170作为抛光停止层执行抛光工艺如化学机械抛光(CMP)工艺来形成第二牺牲层图案180和第三牺牲层图案190。第二牺牲层图案180和第三牺牲层图案190可以是氧化硅层。
参见图5，一对单元沟道孔H1通过穿通单元栅结构CGS而暴露出第一牺牲层图案130，并且通过选择性地刻蚀第一绝缘层170、单元栅结构CGS和第二导电层140来形成第二导电层140。
单元沟道孔H1是要形成存储器单元的沟道的空间。为第一牺牲层图案130设置各个单元沟道孔H1对。由于在图中示出了三个第一牺牲层图案130，因此示例性地示出暴露出三个第一牺牲层图案130的六个单元沟道孔H1。每一对单元沟道孔H1沿着第一牺牲层图案130的纵轴方向排列。
参见图6，在包括单元沟道孔H1的衬底结构之上形成第四牺牲层200。第四牺牲层200可以是氮化硅层。
参见图7，通过执行抛光工艺如CMP工艺直到单元栅结构CGS的最上层的第一层间电介质层150暴露出来，来形成填充单元沟道孔H1的第四牺牲层图案200A。
此外，可以改变图4至图7的工艺的顺序。例如，在本发明的第一示例性实施例中，尽管先形成第一沟槽T1和第二沟槽T2然后在电介质材料填充第一沟槽T1和第二沟槽T2的状态下形成单元沟道孔H1，但是本发明的范围不限于此。尽管未示出，但是根据另一个示例性实施例，可以首先形成单元沟道孔H1，然后在用电介质材料填充单元沟道孔H1的同时形成第一沟槽T1和第二沟槽T2。
参见图8，顺序地形成第二层间电介质层220、第四导电层230、以及第二层间电介质层220，以在包括第二牺牲层图案180、第三牺牲层图案190和第四牺牲层图案200A的单元栅结构CGS之上形成选择晶体管。在下文，出于描述简便的目的，层叠了第二层间电介质层220、第四导电层230和第二层间电介质层220的层叠结构被称为选择栅结构SGS。
第四导电层23用来形成选择晶体管的栅电极。第四导电层230可以是掺杂了杂质的多晶硅层。第二层间电介质层220使第四导电层230与其上部结构和下部结构绝缘。第二层间电介质层220可以是氧化硅层。
随后，在选择栅结构SGS之上形成第二绝缘层250。第二绝缘层250保护选择栅结构SGS免于在后续的刻蚀和抛光选择栅结构SGS的工艺(参见图9)中受破坏，并且用作抛光停止层。第二绝缘层250可以是氮化硅层。
参见图9，通过选择性地刻蚀处于要经由后续工艺形成的选择晶体管沟道孔(参见图10的“H2”)之间的选择栅结构SGS和第二绝缘层250，来在选择栅结构SGS中形成图中所示的具有沿着与截面方向交叉的方向伸展的缝隙形状的第三沟槽T3和第四沟槽T4。第三沟槽T3和第四沟槽T4可以分别与第一沟槽T1和第二沟槽T2重叠。
第三沟槽T3要被设置在一对选择晶体管沟道孔之间。第三沟槽T3使第四导电层230在所述一对选择晶体管沟道孔之间彼此隔离，以形成漏极选择晶体管和源极选择晶体管。第四沟槽T4要被设置在不同的一对选择晶体管沟道孔之间。为了单独地控制相邻的U型存储串，在所述不同的一对选择晶体管沟道孔H2之间，第四导电层230彼此分隔开。
随后，形成填充第三沟槽T3和第四沟槽T4的第五牺牲层图案260和第六牺牲层图案270。
可以通过在包括第三沟槽T3和第四沟槽T4的衬底结构之上沉积电介质材料并且利用第二绝缘层250作为抛光停止层并执行诸如化学机械抛光(CMP)的抛光工艺，来形成第五牺牲层图案260和第六牺牲层图案270。第五牺牲层图案260和第六牺牲层图案270可以是氧化硅层。
参见图10，通过选择性地刻蚀第二绝缘层250和选择栅结构SGS来在选择栅结构SGS中形成暴露出第四牺牲层图案200A的选择晶体管沟道孔H2。选择晶体管沟道孔H2是用于形成选择晶体管的沟道的空间，且它们与单元沟道孔H1集成在一起。
图9和图10的工艺可以相互调换。具体而言，在本发明的本实施例中，先形成第三沟槽T3和第四沟槽T4，然后在第三沟槽T3和第四沟槽T4被电介质层填充的状态下，形成选择晶体管沟道孔H2。然而，本发明的范围不限于此。尽管未示出，根据本发明的另一个示例性实施例，可以先形成选择晶体管沟道孔H2，然后在选择晶体管沟道孔H2被电介质材料填充的同时，可以形成第三沟槽T3和第四沟槽T4。
参见图11，去除被第四牺牲层图案200A下方的选择晶体管沟道孔H2和第一牺牲层图案130暴露出来的第四牺牲层图案200A。
去除第四牺牲层图案200A和第一牺牲层图案130的工艺可以是湿法刻蚀工艺。当第四牺牲层图案200A和第一牺牲层图案130包括相同的材料，如氮化硅层时，可以经由使用包括磷酸的刻蚀溶液的一次性湿法刻蚀工艺来去除第四牺牲层图案200A和第一牺牲层图案130。可以经由去除第四牺牲层图案200A和第一牺牲层图案130的工艺来将第二绝缘层250一起去除。
由于上述工艺，在去除了第四牺牲层图案200A的空间内出现一对单元沟道孔H1，在去除了第一牺牲层图案130的空间内形成了管沟道孔PH。管沟道孔PH是用于形成管沟道晶体管的沟道的空间，且管沟道孔PH被设置在一对单元沟道孔H1的下方以使所述一对单元沟道孔H1彼此耦接。最后，形成U型沟道孔H2、H1和PH。
参见图12，沿着管沟道孔PH、单元沟道孔H1和选择晶体管沟道孔H2的内壁形成存储层280和沟道层290。
可以通过沿着包括管沟道孔PH、单元沟道孔H1和选择晶体管沟道孔H2的衬底结构的轮廓顺序地沉积用作存储层280的电荷阻挡层、电荷捕获层以及隧道绝缘层、在隧道绝缘层之上沉积用作沟道层290的半导体材料如多晶硅层、以及执行抛光工艺例如CMP工艺直到最上层的第二层间电介质层220暴露出来为止，来形成存储层280和沟道层290。
具体而言，电荷阻挡层防止电荷捕获层中的电荷转移到外部。电荷阻挡层可以是氧化物层。电荷捕获层捕获电荷以储存数据。电荷捕获层可以是氮化物层。隧道绝缘层用于电荷隧穿，且隧道绝缘层可以是氧化物层。简言之，存储层280可以具有氧化物-氮化物-氧化物(ONO)的三层结构。
此外，沟道层290包括：第一部分，所述第一部分形成在管沟道孔PH中且通过与用作管沟道晶体管的栅电极的第一导电层120和第二导电层140接触而被用作为管沟道晶体管的沟道；第二部分，所述第二部分形成在单元沟道孔H1中且通过与用作存储器单元的栅电极的第三导电层160接触而被用作为存储器单元的沟道；以及第三部分，所述第三部分形成在选择晶体管沟道孔H2中且通过与用作选择晶体管的栅电极的第四导电层230接触而用作选择晶体管的沟道。
在本发明的本实施例中，形成沟道层290，以填充形成存储层280的选择晶体管沟道孔H2、单元沟道孔H1和管沟道孔PH，但是本发明不限于此。根据本发明的另一示例性实施例，可以将沟道层290形成为薄的厚度，使得沟道层290不完全填充选择晶体管沟道孔H2、单元沟道孔H1、以及管沟道孔PH。
可以经由上述制造工艺制造出图12所示的根据本发明的本实施例的非易失性存储器件。
参见图12，用作管沟道晶体管的栅电极的第一导电层120和第二导电层140不仅与填充管沟道孔PH的沟道层290的侧表面和下表面接触，而且还与沟道层290的上表面(参见图12的附图标记“B”)接触。另外，与第一导电层120和第二导电层140接触的存储层280的侧表面的面积可以随第二导电层140的厚度成比例增加。因此，施加给管沟道晶体管的栅电极的栅偏压可以充分地施加给管沟道晶体管的沟道层290，且由于可以在沟道层290的与B区域接触的部分中形成反型层，因此大大增加了导通电流。这些效果得到了实验证实，且在图13A至图13C中示出。
图13A至图13C示出根据本发明的一个实施例的非易失性存储器件的效果。
图3A示出如现有技术那样的管沟道晶体管(即管沟道孔)的沟道上表面未被导电材料覆盖的情况(参见对比例)、以及如本发明的示例性实施例那样的管沟道晶体管的沟道的一部分或整个上表面被导电材料覆盖的情况(参见实验例1和2)。具体地，在实验例2的情况下，第一沟槽T1部穿通如图4和图5所示的第二导电层140，且除了形成存储器单元的沟道的那部分之外，管沟道晶体管的沟道的整个上表面被导电材料覆盖。另一方面，实验例1示出的情形是，图4和图5的第一沟槽T1被形成得足够深以穿通第二导电层140。除了形成存储器单元的沟道的那部分以及形成第一沟槽T1的那部分之外，管沟道晶体管的沟道的上表面被导电材料覆盖。
图13B是示出图13A的情况的导通电流测量结果的曲线图。
参见图13B，实验例1中所测量的导通电流大于对比例中所测量的导通电流，且实验例2中所测量的导通电流大于实验例1中所测量的导通电流。因此，可以证实导通电流随着覆盖管沟道晶体管的沟道的上表面的导电材料的面积增加而增加。
图13C是示出根据覆盖管沟道晶体管的沟道的上表面的导电材料的厚度(参见图2至图12的第二导电层140的厚度)的导通电流测量结果的曲线图。
从图13C可以看出，导通电流随着导电材料变厚而增大(参见箭头方向)。
最后，随着覆盖管沟道晶体管的沟道的上表面的导电材料的面积和/或厚度、即第二导电层140的面积和/或厚度增加，导通电流增大。
可以以各种方式来修改上述制造非易失性存储器件的方法和工艺的顺序。
例如，在本发明的本实施例中，用于形成单元栅结构CGS的工艺、用于形成穿通单元栅结构CGS的单元沟道孔H1、第一沟槽T1和第二沟槽T2的工艺、用于选择栅结构SGS的工艺、以及用于形成穿通选择栅结构SGS的选择晶体管沟道孔H2、第三沟槽T3和第四沟槽T4的工艺可以分开地执行。然而，本发明的范围不限于此。根据本发明的另一个实施例，可以一起层叠单元栅结构CGS和选择栅结构SGS，然后可以通过一起刻蚀单元栅结构CGS和选择栅结构SGS来形成穿通单元栅结构CGS和选择栅结构SGS的沟道孔和沟槽。当然，形成沟槽和沟道孔的工艺的次序可以互换。
此外，在本实施例中，通过在形成了U型沟道孔即图11的选择晶体管沟道孔H2、单元沟道孔H1和管沟道孔PH的状态下形成存储层280和沟道层290，来一起形成管沟道晶体管的栅绝缘层和沟道、存储器单元的栅绝缘层和沟道、以及选择晶体管的栅绝缘层和沟道。然而，本发明的范围不限于此，管沟道晶体管的栅绝缘层和沟道、存储器单元的栅绝缘层和沟道、以及选择晶体管的栅绝缘层和沟道可以经由分别的工艺来形成。例如，通过去除被经由图5的工艺形成的单元沟道孔H1暴露出来的第一牺牲层图案130来形成沟道孔PH，且可以在孔H1和PH中形成存储层和沟道层。之后，形成穿通选择栅结构SGS的选择晶体管沟道孔H2，且可以在选择晶体管沟道孔H2中形成栅绝缘层和沟道层。
此外，可以在单元栅结构CGS和选择栅结构SGS中使用牺牲材料来代替第三导电层160和第四导电层230，或者牺牲材料可以用来代替第一层间电介质层150和第二层间电介质层220。这将在下文参照图14至图17详细描述。
图14和图15是说明用于制造图12的非易失性存储器件的另一个示例性方法的截面图。
参见图14，执行与上面参照图2至图12所述的工艺实质上相同的工艺，除了第三导电层160被第七牺牲层360代替且第四导电层230被第八牺牲层430代替之外。第七牺牲层360和第八牺牲层430可以是氮化硅层。
参见图15，第七牺牲层360和第八牺牲层430在第二牺牲层图案180、第三牺牲层图案190、第五牺牲层图案260、和第六牺牲层图案270被去除之后被暴露出来，且去除暴露的第七牺牲层360和第八牺牲层430。
尽管图中未示出，但是随后可以通过用用于形成单元栅电极的导电材料——例如掺杂有杂质的多晶硅层或诸如钨的金属——填充去除了第七牺牲层360和第八牺牲层430的空间来形成与图12相似的结构。
另外，存储层280的电荷阻挡层可能在去除了第七牺牲层360和第八牺牲层430的工艺的中途被暴露出来和被破坏。因此，在去除第七牺牲层360和第八牺牲层430之后且在设置用于形成单元栅电极的导电材料之前，可以去除受到破坏的电荷阻挡层，或者可以另外地在受到破坏的电荷阻挡层上形成诸如氧化物层或高k电介质层(如Al2O3)的用于形成电荷阻挡层的材料。
图16和图17是说明用于制造图12的非易失性存储器件的另一种示例性方法的截面图。
参见图16，执行与上面参照图2至图12所述的工艺实质上相同的工艺，除了第一层间电介质层150被第九牺牲层350代替且第二层间电介质层220被第十牺牲层420代替之外。第九牺牲层350和第十牺牲层420可以是没有掺杂杂质的多晶硅层。
参见图17，第九牺牲层350和第十牺牲层420在第二牺牲层图案180、第三牺牲层图案190、第五牺牲层图案260、和第六牺牲层图案270被去除之后被暴露出来，且去除暴露的第九牺牲层350和暴露的第十牺牲层420。
尽管图中未示出，但是随后可以通过用电介质材料例如氧化物层填充去除了第九牺牲层350和第十牺牲层420的空间来形成与图12相似的结构。
另外，尽管在上述实施例中描述的是三维非易失性存储器件的单元区，但是非易失性存储器件还包括外围电路区。下面参照图18至图20来详细描述非易失性存储器件的外围电路区。
图18和图19是说明根据本发明的第二实施例的具有三维结构的非易失性存储器件及其制造方法的截面图。
参见图18，在限定有单元区和外围电路区的衬底410之上形成第一导电层420。第一导电层420用于形成单元区中的管沟道晶体管的栅电极和用于形成外围电路区中的栅电极。
衬底410可以包括诸如硅衬底的半导体衬底、以及设置在半导体衬底之上的诸如氧化硅层的绝缘层。第一导电层420可以包括掺杂杂质的多晶硅。
随后，通过选择性地刻蚀单元区的第一导电层420以在第一导电层420中形成凹槽并且用诸如氮化硅材料的电介质材料填充凹槽，来形成掩埋在第一导电层420中并限定出要形成管沟道孔的空间的第一牺牲层图案430。
随后，在所得衬底结构的轮廓之上形成第二导电层440。第二导电层440可以与第一导电层420一起用作单元区中的管沟道晶体管的栅电极，且也可以用作外围电路区的栅电极。第二导电层440可以包括与第一导电层420的材料相同的材料，例如掺杂杂质的多晶硅。第二导电层440还可以是金属或金属氮化物。
参见图19，在第二导电层440之上形成覆盖外围电路区中的栅电极的区域同时覆盖整个单元区的掩模图案(未示出)，然后利用掩模图案作为刻蚀阻挡层来刻蚀第二导电层440和第一导电层420。
作为上述工艺的结果，在单元区中形成管沟道晶体管的栅电极420A和440A，且在外围电路区中形成外围电路晶体管的栅电极420B和440B。
之后的工艺与上面参照图3至图12所述的工艺实质上相同，不再赘述。
图20是说明根据本发明的第三示例性实施例的具有三维结构的非易失性存储器件及其制造方法的截面图。
参见图20，在衬底110之上沉积绝缘层和导电层，并且将绝缘层和导电层图案化，以便形成层叠有外围电路晶体管的栅绝缘层图案510和栅电极520的层叠结构。
随后，形成覆盖层叠结构的绝缘层530。绝缘层530使外围电路区与形成在外围电路区之上的单元区隔离。绝缘层530可以是氧化物层。
随后，在绝缘层530之上形成被第一牺牲层图案130填充的第一导电层120和第二导电层140。
之后的工艺与上面参照图3至图12所述的工艺实质上相同，不再赘述。
根据图18至图20的工艺，当将外围电路区和单元区平行地布置时，外围电路晶体管的栅电极可以与管沟道晶体管的栅电极一起形成。此外，可以将外围电路区设置在单元区之下。
根据非易失性存储器件及其制造方法，由于在具有其中存储器单元沿着自衬底垂直突出的沟道形成且管沟道晶体管设置在存储器单元下方的三维结构的非易失性存储器件中，导通电流增加，因此可以改善非易失性存储器件的操作特性。
虽然已结合具体的实施例描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。
Claims (21)
1.一种非易失性存储器件，包括：
衬底；
在所述衬底之上的第一导电层；
在所述第一导电层之上的第二导电层；
设置在所述第二导电层之上的层叠结构，其中所述层叠结构包括交替层叠的多个第一层间电介质层和多个第三导电层；
穿通所述层叠结构和第二导电层的一对第一沟道；
第二沟道，所述第二沟道掩埋在第一导电层中、被所述第二导电层覆盖并且与所述一对第一沟道的下端耦接；以及
沿着第一沟道和第二沟道的内壁形成的存储层。
2.如权利要求1所述的非易失性存储器件，其中，所述第一导电层和所述第二导电层包括掺杂有杂质的多晶硅。
3.如权利要求1所述的非易失性存储器件，其中，所述第一导电层包括掺杂有杂质的多晶硅，所述第二导电层包括金属或金属硅化物。
4.如权利要求1所述的非易失性存储器件，还包括：
沟槽，所述沟槽是通过刻蚀所述一对第一沟道之间的层叠结构而形成以用于隔离用于各个第一沟道的第三导电层，其中，所述第三导电层针对各个第一沟道而被分成第三导电层的两个部分。
5.如权利要求1所述的非易失性存储器件，还包括：
沟槽，所述沟槽是通过刻蚀所述一对第一沟道之间的第二导电层和层叠结构而形成以用于隔离用于各个第一沟道的第三导电层，其中，所述第三导电层针对各个第一沟道而被分成第三导电层的两个部分。
6.如权利要求1所述的非易失性存储器件，还包括：
形成在所述衬底之上的外围电路晶体管的栅电极；以及
用于覆盖包括所述栅电极的所述衬底的绝缘层，
其中，所述第一导电层被形成在所述绝缘层之上。
7.如权利要求1所述的非易失性存储器件，还包括：
形成在所述衬底的外围电路区中的外围电路晶体管的栅电极，
其中，所述栅电极由与所述第一导电层和所述第二导电层相同的材料形成，且与所述第一导电层和所述第二导电层形成在同一水平面上。
8.如权利要求7所述的非易失性存储器件，其中，所述第一导电层包括掺杂有杂质的多晶硅，所述第二导电层包括金属或金属硅化物。
9.一种制造非易失性存储器件的方法，包括以下步骤：
在衬底之上形成第一导电层，在所述第一导电层内部具有第一牺牲层图案；
在所述第一牺牲层图案和所述第一导电层之上形成第二导电层；
在所述第二导电层之上形成包括交替层叠的多个第一材料层和多个第二材料层的层叠结构；
形成一对第一沟道孔，所述一对第一沟道孔通过穿通所述层叠结构和所述第二导电层而暴露出所述第一牺牲层图案；
通过去除所述第一牺牲层图案来形成与所述一对第一沟道孔耦接的第二沟道孔；以及
在所述第二沟道孔和所述一对第一沟道孔的内壁上形成存储层和沟道层。
10.如权利要求9所述的方法，其中，所述第一导电层和所述第二导电层包括掺杂有杂质的多晶硅。
11.如权利要求9所述的非易失性存储器件，其中，所述第一导电层包括掺杂有杂质的多晶硅，所述第二导电层包括金属或金属硅化物。
12.如权利要求9所述的方法，还包括以下步骤：
在形成所述一对第一沟道孔的步骤之前或之后，通过刻蚀所述一对第一沟道孔之间的层叠结构来形成用于隔离所述一对第一沟道孔之间的第二材料层的沟槽。
13.如权利要求9所述的方法，还包括以下步骤：
在形成所述一对第一沟道孔的步骤之前或之后，通过刻蚀所述一对第一沟道孔之间的第二导电层和所述层叠结构来形成用于隔离用于各个第一沟道的第二导电层和第二材料层的沟槽，其中，针对各个第一沟道，所述第二材料层被分成第二材料层的两个部分。
14.如权利要求9所述的方法，其中，所述第一材料层由电介质材料形成，且所述第二材料层由导电材料形成。
15.如权利要求9所述的方法，在形成所述存储层和所述沟道层之后，还包括以下步骤：
通过刻蚀所述层叠结构形成用于隔离用于各个第一沟道的第一材料层和第二材料层的沟槽，其中，针对各个第一沟道，所述第一材料层和第二材料层被分成第一材料层和第二材料层的两个部分；
去除被所述沟槽暴露出的第二材料层；以及
用导电材料填充去除了第二材料层的空间，
其中，所述第一材料层和第二材料层由具有不同刻蚀速率的不同电介质材料形成。
16.如权利要求15所述的方法，还包括以下步骤：
在用导电材料填充去除了第二材料层的空间之前，在去除所述第二材料层之后暴露出的存储层之上形成高k电介质层。
17.如权利要求16所述的方法，还包括以下步骤：
在形成所述高k电介质层之前，去除在去除所述第二材料层之后暴露出的所述存储层的电荷阻挡层。
18.如权利要求9所述的方法，在形成所述存储层和所述沟道层之后，还包括以下步骤：
通过刻蚀所述层叠结构形成用于隔离用于各个第一沟道的第一材料层和第二材料层的沟槽，其中，针对各个第一沟道，所述第一材料层和第二材料层被分成第一材料层和第二材料层的两个部分；
去除被所述沟槽暴露出的所述第一材料层；以及
用电介质材料填充去除了所述第一材料层的空间，
其中，所述第一材料层由未掺杂杂质的多晶硅形成，且所述第二材料层由掺杂杂质的多晶硅形成。
19.如权利要求9所述的方法，在形成所述第一导电层的步骤之前，还包括以下步骤：
在所述衬底之上形成外围电路晶体管的栅电极；以及
形成覆盖所述衬底和所述栅电极的绝缘层。
20.如权利要求9所述的方法，在形成所述第二导电层的步骤之后，还包括以下步骤：
通过将形成在所述衬底的外围电路区域之上的所述第一导电层和所述第二导电层图案化来形成外围电路晶体管的栅电极。
21.如权利要求20所述的方法，其中，所述第一导电层包括掺杂有杂质的多晶硅，所述第二导电层包括金属或金属硅化物。
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