JP2012142556A - 半導体メモリ装置及びその動作方法 - Google Patents

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Abstract

【課題】不揮発性メモリ装置及びその製造方法を提供すること。
【解決手段】本発明の不揮発性メモリ装置の製造方法は、セル領域及び周辺回路領域を有する基板上に層間絶縁膜及びゲート電極膜が交互に積層されたゲート構造物を形成するステップと、前記セル領域の前記ゲート構造物を選択的にエッチングして、複数層の前記ゲート電極膜を一方向から分離させる第１トレンチを形成するステップと、前記周辺回路領域のコンタクト予定領域に対応する前記ゲート構造物を選択的にエッチングして、第２トレンチを形成するステップと、を含む。
【選択図】図２Ｍ

Description

本発明は、不揮発性メモリ装置及びその製造方法に関し、より詳細には、基板から垂直に積層される複数のメモリセルを含む不揮発性メモリ装置及びその製造方法に関する。
不揮発性メモリ装置は、電源供給が遮断されても格納されたデータがそのまま維持されるメモリ装置である。現在では、多様な不揮発性メモリ装置、例えば、フラッシュメモリなどが広く利用されている。
一方、最近シリコン基板上にメモリ装置を単層で製造する２次元構造のメモリ装置の集積度の向上が限界に到達するにつれて、シリコン基板から垂直に複数のメモリセルを積層する３次元構造の不揮発性メモリ装置が提案された。
図１Ａは、従来の３次元構造の不揮発性メモリ装置を示す断面図で、図１Ｂは、図１Ａの装置から発生できる問題点を示す図である。
図１Ａに示すように、セル領域の基板１００上には、パイプトランジスタを形成するためのパイプゲート電極膜１１０、複数層のメモリセルを形成するための第１層間絶縁膜１３５及び第１ゲート電極膜１４０が交互に積層されたセルゲート構造物ＣＧＳ、及び選択トランジスタを形成するための第２層間絶縁膜１５５、第２ゲート電極膜１６０及び第２層間絶縁膜１５５が順次積層された選択ゲート構造物ＳＧＳが順に配置される。
セルゲート構造物ＣＧＳ内には、これを貫通する一対のセルチャネルホールが配置され、パイプゲート電極膜１１０内には、一対のセルチャネルホールを接続させるパイプチャネルホールが配置され、選択ゲート構造物ＳＧＳ内には、これを貫通して一対のセルチャネルホールと各々接続する一対の選択トランジスタチャネルホールが配置される。これらのホールの内壁には、メモリゲート絶縁膜１６５及びチャネル膜１７０が配置される。
結果的に、セル領域の基板１００上には、パイプゲート電極膜１１０、パイプチャネルホールの内壁のメモリゲート絶縁膜１６５及びチャネル膜１７０からなるパイプトランジスタと、一対のセルチャネルホールの各々の内壁に形成されたメモリゲート絶縁膜１６５及びチャネル膜１７０とこれらに沿って垂直に積層された第１ゲート電極膜１４０からなりセルチャネルホール別に分離された複数層のメモリセルと、一対の選択トランジスタチャネルホールの各々の内壁に形成されたメモリゲート絶縁膜１６５及びチャネル膜１７０と第２ゲート電極膜１６０からなり選択トランジスタチャネルホール別に分離された選択トランジスタとが配置される。
一方、周辺回路領域には、通常的な周辺回路素子、例えば、周辺回路トランジスタ１２０、キャップ用絶縁膜１２５、及び層間絶縁膜１３０などが配置される。
ところが、このようにセル領域に垂直にメモリセルを積層する構造において集積度を上げるために積層されるメモリセルの個数が次第に増加するにつれて、セル領域と周辺回路領域との間の段差が激しくなって、後続工程が難しいという問題がある。これは、図１Ｂに示された。
図１Ｂに示すように、図１Ａの工程結果物上には、層間絶縁膜１８０が配置される。
ところが、セル領域と周辺回路領域との間の段差のため、セル領域と周辺回路領域との境界部から周辺回路領域まで層間絶縁膜１８０が陥没する、いわゆるディッシング（ｄｉｓｈｉｎｇ）現象が発生する。
これは、後続工程、すなわち、層間絶縁膜１８０を貫通するコンタクトを形成し、層間絶縁膜１８０の上部にこのコンタクトと接続する配線を形成する工程を難しくする。具体的に、セル領域と周辺回路領域で層間絶縁膜１８０の厚さが互いに異なるために、コンタクトを形成するためのエッチングターゲットを制御し難く、コンタクトの均一性が低下する。また、層間絶縁膜１８０が一部の領域で屈曲を有するために、その上部に形成される配線が正常でない形状を有することができる。
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、セル領域に垂直に積層される複数のメモリセルが配置されても、セル領域と周辺回路領域との間の段差が減少し、周辺回路領域のコンタクト形成が可能であり、その上、工程が容易かつ単純な不揮発性メモリ装置及びその製造方法を提供することにある。
そこで、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、セル領域及び周辺回路領域を有する基板上に層間絶縁膜及びゲート電極膜が交互に積層されたゲート構造物を形成するステップと、前記セル領域の前記ゲート構造物を選択的にエッチングして、複数層の前記ゲート電極膜を一方向から分離させる第１トレンチを形成するステップと、前記周辺回路領域のコンタクト予定領域に対応する前記ゲート構造物を選択的にエッチングして、第２トレンチを形成するステップと、を含む。
また、上記の目的を達成するための本発明に係る不揮発性メモリ装置の製造方法は、セル領域及び周辺回路領域を有する基板上に第１層間絶縁膜及び第１ゲート電極膜が交互に積層されたセルゲート構造物を形成するステップと、前記セル領域の前記セルゲート構造物を選択的にエッチングして、複数層の前記第１ゲート電極膜を一方向から分離させる第１トレンチを形成するステップと、前記周辺回路領域のコンタクト予定領域に対応する前記セルゲート構造物を選択的にエッチングして、第２トレンチを形成するステップと、第１及び第２トレンチが形成された結果物上に選択トランジスタを形成するための第２層間絶縁膜及び第２ゲート電極膜を含む選択ゲート構造物を形成するステップと、前記選択ゲート構造物を選択的にエッチングして、前記第１及び第２トレンチをそれぞれ露出させる第３及び第４トレンチを形成するステップと、を含む。
また、上記の目的を達成するための本発明に係る不揮発性メモリ装置は、セル領域及び周辺回路領域を有する基板と、前記セル領域及び前記周辺回路領域の前記基板上に配置され、交互に積層された層間絶縁膜及びゲート電極膜を含むゲート構造物と、前記周辺回路領域のゲート構造物内にコンタクト予定領域と対応するように配置された第２トレンチと、を含む。
本発明の不揮発性メモリ装置及びその製造方法によれば、セル領域に垂直に積層される複数のメモリセルが配置されても、セル領域と周辺回路領域との間の段差が減少し、周辺回路領域のコンタクト形成が可能で、その上、工程が容易かつ単純に行われることができる。
従来の３次元構造の不揮発性メモリ装置を示す断面図である。 図１Ａの装置から発生できる問題点を示す図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。 本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。
以下では、本発明の最も好ましい実施形態が説明される。図面において、厚さと間隔は、説明の便宜のために表現されたものであって、実際の物理的厚さに比べて誇張されて図示されうる。本発明を説明するにあたって、本発明の要旨と無関係の公知の構成は省略されうる。各図面の構成要素に参照番号を付するにあたって、同じ構成要素に限っては、たとえ他の図面上に表示されても可能な限り同じ番号を有するようにしていることに留意すべきである。
図２Ａ〜図２Ｍは、本発明の一実施形態に係る３次元構造の不揮発性メモリ装置及びその製造方法を説明するための断面図である。特に、図２Ｍは、本発明の一実施形態に係る３次元構造の不揮発性メモリ装置を示す断面図で、図２Ａ〜図２Ｌは、図２Ｍの装置を製造するための中間工程ステップを示す図である。
まず、図２Ａ〜図２Ｍを参照して、本発明の一実施形態に係る不揮発性メモリ装置の製造方法を説明する。
図２Ａに示すように、垂直に積層される複数のメモリセルが形成されるセル領域及び周辺回路素子が形成される周辺回路領域を有する基板２００を提供する。基板２００は、例えば、シリコンなどのような半導体基板でありえ、自身の最上部に絶縁膜を含むことができる。
次に、セル領域の基板２００上にパイプチャネルを形成するための第１犠牲膜２１５が埋め込まれたパイプゲート電極膜２１０を形成する。
さらに具体的に、セル領域の基板２００上に第１導電膜２１０Ａを形成し、第１導電膜２１０Ａ上に絶縁膜を蒸着し、この絶縁膜をパターニングして第１犠牲膜２１５を形成した後、第１犠牲膜２１５により露出する第１導電膜２１０Ａ上に第２導電膜２１０Ｂを形成する。このような第１及び第２導電膜２１０Ａ、２１０Ｂがパイプゲート電極膜２１０をなす。第１及び第２導電膜２１０Ａ、２１０Ｂは、例えば、不純物のドーピングされたポリシリコンを含むことができ、第１犠牲膜２１５は、例えば、窒化膜を含むことができる。
また、周辺回路領域の基板２００上に周辺回路素子として、例えば、周辺回路トランジスタ２２０を形成する。
さらに具体的に、周辺回路トランジスタ２２０は、ゲート絶縁膜２２０Ａ、第１ゲート電極２２０Ｂ及び第２ゲート電極２２０Ｃの積層構造と図示していないソース／ドレイン領域を含むことができ、その上、ゲート絶縁膜２２０Ａ、第１ゲート電極２２０Ｂ及び第２ゲート電極２２０Ｃの積層構造の側壁のゲートスペーサ２２０Ｄをさらに含むことができる。周辺回路トランジスタ２２０の形成された結果物上には、キャップ用絶縁膜２２５及び層間絶縁膜２３０がさらに配置されることができる。
図２Ｂに示すように、図２Ａの工程結果物上に垂直方向に積層される複数のメモリセルを形成するために、第１層間絶縁膜２３５及び第１ゲート電極膜２４０を交互に積層する。このとき、第１層間絶縁膜２３５及び第１ゲート電極膜２４０が交互に積層された構造物は、セル領域だけでなく周辺回路領域にもすべて配置され、これは、セル領域と周辺回路領域との間の段差を減らすためである。以下、説明の便宜のために、第１層間絶縁膜２３５及び第１ゲート電極膜２４０が交互に積層された構造物をセルゲート構造物ＣＧＳとする。
ここで、第１層間絶縁膜２３５は、複数層のメモリセル間を分離するためのものであって、例えば、酸化膜を含むことができ、第１ゲート電極膜２４０は、例えば、不純物のドーピングされたポリシリコンを含むことができる。本実施形態では、６層の第１ゲート電極膜２４０が示されているが、本発明がこれに限定されるものではない。
次に、セルゲート構造物ＣＧＳを選択的にエッチングして第１犠牲膜２１５を露出させる一対の第１及び第２ホールＨ１、Ｈ２を形成する。第１及び第２ホールＨ１、Ｈ２は、メモリセルのチャネルを形成するための空間である。
図２Ｃに示すように、第１及び第２ホールＨ１、Ｈ２内に埋め込まれる第２犠牲膜２４５を形成する。
第２犠牲膜２４５は、後述する第１及び第２トレンチ形成工程（図２Ｄ参照）において第１及び第２ホールＨ１、Ｈ２によって第１ゲート電極膜２４０が露出している場合に発生できる損傷を防止するためである。第２犠牲膜２４５は、例えば、窒化膜を含むことができる。また、第２犠牲膜２４５は、第１及び第２ホールＨ１、Ｈ２を含む結果物上に第２犠牲膜２４５用絶縁膜を蒸着した後、セルゲート構造物ＣＧＳの表面が露出するまで平坦化工程、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うことによって形成されることができる。
図２Ｄに示すように、複数層の第１ゲート電極膜２４０が第１及び第２ホールＨ１、Ｈ２別に分離されるように、一対の第１及び第２ホールＨ１、Ｈ２間のセルゲート構造物ＣＧＳを選択的にエッチングして、第１トレンチＳ１を形成する。このとき、第１トレンチＳ１は、所定の一方向に延びるスリット状を有することができ、前記一方向は、本断面と垂直な方向である。
ここで、第１トレンチＳ１を形成するためのセルゲート構造物ＣＧＳに対したエッチングは、最下部層の第１層間絶縁膜２３５をエッチング停止膜とするものの、最下部層の第１ゲート電極膜２４０が十分に分離されるように適切な過度エッチングを行うことができる。
このような第１トレンチＳ１を形成することによって、一対の第１及び第２ホールＨ１、Ｈ２に配置されるセルチャネル（図示せず）に沿って形成されながら第１トレンチＳ１によって互いに分離される一対の垂直ストリングが形成されることができ、この一対の垂直ストリングは、後述するパイプトランジスタにより接続されて一つのＵ字型メモリセルストリングを形成できる。これについては、該当部分、例えば、図２Ｈの説明でさらに詳細に説明する。
このとき、セル領域に第１トレンチＳ１を形成すると同時に、周辺回路領域のコンタクトの形成される領域（以下、コンタクト予定領域とする）に対応するセルゲート構造物ＣＧＳを選択的にエッチングすることによって、第２トレンチＳ２を形成する。第２トレンチＳ２は、前記一方向と同じ方向に延びるスリット状を有することができるが、本発明は、これに限定されない。第２トレンチＳ２は、水平方向でコンタクト予定領域の幅以上の幅を有するという条件下で、いかなる形状を有しても良い。また、第２トレンチＳ２は、第１トレンチＳ１と共に形成されるので、第２トレンチＳ２の深さは、第１トレンチＳ１の深さと実質的に同一である。
後述するが、周辺回路領域のコンタクトは、例えば、周辺回路トランジスタ２２０のソース／ドレイン領域（図示せず）、第２ゲート電極２２０Ｃなどと接続されることができる。したがって、第２トレンチＳ２は、セルゲート構造物ＣＧＳ内で、例えば、周辺回路トランジスタ２２０のソース／ドレイン領域（図示せず）及び第２ゲート電極２２０Ｃと対応する領域に形成されることができる。
このように周辺回路領域のコンタクト予定領域に第２トレンチＳ２を形成すると、周辺回路領域のコンタクト予定領域にもうこれ以上セルゲート構造物ＣＧＳ、特に、第１ゲート電極膜２４０が存在しない。したがって、後述するように、周辺回路領域にコンタクトを形成することが可能になり、これについては、該当部分、例えば、図２Ｍの説明でさらに詳細に説明する。特に、第２トレンチＳ２は、セル領域の第１トレンチＳ１形成工程で共に形成されるものであるため、追加工程が要求されない。
図２Ｅに示すように、第１トレンチＳ１及び第２トレンチ２内に埋め込まれる第３犠牲膜２５０を形成する。
第３犠牲膜２５０は、例えば、窒化膜を含むことができる。また、第３犠牲膜２５０は、第１及び第２トレンチＳ１、Ｓ２を含む結果物上に第３犠牲膜２５０用絶縁膜を蒸着した後、セルゲート構造物ＣＧＳの表面が露出するまで平坦化工程を行うことによって形成されることができる。
図２Ｆに示すように、図２Ｅの工程結果物上に、選択トランジスタの形成のために第２層間絶縁膜２５５、第２ゲート電極膜２６０及び第２層間絶縁膜２５５を順次形成する。以下、説明の便宜のために、第２層間絶縁膜２５５、第２ゲート電極膜２６０及び第２層間絶縁膜２５５の積層構造物を選択ゲート構造物ＳＧＳとする。
第２層間絶縁膜２５５は、例えば、酸化膜を含むことができ、第２ゲート電極膜２６０は、例えば、不純物がドーピングされたポリシリコンを含むことができる。
次に、選択ゲート構造物ＳＧＳを選択的にエッチングして、一対の第１及び第２ホールＨ１、Ｈ２に埋め込まれた第２犠牲膜２４５を露出させる第３及び第４ホールＨ３、Ｈ４を形成する。第３及び第４ホールＨ３、Ｈ４は、選択トランジスタのチャネルが形成される領域である。
図２Ｇに示すように、第３ホールＨ３及び第４ホールＨ４によって露出する第２犠牲膜２４５とその下部の第１犠牲膜２１５とを除去する。
第２犠牲膜２４５及び第１犠牲膜２１５の除去工程は、ウェットエッチングを利用して行われることができる。例えば、第２犠牲膜２４５及び第１犠牲膜２１５が窒化膜を含む場合、リン酸などを含むエッチング溶液を利用して第２犠牲膜２４５及び第１犠牲膜２１５の除去を行うことができる。
本工程結果、メモリセルのチャネル膜が形成される一対のセルチャネルホールＨ５、Ｈ６と、セルチャネルホールＨ５、Ｈ６の下部に配置されてこれらを互いに接続させるパイプチャネルホールＨ７とが形成される。セルチャネルホールＨ５、Ｈ６及びパイプチャネルホールＨ７は、全体的にＵ字型を有する。
図２Ｈに示すように、図２Ｇの工程結果によって提供されるホール、すなわち、第３及び第４ホールＨ３、Ｈ４、セルチャネルホールＨ５、Ｈ６及びパイプチャネルホールＨ７の内壁に沿ってメモリゲート絶縁膜２６５を形成した後、メモリゲート絶縁膜２６５上にチャネル膜２７０を形成する。
メモリゲート絶縁膜２６５は、電荷遮断膜、電荷トラップ膜及びトンネル絶縁膜を順次蒸着して形成されることができる。ここで、トンネル絶縁膜は、電荷トンネリングのためのものであって、例えば、酸化膜からなることができ、電荷トラップ膜は、電荷をトラップさせてデータを格納するためのものであって、例えば、窒化膜からなりえ、電荷遮断膜は、電荷トラップ膜内の電荷が外部に移動することを遮断するためのものであって、例えば、酸化膜からなりうる。すなわち、メモリゲート絶縁膜２６５は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）の三重膜構造を有することができる。
このようなメモリゲート絶縁膜２６５は、メモリセルを構成する第１ゲート電極膜２４０とチャネル膜２７０との間では、第１ゲート電極膜２４０とチャネル膜２７０とを電気的に絶縁させながら電荷をトラップして、実質的にデータを格納する機能を行うことができる。反面、メモリゲート絶縁膜２６５は、パイプトランジスタを構成するパイプゲート電極膜２１０とチャネル膜２７０との間では、これらを絶縁させるゲート絶縁膜としての機能を行い、選択トランジスタを構成する第２ゲート電極膜２６０とチャネル膜２７０との間では、これらを電気的に絶縁させるゲート絶縁膜としての機能を行うことができる。
チャネル膜２７０は、メモリゲート絶縁膜２６５に沿って形成されながら、第３及び第４ホールＨ３、Ｈ４、セルチャネルホールＨ５、Ｈ６及びパイプチャネルホールＨ７を完全に埋め込まない薄い厚さで形成されることができる。チャネル膜２７０は、パイプトランジスタのチャネル、メモリセルのチャネル及び選択トランジスタのチャネルとして機能できる。
すなわち、本実施形態では、第３及び第４ホールＨ３、Ｈ４、セルチャネルホールＨ５、Ｈ６及びパイプチャネルホールＨ７の内壁に沿ってメモリゲート絶縁膜２６５及びチャネル膜２７０を形成するので、メモリゲート絶縁膜２６５及びチャネル膜２７０がパイプトランジスタ、メモリセル及び選択トランジスタに同時に利用される。しかしながら、他の実施形態では、セルチャネルホールＨ５、Ｈ６及びパイプチャネルホールＨ７の内壁に沿って、メモリゲート絶縁膜及びチャネル膜を形成する工程と、第３及び第４ホールＨ３、Ｈ４の内壁に沿ってゲート絶縁膜及びチャネル膜を形成する工程が別に行われることもできる。
本工程結果、一対のセルチャネルホールＨ５、Ｈ６の内壁に形成されたメモリゲート絶縁膜２６５及びチャネル膜２７０に沿って垂直に積層された第１ゲート電極膜２４０からなる複数層のメモリセルが形成される。一方のセルチャネルホールＨ５に沿って積層された複数層のメモリセル及び他方のセルチャネルホールＨ６に沿って積層された複数層のメモリセルは、それぞれ前述した第１トレンチＳ１によって互いに分離されて、一対の第１垂直ストリングＳＴ１及び第２垂直ストリングＳＴ２を構成する。本実施形態において、第１垂直ストリングＳＴ１及び第２垂直ストリングＳＴ２は、それぞれ６個のメモリセルを含むことができるが、本発明がこれに限定されるものではない。
第１垂直ストリングＳＴ１及び第２垂直ストリングＳＴ２は、パイプチャネルホールＨ７の内壁に形成されたメモリゲート絶縁膜２６５及びチャネル膜２７０とこれらを取り囲むパイプゲート電極膜２１０からなるパイプトランジスタによって互いに接続される。
結局、第１垂直ストリングＳＴ１、第２垂直ストリングＳＴ２及びパイプトランジスタが一つのＵ字型メモリセルストリングを構成する。本実施形態において、一つのＵ字型メモリセルストリングは、１２個のメモリセルを含むことができるが、本発明がこれに限定されるものではない。
図２Ｉに示すように、図２Ｈの結果物を覆うキャップ膜２７５を形成した後、第３及び第４ホールＨ３、Ｈ４間のキャップ膜２７５及び選択ゲート構造物ＳＧＳを選択的にエッチングすることによって、第３及び第４ホールＨ３、Ｈ４間の第２ゲート電極膜２６０を第１及び第２垂直ストリングＳＴ１、ＳＴ２別に分離する第３トレンチＳ３を形成する。第３トレンチＳ３は、第１トレンチＳ１に埋め込まれた第３犠牲膜２５０を露出させるように形成され、それによって前記一方向に延びるスリット状を有することができる。
本工程結果、第１垂直ストリングＳＴ１の上部に配置されてこれを制御するための第１選択トランジスタＳＬＴ１と、第２垂直ストリングＳＴ２の上部に配置されてこれを制御するための第２選択トランジスタＳＬＴ２とが形成される。第１及び第２選択トランジスタＳＬＴ１、ＳＬＴ２は、第３トレンチＳ３によって分離されている。
このとき、セル領域に第３トレンチＳ３を形成しながら同時に周辺回路領域のキャップ膜２７５及び選択ゲート構造物ＳＧＳを選択的にエッチングして第４トレンチＳ４を形成する。第４トレンチＳ４は、第２トレンチＳ２に埋め込まれた第３犠牲膜２５０を露出させるように形成される。
図２Ｊに示すように、第３及び第４トレンチＳ３、Ｓ４によって露出する第３犠牲膜２５０を除去する。これは、セル領域の第１及び第２ゲート電極膜２４０、２６０の側壁を露出させて、シリサイド工程遂行を可能にすると共に周辺回路領域のコンタクト予定領域を予めオープンさせるためである。
次に、第３犠牲膜２５０の除去によって露出する第１及び第２ゲート電極膜２４０、２６０の側壁にシールラサイド工程によるシリサイド層（図示せず）を形成できる。これは、第１及び第２ゲート電極膜２４０、２６０の抵抗を低くするためである。
本図２Ｊの工程は省略されうる。
図２Ｋに示すように、セル領域のコンタクトを形成するために、一名スリミングパターニング（ｓｌｍｍｉｎｇ ｐａｔｔｅｒｎｉｎｇ）と呼ばれるエッチング工程を行うことによって、セルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳの端部が全体的に階段状を有するようにすることができる。すなわち、ある一層の第１ゲート電極膜２４０は、自身の直上部層の第１ゲート電極膜２４０より突出した端部を有する。最上部層の第１ゲート電極膜２４０は、第２ゲート電極膜２６０の端部より突出した端部を有する。
このようなスリミングパターニングについて簡略に説明すると、まず、所定マスクを利用して複数層の積層構造物のうち、最上部に配置されるＮ個（ここで、Ｎは、１以上の自然数である）の層（以下、最上部層とする）をエッチングすることによって、一個の段を作る。次に、マスク幅を一次に減少させて前記最上部層を再度エッチングするが、このとき、段差を維持しながら最上部の直下部に配置されるＮ個の層（以下、第１下部層とする）が共にエッチングされて、２つの段が形成される。次に、幅が一次に減少したマスクの幅を２次に減少させて、最上部層を再度エッチングするが、このとき、段差を維持しながら前記第１下部層と、前記第１下部層の直下部に配置されるＮ個の層（以下、第２下部層とする）とが共にエッチングされて、３つの段が形成される。このような方式でマスクの幅を順次減らしながら積層構造物をＮ個の層単位でエッチングすると、全体的に階段状の構造物が得られることができる。
このとき、セル領域でスリミングパターニングが行われ、同時に周辺回路領域のセルゲート構造物ＣＧＳ及びその上部の選択ゲート構造物ＳＧＳに対してもスリミングパターニングが行われることができる。それにより、図示のように、周辺回路領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳの端部が互いに対称しながら全体的に階段状を有することができる。
このようなスリミングパターニングによって、セル領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳと、周辺回路領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳが互いに分離されうる。
図２Ｌに示すように、図２Ｋの工程結果物を覆う第３層間絶縁膜２８０を形成した後、平坦化工程、例えば、ＣＭＰを行う。ここで、第３層間絶縁膜２８０は、酸化膜を含むことができる。
本工程結果物を述べると、セル領域及び周辺回路領域に各々実質的に同じ高さを有する構造物が形成されているので、第３層間絶縁膜２８０がほぼ平坦な表面を有することが分かる。すなわち、従来の技術のように、周辺回路領域の層間絶縁膜ディッシング現象が発生しないことが分かる。したがって、後述するコンタクト形成工程（図２Ｍ参照）が容易に行われることができる。
図２Ｍに示すように、セル領域のコンタクト及び周辺回路領域のコンタクトを形成するために、セル領域及び周辺回路領域の第３層間絶縁膜２８０を選択的にエッチングすることによって、セル領域及び周辺回路領域において所定配線と接続が要求される部分を露出させるコンタクト孔（Ｈ８、Ｈ９参照）を形成する。
例えば、セル領域では、各層の第１ゲート電極膜２４０の突出した端部をそれぞれ露出させる複数の第１コンタクト孔Ｈ８が形成されることができる。
また、例えば、周辺回路領域では、周辺回路トランジスタ２２０のソース／ドレイン領域と第２ゲート電極２２０Ｃとをそれぞれ露出させる複数の第２コンタクト孔Ｈ９が形成されることができる。
このとき、周辺回路領域には、前述した第２トレンチＳ２及び／または第４トレンチＳ４の形成工程によって、第２コンタクト孔Ｈ９と対応する部分のセルゲート構造物ＣＧＳ、特に、第１ゲート電極膜２４０と、選択ゲート構造物ＳＧＳ、特に第２ゲート電極膜２６０が除去されている。特に、第２トレンチＳ２及び／または第４トレンチＳ４の水平方向の幅は、第２コンタクト孔Ｈ９の水平方向の幅以上の値を有する。
第２コンタクト孔Ｈ９内に埋め込まれるコンタクト（図示せず）は、第１ゲート電極膜２４０及び第２ゲート電極膜２６０と絶縁されるので、周辺回路領域にセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳが存在するにもかかわらず、周辺回路領域のコンタクト形成工程が可能である。なお、本実施形態によれば、第２コンタクト孔Ｈ９を形成するためのエッチングが容易に行われることができる。すなわち、第２コンタクト孔Ｈ９を形成する時に第３層間絶縁膜２８０のエッチングは、セル領域の第１コンタクト孔Ｈ８を形成するための第３層間絶縁膜２８０のエッチング時に共に行われることができ、その後、周辺回路領域の第３層間絶縁膜２８０の下部に存在する薄厚の絶縁膜、例えば、第１層間絶縁膜２３５、キャップ用絶縁膜２２５などをさらに除去さえすれば良いので、第２コンタクト孔Ｈ９の形成が容易に行われる。
次に、図示していないが、第１及び第２コンタクト孔Ｈ８、Ｈ９に導電物質、例えば金属物質を埋め込んでコンタクトを形成し、第３層間絶縁膜２８０上にこれらのコンタクトと接続する所定配線、例えば、ワードライン、ビットラインなどを形成できる。
以上説明した本実施形態の製造方法によれば、セル領域だけでなく周辺回路領域にもセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳを形成することによって、セル領域と周辺回路領域との間の段差発生を防止しながらも、周辺回路領域のコンタクト予定領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳは、予め除去することによって、コンタクト形成を可能にすることができる。なお、周辺回路領域のコンタクト予定領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳを除去する工程は、セル領域のトレンチ形成工程において共に行われるので、追加工程が要求されない。
以下、図２Ｍを再度参照して、本発明の一実施形態に係る不揮発性メモリ装置について説明する。本実施形態の装置は、前述した図２Ａないし図２ｌの工程によって製造されうるが、本発明がこれに限定されるものではなく、他の工程ステップによっても本実施形態の装置が製造されうる。
図２Ｍに示すように、セル領域の基板２００上には、パイプトランジスタを形成するためのパイプゲート電極膜２１０、複数層のメモリセルを形成するための第１層間絶縁膜２３５及び第１ゲート電極膜２４０が交互に積層されたセルゲート構造物ＣＧＳ、及び選択トランジスタを形成するための第２層間絶縁膜２５５、第２ゲート電極膜２６０及び第２層間絶縁膜２５５が順次積層された選択ゲート構造物ＳＧＳが順に配置される。
周辺回路領域の基板２００上には、パイプゲート電極膜２１０の形成されたレベルと同じレベルに周辺回路素子、例えば周辺回路トランジスタ２２０が配置されることができ、周辺回路トランジスタ２２０の上部には、キャップ用絶縁膜２２５及び／または層間絶縁膜２３０がさらに配置されることができる。
これに加えて、周辺回路領域のキャップ用絶縁膜２２５及び層間絶縁膜２３０上には、セルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳが配置される。周辺回路領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳは、セル領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳと互いに分離されている。このとき、周辺回路領域の基板２００上に配置されたセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳは、メモリセル及び選択トランジスタの形成のためのものでなく、セル領域との段差をなくすために配置された一種のダミー（ｄｕｍｍｙ）である。
前述したように、セル領域の基板２００上には、パイプトランジスタ、複数層のメモリセル及び選択トランジスタが順に配置される。したがって、セル領域のパイプゲート電極膜２１０、セルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳには、下記のような構成がさらに配置される。
すなわち、セルゲート構造物ＣＧＳ内には、これを貫通する一対のセルチャネルホールＨ５、Ｈ６が配置され、パイプゲート電極膜２１０内には、一対のセルチャネルホールＨ５、Ｈ６を接続させるパイプチャネルホールＨ７が配置される。選択ゲート構造物ＳＧＳ内には、これを貫通して一対のセルチャネルホールＨ５、Ｈ６とそれぞれ接続する第３及び第４ホールＨ３、Ｈ４が配置される。
第３及び第４ホールＨ３、Ｈ４、セルチャネルホールＨ５、Ｈ６及びパイプチャネルホールＨ７の内壁には、メモリゲート絶縁膜２６５及びチャネル膜２７０が配置される。しかしながら、本発明がこれに限定されるものではなく、他の実施形態において、セルチャネルホールＨ５、Ｈ６及びパイプチャネルホールＨ７の内壁には、メモリゲート絶縁膜２６５及びチャネル膜２７０が配置され、第３及び第４ホールＨ３、Ｈ４の内壁には、メモリゲート絶縁膜２６５と異なるゲート絶縁膜及びチャネル膜２７０と異なるチャネル用膜が配置されることもできる。
セルチャネルホールＨ５、Ｈ６間の複数層の第１ゲート電極膜２４０は、最下部層の第１層間絶縁膜２３５を除いたセルゲート構造物ＣＧＳを貫通する第１トレンチＳ１によって互いに分離される。また、第３及び第４ホールＨ３、Ｈ４間の第２ゲート電極膜２６０は、選択ゲート構造物ＳＧＳを貫通する第３トレンチＳ３によって互いに分離される。
結果的に、セル領域の基板２００上には、パイプゲート電極膜２１０、パイプチャネルホールＨ７の内壁のメモリゲート絶縁膜２６５及びチャネル膜２７０からなるパイプトランジスタと、セルチャネルホールＨ５、Ｈ６のそれぞれの内壁に形成されたメモリゲート絶縁膜２６５及びチャネル膜２７０とこれらに沿って垂直に積層された第１ゲート電極膜２４０からなり、セルチャネルホールＨ５、Ｈ６別に分離された複数層のメモリセル、すなわち、第１及び第２垂直ストリングＳＴ１、ＳＴ２と、第３及び第４ホールＨ３、Ｈ４のそれぞれの内壁に形成されたメモリゲート絶縁膜２６５及びチャネル膜２７０と第２ゲート電極膜２６０からなり、第３及び第４ホールＨ３、Ｈ４別に分離された第１及び第２選択トランジスタＳＬＴ１、ＳＬＴ２が配置される。
反面、周辺回路領域の基板２００上に配置されたセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳは、一種のダミーであるから、周辺回路領域にチャネル膜やメモリゲート絶縁膜が配置されない。ただし、周辺回路領域のコンタクト予定領域にセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳが存在する場合には、コンタクトとセルゲート構造物ＣＧＳの第１ゲート電極膜２４０または選択ゲート構造物ＳＧＳの第２ゲート電極膜２６０がショートされるという問題がある。
そのため、周辺回路領域のコンタクト予定領域に対応するセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳは除去されており、該除去された空間には、絶縁膜、例えば第３層間絶縁膜２８０が埋め込まれる。ここで、セルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳの除去された空間の水平方向の幅は、周辺回路領域のコンタクト予定領域の水平方向の幅以上の値を有することができる。
このようなセル領域及び周辺回路領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳの分離された端部は、互いに対称しながら実質的に階段状を有することができる。すなわち、ある一層の第１ゲート電極膜２４０は、自身の直上部層の第１ゲート電極膜２４０より突出した端部を有し、最上部層の第１ゲート電極膜２４０は、第２ゲート電極膜２６０の端部より突出した端部を有する。
セル領域及び周辺回路領域のセルゲート構造物ＣＧＳ及び選択ゲート構造物ＳＧＳ上には、第３層間絶縁膜２８０が配置される。セル領域の第３層間絶縁膜２８０を貫通する第１コンタクト孔Ｈ８は、各層の第１ゲート電極膜２４０の突出した端部をそれぞれ露出させることができる。周辺回路領域の第３層間絶縁膜２８０を貫通する第２コンタクト孔Ｈ９は、第１層間絶縁膜２３５の下部の絶縁膜をさらに貫通して、周辺回路トランジスタ２２０のソース／ドレイン領域と第２ゲート電極２２０Ｃとをそれぞれ露出させることができる。
なお、本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
例えば、本発明は、前述した実施形態にのみ適用されるものではなく、セル領域に複数層のメモリセル及び／または選択トランジスタを形成するために導電膜及び絶縁膜が交互に積層されるすべての構造において、セル領域と周辺回路領域との間の段差を減らしながら、コンタクト及びコンタクトの上部の配線形成工程を容易にするために適用されることができる。
２００ 基板
２１０ パイプゲート電極膜
２２０ 周辺回路トランジスタ
２３５ 第１層間絶縁膜
２４０ 第１ゲート電極膜
２５５ 第２層間絶縁膜
２６０ 第２ゲート電極膜
２８０ 第３層間絶縁膜

Claims (25)

  1. セル領域及び周辺回路領域を有する基板上に層間絶縁膜及びゲート電極膜が交互に積層されたゲート構造物を形成するステップと、
    前記セル領域の前記ゲート構造物を選択的にエッチングして、複数層の前記ゲート電極膜を一方向から分離させる第１トレンチを形成するステップと、
    前記周辺回路領域のコンタクト予定領域に対応する前記ゲート構造物を選択的にエッチングして、第２トレンチを形成するステップと、
    を含むことを特徴とする不揮発性メモリ装置の製造方法。
  2. 前記第２トレンチの水平方向の幅が、前記周辺回路領域のコンタクト予定領域に形成されるコンタクトの水平方向の幅より大きな値を有することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  3. 前記第１及び第２トレンチの形成ステップ後に、
    前記ゲート構造物を覆う絶縁膜を形成して、前記第２トレンチを絶縁膜として埋め込むステップと、
    前記周辺回路領域の前記コンタクト予定領域の前記第２トレンチ内の前記絶縁膜を選択的にエッチングして、コンタクト孔を形成するステップと、
    をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  4. 前記第１及び第２トレンチ形成ステップが、同時に行われることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  5. 前記セル領域のゲート構造物と前記周辺回路領域のゲート構造物とが、互いに分離されたことを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  6. 前記セル領域のゲート構造物が、ある一層のゲート電極膜が自身の直上部層のゲート電極膜より突出した端部を有することを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
  7. 前記第１及び第２トレンチ形成ステップ後に、
    前記ゲート構造物を覆う絶縁膜を形成して、前記第２トレンチを絶縁膜で埋め込むステップと、
    前記セル領域の前記絶縁膜を選択的にエッチングして、各層のゲート電極膜の突出した端部を露出させる第１コンタクト孔を形成するステップと、
    前記周辺回路領域の前記コンタクト予定領域の前記第２トレンチ内の前記絶縁膜を選択的にエッチングして、第２コンタクト孔を形成するステップと、
    をさらに含むことを特徴とする請求項６に記載の不揮発性メモリ装置の製造方法。
  8. セル領域及び周辺回路領域を有する基板上に第１層間絶縁膜及び第１ゲート電極膜が交互に積層されたセルゲート構造物を形成するステップと、
    前記セル領域の前記セルゲート構造物を選択的にエッチングして、複数層の前記第１ゲート電極膜を一方向から分離させる第１トレンチを形成するステップと、
    前記周辺回路領域のコンタクト予定領域に対応する前記セルゲート構造物を選択的にエッチングして、第２トレンチを形成するステップと、
    第１及び第２トレンチが形成された結果物上に選択トランジスタを形成するための第２層間絶縁膜及び第２ゲート電極膜を含む選択ゲート構造物を形成するステップと、
    前記選択ゲート構造物を選択的にエッチングして、前記第１及び第２トレンチをそれぞれ露出させる第３及び第４トレンチを形成するステップと、
    を含むことを特徴とする不揮発性メモリ装置の製造方法。
  9. 前記第２及び第４トレンチの水平方向の幅が、前記周辺回路領域のコンタクト予定領域に形成されるコンタクトの水平方向の幅より大きな値を有することを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
  10. 前記第３及び第４トレンチ形成ステップ後に、
    前記セルゲート構造物及び前記選択ゲート構造物を覆う絶縁膜を形成して、前記第２及び第４トレンチを前記絶縁膜で埋め込むステップと、
    前記周辺回路領域の前記コンタクト予定領域の前記第２及び第４トレンチ内の前記絶縁膜を選択的にエッチングして、コンタクト孔を形成するステップと、
    をさらに含むことを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
  11. 前記セル領域のセルゲート構造物及び選択ゲート構造物と、前記周辺回路領域のセルゲート構造物及び選択ゲート構造物とが、互いに分離されたことを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
  12. 前記セル領域のセルゲート構造物が、ある一層の第１ゲート電極膜が自身の直上部層の第１ゲート電極膜より突出した端部を有することを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
  13. 前記第３及び第４トレンチ形成ステップ後に、
    前記セルゲート構造物及び前記選択ゲート構造物を覆う絶縁膜を形成して、前記第２及び第４トレンチを前記絶縁膜で埋め込むステップと、
    前記セル領域の前記絶縁膜を選択的にエッチングして、各層の第１ゲート電極膜の突出した端部を露出させる第１コンタクト孔を形成するステップと、
    前記周辺回路領域の前記コンタクト予定領域の前記第２及び第４トレンチ内の前記絶縁膜を選択的にエッチングして、第２コンタクト孔を形成するステップと、
    をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ装置の製造方法。
  14. 前記セルゲート構造物の形成ステップ後に、前記セル領域の前記セルゲート構造物を貫通しながら前記第１トレンチにより分離される一対のセルチャネルホールを形成するステップと、
    前記選択ゲート構造物の形成ステップ後に、前記選択ゲート構造物を貫通して前記一対のセルチャネルホールを露出させながら、前記第３トレンチによって分離される一対の選択トランジスタチャネルホールを形成するステップと、
    をさらに含み、
    前記セル領域の基板は、パイプチャネルホールを有するパイプゲート電極膜を含み、前記一対のセルチャネルホールは、前記パイプチャネルホールによって接続されることを特徴とする請求項８に記載の不揮発性メモリ装置の製造方法。
  15. 前記パイプチャネルホール、前記一対のセルチャネルホール及び前記一対の選択トランジスタチャネルホールの内壁にメモリゲート絶縁膜及びチャネル膜を形成するステップをさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ装置の製造方法。
  16. セル領域及び周辺回路領域を有する基板と、
    前記セル領域及び前記周辺回路領域の前記基板上に配置され、交互に積層された層間絶縁膜及びゲート電極膜を含むゲート構造物と、
    前記周辺回路領域のゲート構造物内にコンタクト予定領域と対応するように配置された第２トレンチと、
    を含むことを特徴とする不揮発性メモリ装置。
  17. 前記第２トレンチの水平方向の幅が、前記周辺回路領域のコンタクト予定領域に形成されるコンタクトの水平方向の幅より大きな値を有することを特徴とする請求項１６に記載の不揮発性メモリ装置。
  18. 前記セル領域のゲート構造物内に配置され、一方向から複数層の前記ゲート電極膜を分離させるように形成された第１トレンチをさらに含み、
    前記第１及び第２トレンチが、同じ深さを有することを特徴とする請求項１６に記載の不揮発性メモリ装置。
  19. 前記第２トレンチを埋め込みながら前記ゲート構造物を覆う絶縁膜と、
    前記周辺回路領域の前記コンタクト予定領域の前記絶縁膜を貫通する第２コンタクト孔と、
    をさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ装置。
  20. 前記セル領域のゲート構造物と前記周辺回路領域のゲート構造物とが、互いに分離されたことを特徴とする請求項１６に記載の不揮発性メモリ装置。
  21. 前記セル領域のゲート構造物が、ある一層のゲート電極膜が自身の直上部層のゲート電極膜より突出した端部を有することを特徴とする請求項１６に記載の不揮発性メモリ装置。
  22. 前記第２トレンチを埋め込みながら前記ゲート構造物を覆う絶縁膜と、
    前記セル領域の前記絶縁膜を貫通して、前記各層のゲート電極膜の突出した端部を露出させる第１コンタクト孔と、
    前記周辺回路領域の前記コンタクト予定領域の前記絶縁膜を貫通する第２コンタクト孔と、
    をさらに含むことを特徴とする請求項２１に記載の不揮発性メモリ装置。
  23. 前記ゲート構造物が、
    メモリセルを形成するための第１層間絶縁膜及び第１ゲート電極膜が交互に積層されたセルゲート構造物と、前記セルゲート構造物上に配置され選択トランジスタを形成するための第２層間絶縁膜及び第２ゲート電極膜を含む選択ゲート構造物と、を含むことを特徴とする請求項１６に記載の不揮発性メモリ装置。
  24. 前記セル領域の前記セルゲート構造物を貫通しながら、第１トレンチにより分離される一対のセルチャネルホールと、
    前記選択ゲート構造物を貫通して前記一対のセルチャネルホールを露出させながら、前記第１トレンチによって分離される一対の選択トランジスタチャネルホールと、
    をさらに含み、
    前記セル領域の基板が、パイプチャネルホールを有するパイプゲート電極膜を含み、前記一対のセルチャネルホールが、前記パイプチャネルホールによって接続されることを特徴とする請求項２３に記載の不揮発性メモリ装置。
  25. 前記パイプチャネルホール、前記一対のセルチャネルホール及び前記一対の選択トランジスタチャネルホールの内壁に配置されたメモリゲート絶縁膜及びチャネル膜をさらに含むことを特徴とする請求項２４に記載の不揮発性メモリ装置。
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