CN108735728B - 具隔离拟置图案的三维半导体元件 - Google Patents

Abstract

本发明公开了一种具隔离拟置图案的三维半导体元件。其中，三维半导体元件包括：一衬底，具有一第一区域和一第二区域，且第二区域邻近并围绕第一区域，其中一阵列图案形成于第一区域(有源区域)；一叠层结构，具有多层叠置于衬底上，所述多层包括有源层(例如导电层)与绝缘层交错设置于衬底上方。叠层结构包括多个第一次叠层相对应于阵列图案，且第一次叠层形成于第一区域中；和多个第二次叠层分隔地设置于第二区域中，且这些第二次叠层是形成如第一拟置岛并围绕阵列图案的第一次叠层。

Description

具隔离拟置图案的三维半导体元件

技术领域

本发明是有关于一种三维半导体元件，特别是关于一种具隔离拟置图案的三维半导体元件。

背景技术

在一三维半导体元件(如存储器)的传统制造过程中，需要使用一深沟道刻蚀(deep trench etching)步骤以切割形成位线或字线(例如形成已知的BL-to-BL或WL-to-WL结构)。在深沟道刻蚀步骤之前，需先叠层多层导电层于一基材上(例如形成于一衬底上方或形成衬底的一下凹空间内)，再对叠层的多层进行平坦化工艺和深沟道刻蚀工艺。在深沟道刻蚀期间，来自等离子体的电荷会累积在导电层处，而造成三维半导体元件损伤与缺陷。

图1为一种传统三维半导体元件的上视图。图2为沿图1的三维半导体元件的剖面线2A-2A′绘制的剖面示意图。传统的一三维半导体元件1包括一衬底10具有一第一区域A1和一第二区域A2，其中一阵列图案(array pattern)P_array形成于第一区域A1。一叠层结构(stack structure)具有多层(multi-layers)叠置于衬底10上，所述多层包括数层有源层112(ex:导电层，例如多晶硅层)与绝缘层(ex:氧化层)113交错设置于衬底10上方。如图2所示，这些叠层的多层是延伸至阵列图案P_array以外的区域，例如延伸至一大环区域R_BR(在一OP界面B_OP和阵列图案P_array之间)，且一些不完整的多层图案(在工艺中产生)是留在隔离区域R_I(在OP界面B_OP和ADT界面B_ADT之间且邻近一周边区域R_Peri)中，其中大环区域R_BR和隔离区域R_I可被视为一过渡区(transitional region)R_T。在深沟道刻蚀期间，来自等离子体的电荷(如图1中的符号“e”所表示)会累积在对应于大环区域R_BR的导电层，此可能会有引起电弧效应产生的高风险。大环区域R_BR的面积越大，累积的电荷数目越大量，特别是在一些结构上相对脆弱的地方(例如尖端或边缘处)，因此所引起的电弧效应越严重，而造成三维半导体元件的损坏。

发明内容

本发明是有关于一种三维半导体元件。根据实施例的三维半导体元件，通过形成具隔离拟置图案的布局设计以围绕阵列图案，可避免电弧效应和大幅增进应用的三维半导体元件的电子特性。

根据实施例，是提出一种三维半导体元件，包括：一衬底，具有一第一区域和一第二区域，且第二区域邻近并围绕第一区域，其中一阵列图案(array pattern)形成于第一区域；一叠层结构(stack structure)，具有多层(multi-layers)叠置于衬底上，所述多层包括有源层与绝缘层交错设置于衬底上方。叠层结构包括多个第一次叠层(first sub-stacks)相对应于阵列图案，且这些第一次叠层形成于第一区域中；和多个第二次叠层(second sub-stacks)分隔地设置于第二区域中，且这些第二次叠层是形成如第一拟置岛(first dummy islands)并围绕阵列图案的第一次叠层。

可选地，这些第一拟置岛是以第一沟道(first trenches)分隔开来，且这些第一沟道之间的间距(pitches)不相同。

可选地，从一上视角度，位于该第二区域的这些第一拟置岛是排列成同心圆(concentric circles)、同心方形环(concentric rectangular rings)或设置成多个衬垫环绕该阵列图案(pads around the array pattern)的一布局(layout)。

可选地，这些第一拟置岛的角落(corners)为非直角的(non-right angles)。

可选地，这些第一拟置岛之一的一个角落(one corner)是以一第一侧边(firstside)、一第二侧边(second side)和一第三侧边(third side)定义，且该第二侧边是位于该第一侧边和该第三侧边之间且连接该第一侧边和该第三侧边，其中该第一侧边垂直于该第三侧边，且该第二侧边倾斜于该第一侧边和该第三侧边。

可选地，该第二区域包括一大环区域(big-ring region)围绕该阵列图案以及一隔离区域(isolation region)围绕该大环区域，其中该大环区域是位于该阵列图案和该隔离区域之间，且这些第二次叠层是分隔地设置于该大环区域。

可选地，更包括第二拟置岛(second dummy islands)设置于该衬底上且位于该隔离区域(R_I)中，这些第二拟置岛是围绕这些第一拟置岛。

可选地，这些第二拟置岛是以第二沟道(second trenches)分隔开来，且这些第二沟道之间的间距(pitches)不相同。

可选地，从一上视角度，位于该隔离区域的这些第二拟置岛是排列成同心圆(concentric circles)、同心方形环(concentric rectangular rings)或设置成多个衬垫环绕这些第一拟置岛(pads around the first dummy islands)的一布局。

可选地，该第二区域更包括一周边区域(peripheral region，R_Peri)围绕该隔离区域(R_I)，且该隔离区域是位于该周边区域和该大环区域之间，其中该三维半导体元件更包括第三拟置岛(third dummy islands)设置于该衬底上且位于该周边区域中，这些第三拟置岛是围绕这些第二拟置岛。

在文中配合所请申请专利范围提出本发明的优选实施例。

附图说明

为了对本发明的上述及其他方面有更好的了解，下文特举实施例以配合所申请权利要求，作详细说明如下：

图1为一种传统三维半导体元件的上视图。

图2为沿图1的三维半导体元件的剖面线2A-2A′绘制的剖面示意图。

图3为本发明第一实施例的一种三维半导体元件的上视图。

图4A为沿图3的三维半导体元件的剖面线4A-4A′绘制的剖面示意图。

图4B为沿图3的三维半导体元件的剖面线4B-4B′绘制的剖面示意图。

图5为本发明第二实施例的一种三维半导体元件的上视图。

图6A为沿图5的三维半导体元件的剖面线6A-6A′绘制的剖面示意图。

图6B为沿图5的三维半导体元件的剖面线6B-6B′绘制的剖面示意图。

图7为本发明第三实施例的一种三维半导体元件的上视图。

图8A为沿图7的三维半导体元件的剖面线8A-8A′绘制的剖面示意图。

图8B为沿图7的三维半导体元件的剖面线8B-8B′绘制的剖面示意图。

图8C为图7的三维半导体元件的立体示意图。

图9A-9G简绘本发明第三实施例的一种三维半导体元件的制造方法。

图10A为本发明第四实施例的一种三维半导体元件的上视图。

图10B为图10A的三维半导体元件的局部放大上视图。

图10C为绘示第四实施例的拟置岛角落的放大示意图。

图11A为本发明第五实施例的一种三维半导体元件的上视图。

图11B为本发明第五实施例的另一种三维半导体元件的上视图。

图11C为本发明第五实施例的又另一种三维半导体元件的上视图。

图11D为绘示第五实施例中图11B的拟置岛角落的放大示意图。

图12A为本发明第五实施例的再另一种三维半导体元件的上视图。

图12B为本发明第五实施例的又一种三维半导体元件的上视图。

图12C为本发明第五实施例的又再一种三维半导体元件的上视图。

图12D为绘示第五实施例中图12C的形成衬垫的拟置岛其角落的放大示意图。

【符号说明】

1、2、3、4：三维半导体元件

10、20：衬底

201：衬底的上表面

112、212：有源层

113、213、24：绝缘层

24′：图案化绝缘层

240：绝缘材料层

A1：第一区域

A2：第二区域

R_BR：大环区域

R_I：隔离区域

R_Peri：周边区域

R_T：过渡区

B_OP：OP界面

B_ADT：ADT界面

P_array：阵列图案

SS1：第一次叠层

SS2：第二次叠层

I_dummy2：第二拟置岛

I_dummy3：第三拟置岛

T_A：阵列沟道

T₁、T₁₁、T₁₂、T₁₃、T₁₄：第一沟道

T₂：第二沟道

T₃：第三沟道

P1：第一间距

P2：第二间距

P3：第三间距

PR：图案化光刻胶

20H、21H：孔洞

321：第一侧边

322：第二侧边

323：第三侧边

D1：第一方向

D2：第二方向

L1：第一投影长度

L2：第二投影长度

L_D21、L_D22、L_D23、L_D24：第二侧边的长度

41、42、43：衬垫

具体实施方式

本发明的实施例是提出一种三维半导体元件。根据实施例，是提出一种具隔离拟置图案的布局设计(例如网状沟道图案、或同心沟道图案、或衬垫环绕图案等)围绕阵列图案(有源区域)以降低浮动导电层(例如多晶硅层)的面积，其中至少延伸至大环区域(big-ring region，R_BR)的叠层多层(multilayers)是分割为多个分隔块体(isolated blocks)，例如形成了多个分隔的拟置岛(isolated dummy islands)围绕阵列图案的次叠层(sub-stacks)，因而使可存储能量或电荷的容量(capacity)可大幅下降。因此，在深沟道刻蚀(deep trench etching)工艺中，不论应用的三维半导体元件有几组多层(multilayers，例如OP层数)叠层设置，实施例的具拟置岛图案的三维半导体元件可使导电层会收集和汇聚不需要的电荷(undesired electrical charges)的容量和面积能有效地降低；因此可以缓和电弧效应(arcing effect，特别是在尖端或边缘处)，进而使应用的三维半导体元件有较少的损伤且其而电子特性可大幅增进。

本发明可应用于许多具不同存储器单元阵列型态的三维半导体元件，例如垂直通道式(vertical-channel，VC)三维半导体元件和垂直栅极式(vertical-gate，VG)三维半导体元件，本发明对于实施例的应用型态并没有特别限制。以下是参照所附附图叙述本发明提出的其中多个实施形式，以描述相关构型与可应用的制法。相关的结构细节例如拟置岛的配置与可变化的设计安排等内容如下面实施例内容所述。然而，但本发明并非仅限于所述形式，本发明并非显示出所有可能的实施例。实施例中相同或类似的标号是用以标示相同或类似的部分。再者，未在本发明提出的其他实施形式也可能可以应用。本领域技术人员在不脱离本发明的精神和范围内对实施例的结构加以修改与变化，以符合实际应用所需。而附图是已简化以利于清楚地说明实施例的内容，附图上的尺寸比例并非按照实际产品等比例绘制。因此，说明书和图示内容仅作为叙述实施例之用，而非作为限缩本发明保护范围之用。

再者，说明书与请求项中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰权利要求的元件，其本身并不含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。

<第一实施例>

图3为本发明第一实施例的一种三维半导体元件的上视图。图4A为沿图3的三维半导体元件的剖面线4A-4A′绘制的剖面示意图。图4B为沿图3的三维半导体元件的剖面线4B-4B′绘制的剖面示意图。第一实施例的一三维半导体元件2包括一衬底20具有一第一区域A1和一第二区域A2，其中一阵列图案(array pattern)P_array形成于第一区域A1。一叠层结构(stack structure)具有多层(multi-layers)叠置于衬底20上，所述多层包括数层有源层(active layers)212(ex:导电层，例如多晶硅层)与绝缘层(insulating layers)(ex:氧化层)213交错设置于衬底20上方。叠层结构包括多个第一次叠层(first sub-stacks)SS1相对应于阵列图案P_array，且这些第一次叠层SS1形成于第一区域A1中；和多个第二次叠层(second sub-stacks)SS2分隔地设置于第二区域A2中。根据第一实施例，这些第二次叠层SS2是形成如多个第一拟置岛(first dummy islands)(其为多层叠层(multilayer-stacked)的拟置岛)，且第一拟置岛围绕阵列图案P_array的第一次叠层SS1。

根据一应用的实施例，第二区域A2包括一大环区域(big-ring region)R_BR围绕阵列图案P_array，一隔离区域(isolation region)R_I(ex:包括一绝缘层24填充于没有导电层的位置)围绕大环区域R_BR，以及一周边区域(peripheral region)R_Peri围绕隔离区域R_I。大环区域R_BR为位于一OP界面(OP boundary)B_OP和阵列图案P_array之间的一区域。隔离区域R_I为位于OP界面B_OP和邻接于周边区域R_Peri的一ADT(阵列深沟道(i.e.array deep trench))界面B_ADT之间的一区域。周边区域R_Peri为ADT界面B_ADT之外的一区域(例如硅衬底未下凹的部分)。

如图4A和图4B所示，包括有源层212与绝缘层213交错设置的多层(multi-layers)是延伸至阵列图案P_array以外的区域，例如延伸至大环区域R_BR，且一些不完整的多层图案(在工艺中产生)是留在隔离区域R_I中，其中大环区域R_BR和隔离区域R_I可被视为一过渡区(transitional region)R_T。如图3和图4A所示，形成如第一拟置岛(first dummy islands，多层叠层如OP-叠层的拟置岛)的第二次叠层SS2则分隔地设置于第二区域A2的大环区域R_BR中。

根据第一实施例，至少有多个分隔的第一拟置岛(isolated first dummyislands)形成于衬底20上方的第二区域A2中(i.e.在大环区域R_BR中)，以围绕阵列图案P_array的第一次叠层SS1。这些第一拟置岛在大环区域R_BR中形成一拟置图案(dummypattern)，并使有源层212(ex:导电层)可存储能量或电荷的容量得以大幅下降，进而有效地减少在深沟道刻蚀(deep trench etching)工艺中所产生的电荷累积。因此，实施例可以缓和电弧效应(arcing effect，特别是在尖端或边缘处)，进而减少应用的三维半导体元件的损伤，大幅改善其电子特性。

再者，根据实施例，第一区域A1中相关于阵列图案P_array的第一次叠层SS1是以阵列沟道(array trenches)T_A分隔开来，而第二次叠层SS2(i.e.第一拟置岛)是以第一沟道(first trenches)T₁分隔开来。注意的是，一实施例的第一沟道T₁的深度是足以切段最底层的多晶硅层(lowest polysilicon layer)，如图3所示，第一实施例是选用一网状沟道图案的布局设计(a layout of net-like trench pattern)，从一上视角度观看，在第一拟置岛(i.e.SS2)之间的第一沟道T₁是彼此连通。然而本发明并不仅限于如图3所示的网状沟道图案，以第一沟道T₁分隔的第一拟置岛(i.e.SS2)所构成的其他图案亦可应用(一些可应用的图案如后内容所述)。

再者，第一沟道T₁之间的间距可以相同或不相同。在一实施例中，第一沟道T₁之间的间距(pitches)可随着远离阵列图案P_array的距离而变化；例如，第一沟道T₁之间的间距是随着远离阵列图案P_array的距离增加而增加，可视实际应用状况的需求而做调整。再者，在一实施例中，这些第一拟置岛(i.e.SS2)的角落(corners)为非直角的角度(non-rightangles)，例如第一拟置岛的角落为圆角(rounded)或旋转90度之外的角度以进一步避免尖端放电。沟道之间的间距安排与拟置岛的角落形状等细节将详述于后。

<第二实施例>

第二实施例中，所提出的一拟置岛图案是对应于第二区域A2的大环区域R_BR与隔离区域R_I。

图5为本发明第二实施例的一种三维半导体元件的上视图。图6A为沿图5的三维半导体元件的剖面线6A-6A′绘制的剖面示意图。图6B为沿图5的三维半导体元件的剖面线6B-6B′绘制的剖面示意图。第一实施例和第二实施例的三维半导体元件2和3的结构相似，其不同处为第二实施例的三维半导体元件3更包括第二拟置岛(second dummy islands)设置于衬底20上方。再者，图5、图6A-6B和图3、图4A-4B的结构中相同和/或相似元件是沿用相同和/或相似标号。相同组成/层的构型，例如层、空间安排和第一拟置岛(i.e.SS2)等，在此不再赘述。

类似的，第二实施例的三维半导体元件3包括一衬底20具有一第一区域A1和一第二区域A2，其中一阵列图案(array pattern)P_array是形成于第一区域A1。第二区域A2包括一大环区域R_BR围绕阵列图案P_array，一隔离区域R_I围绕大环区域R_BR，以及一周边区域R_Peri围绕隔离区域R_I。除了如上述第一实施例所述的第二次叠层SS2其构型如同多个第一拟置岛(first dummy islands)分隔地设置于第二区域A2的大环区域R_BR中，第二实施例的三维半导体元件3更包括多个第二拟置岛(second dummy islands)I_dummy2设置于衬底20上方并位于隔离区域R_I中，且第二拟置岛I_dummy2围绕第一(多层叠层)拟置岛(i.e.SS2)。因此，于隔离区域R_I的一绝缘层(例如图4A所示的绝缘层24)是被切割成多个分开的绝缘岛而形成一图案化绝缘层24′于隔离区域R_I。第一拟置岛(i.e.SS2)的结构局部请参照第一实施例。

再者，根据第二实施例，第一区域A1中相关于阵列图案P_array的第一次叠层SS1是以阵列沟道(array trenches)T_A分隔开来，第二次叠层SS2(i.e.第一拟置岛)是以第一沟道(first trenches)T₁分隔开来，而第二拟置岛I_dummy2是以第二沟道(second trenches)T₂分隔开来。如图5所示，在第二实施例所选用的一网状沟道图案的布局设计中，自一上视角度观看，在第一拟置岛(i.e.SS2)之间的第一沟道T₁与第二拟置岛I_dummy2之间的第二沟道T₂是彼此连通。然而本发明并不仅限于如图5所示的网状沟道图案，其他图案亦可应用。

再者，第二沟道T₂之间的间距可以相同或不相同。在一实施例中，第二沟道T₂之间的间距(pitches)可随着远离阵列图案P_array的距离而变化；例如，第二沟道T₂之间的间距是随着远离阵列图案P_array的距离增加而增加，可视实际应用状况的需求而做调整。再者，在一实施例中，第一沟道T₁之间的间距(例如第一间距P1)是小于第二沟道T₂之间的间距(ex:第二间距P2)。间距(ex:P1,P2)的安排设置可依照实际应用状况所需而做修饰或变化。另外，在一实施例中，这些第二拟置岛I_dummy2的角落(corners)为非直角的角度(non-rightangles)，例如可以是圆角或旋转90度之外的角度。

<第三实施例>

第三实施例中，所提出的一拟置岛图案是对应于第二区域A2的大环区域R_BR、隔离区域R_I和周边区域R_Peri。

图7为本发明第三实施例的一种三维半导体元件的上视图。图8A为沿图7的三维半导体元件的剖面线8A-8A′绘制的剖面示意图。图8B为沿图7的三维半导体元件的剖面线8B-8B′绘制的剖面示意图。图8C为图7的三维半导体元件的立体示意图。第二实施例和第三实施例的三维半导体元件3和4相同，除了第三实施例的三维半导体元件4更包括第三拟置岛(third dummy islands)I_dummy3设置于衬底20上方。再者，图7、图8A-8B和图5、图6A-6B的结构中相同和/或相似元件是沿用相同和/或相似标号。相同组成/层的构型，例如层与部件的空间安排、第一拟置岛(i.e.SS2)和第二拟置岛I_dummy2等，在此不再赘述。

第三实施例中，除了如上述第二实施例所述的第二次叠层SS2构型如同多个第一拟置岛(first dummy islands，ex:OP-叠层拟置岛)分隔地设置于大环区域R_BR中以及第二拟置岛I_dummy2设置于隔离区域R_I中，还包括了第三拟置岛I_dummy3设置于衬底20上方并位于周边区域R_Peri，且第三拟置岛I_dummy3围绕第二拟置岛I_dummy2。因此，不只是隔离区域R_I的绝缘层(例如图4A所示的绝缘层24)被切割成多个分开的绝缘岛而形成一图案化绝缘层24′，还有衬底20(ex:硅衬底)也被于切割(从上表面201向下延伸)成多个分开的硅绝缘岛。第一拟置岛(i.e.SS2)与第二拟置岛I_dummy2的结构局部请请参照第二实施例。

再者，根据第三实施例，第一区域A1中相关于阵列图案P_array的第一次叠层SS1是以阵列沟道(array trenches)T_A分隔开来，第二次叠层SS2(i.e.第一拟置岛)是以第一沟道T₁分隔开来，第二拟置岛I_dummy2是以第二沟道T₂分隔开来，而第三拟置岛I_dummy3是以第三沟道(third trenches)T₃分隔开来。如图7所示，在第三实施例所选用的一网状沟道图案的布局设计中，自一上视角度观看，在第一拟置岛(i.e.SS2)之间的第一沟道T₁、第二拟置岛I_dummy2之间的第二沟道T₂与第三拟置岛I_dummy3之间的第三沟道T₃是彼此连通。在一实施例中，第一沟道T₁、第二沟道T₂与第三沟道T₃是具有实质上相同的深度。若应用如图7所示的网状沟道图案的布局设计其具有隔离拟置岛(isolated dummy islands)围绕阵列图案P_array于深沟道刻蚀(deep trench etching)工艺中，则没有大面积的浮动导电层(例如多晶硅层)可集聚大量电荷，因此可以缓和电弧效应。值得注意的是，本发明并不仅限于如图7所示的网状沟道图案，其他图案亦可应用。

再者，第三沟道T₃之间的间距可以相同或不相同。在一实施例中，第三沟道T₃之间的间距可随着远离阵列图案P_array的距离而变化；例如，第三沟道T₃之间的间距是随着远离阵列图案P_array的距离增加而增加，可视实际应用状况的需求而做调整。再者，在一实施例中，第一沟道T₁之间的间距(例如第一间距P1)可小于第二沟道T₂之间的间距(ex:第二间距P2)，而第二沟道T₂之间的间距(ex:第二间距P2)可小于第三沟道T₃之间的间距(ex:第三间距P3)。间距(ex:P1,P2,P3)的安排设置可依照实际应用条件所需而做修饰或变化。另外，在一实施例中，这些第三拟置岛I_dummy3的角落(corners)为非直角的角度(non-rightangles)，例如可以是圆角或旋转90度之外的角度。

图9A-9G简绘本发明第三实施例的一种三维半导体元件的制造方法。如图9A(剖面示意图)和图9A′(立体图)所示，在叠层与三维存储器结构相关的多层膜之前，先于一衬底20(例如硅衬底)刻蚀出一个大的孔洞20H以形成大型的“地下室”(basement)，其中在形成“地下室”后即决定出ADT界面B_ADT。“地下室”的空间可容置与形成三维存储器结构/阵列相关的许多膜层而不突出于衬底20的上表面201之外。在衬底20中形成地下室之后，三维存储器结构的多个不同材料层，例如交错设置的有源层212(ex:多晶硅层)与绝缘层213(ex:氧化层)，是一层一层地沉积于衬底20上方，如图9B所示。为了结构平坦化，位于周边区域R_Peri的这些膜层例如以回蚀方式移除。在图9C中，是以一图案化光刻胶PR保护相关于阵列区域的多层膜。在移除衬底20的上表面201上方对应于周边区域R_Peri的这些膜层之后，在隔离区域R_I处会形成孔洞21H，如图9D所示，且可决定出OP界面B_OP。

在阵列深沟道(array deep trench，ADT)平坦化后，“地下室”是填充有多层(multiple layers)。三维存储器膜层的最上层可以是氧化层以做为缓冲层或保护层。如图9E所示，是以另一氧化层沉积(ex:一绝缘材料层240沉积于多层上和填满隔离区域R_I的孔洞21H)；并且以化学机械研磨(CMP)工艺以使OP界面B_OP和ADT界面B_ADT之间具有平整的水平面(ex:一绝缘层24覆盖多层和填满孔洞21H)，如图9F所示。图9F′为图9F的立体示意图，其绘示地下室被绝缘层24所覆盖。之后，至少形成阵列沟道(array trenches)T_A于第一区域A1(以形成阵列图案P_array的第一次叠层SS1)和第一沟道T₁于大环区域R_BR，如第一实施例所述。在一实施例中，如图9G所示，是形成阵列沟道T_A、第一沟道T₁、第二沟道T₂和第三沟道T₃(i.e.同图7所示的结构)。其中，隔离区域R_I的第二沟道T₂和周边区域R_Peri的第三沟道T₃是视实际应用所需而可选择性地形成。

注意的是，如第三实施例的拟置岛图案虽然适合应用于将存储器元件形成于硅衬底的“地下室”的工艺，但是本发明的应用并不限制于此地下室形态的衬底。在一些应用中，存储器元件是形成于没有“地下室”的硅衬底的上表面上方，且可应用的拟置岛图案可能仅包括了位于大环区域R_BR的第一拟置岛(i.e.SS2)和位于隔离区域R_I的第二拟置岛I_dummy2(即没有如上述一示例的位于周边区域R_Peri的第三拟置岛I_dummy3)。

<第四实施例>

第四实施例中，是提出位于第二区域A2的拟置岛其具有变化间距的沟道设置，以例举其中一种应用。图10A为本发明第四实施例的一种三维半导体元件的上视图。图10B为图10A的三维半导体元件的局部放大上视图。图10C是绘示第四实施例的拟置岛角落的放大示意图。

拟置岛之间可以是具有相等的间距或是不相等的间距(例如：间距随着远离阵列图案的距离而渐渐增加)。因此，第一沟道T₁之间的第一间距P1、第二沟道T₂之间的第二间距P2和第三沟道T₃之间的第三间距P3可以相等或不相等。一实施例中，拟置岛之间的沟道间距逐渐增加，而沟道的宽度则维持相同。对于接近阵列图案P_array的拟置岛，其拟置岛之间的沟道间距是接近阵列沟道T_A之间的沟道间距(ex:一实施例中，阵列沟道T_A的间距约0.1-0.3微米)以平衡等离子体充电效应(plasma charging effect)。由于周边区域是整块的硅衬底而等离子体电荷可轻易地接地，对于远离阵列区域(i.e.接近周边区域)的拟置岛，其沟道之间的距离可增加至约数微米；因此接近周边元件的沟道(i.e.第三d沟道T3)的间距可以较为放大。

如图10A和图10B所示，一实施例中，第一沟道T₁之间的第一间距P1、第二沟道T₂之间的第二间距P2和第三沟道T₃之间的第三间距P3是随着远离阵列图案P_array的距离而渐渐增加。再者，一实施例中，第一沟道T₁之间的第一间距P1可小于第二沟道T₂之间的第二间距P2，第二沟道T₂之间的第二间距P2可小于第三沟道T₃之间的第三间距P3。间距(ex:P1,P2,P3)的安排设置可依照实际应用的条件与需求而做相应的修饰或变化。

另外，在一实施例中，第一拟置岛(i.e.SS2)的角落、第二拟置岛I_dummy2的角落(corners)与第三拟置岛I_dummy3的角落为非直角的角度(non-right angles)。例如，这些拟置岛(或是相应沟道)可以是圆角、或是旋转90度之外的角度(例如45度旋转角度)以避免尖端放电或局部高电场，例如图10B和图10C所示。

在一实施例中，各拟置岛的角落是切割成具有一斜边。如图10C所示，假设四个第一沟道T₁₁、T₁₂、T₁₃和T₁₄形成以定义围绕一阵列图案的第一拟置岛(i.e.SS2)。这些第一拟置岛其中之一的一个角落是由第一侧边(first side)321(沿着一第一方向D1例如X方向上延伸)、一第二侧边(second side)322和一第三侧边(third side)323(沿着一第二方向D2例如Y方向上延伸)所定义，且第二侧边322是位于第一侧边321和第三侧边323之间且连接第一侧边321和第三侧边323，其中第一侧边321垂直于第三侧边323，且第二侧边322倾斜于第一侧边321和第三侧边323。一实施例中，第二侧边322倾斜于第一侧边321或第三侧边323为非90度的角度，例如倾斜约45度。再者，一实施例中，第二侧边322沿着第一方向D1(例如X方向)上具有一第一投影长度(first projection length)L1在0.1μm至100μm范围之间，而沿着第二方向D2(例如Y方向)上具有一第二投影长度(second projection length)L2在0.1μm至100μm范围之间。再者，一实施例中，这些第一拟置岛的倾斜第二侧边322(相应于阵列图案的同一角落)的长度，例如长度L_D21、L_D22、L_D23和L_D24，是随着远离阵列图案的距离而增加，亦即，L_D21<L_D22<L_D23<L_D24。

虽然第四实施例的三维半导体元件中是形成一网状沟道图案的布局设计围绕阵列图案(有源区)为例做说明，且图案延伸至周边区域R_Peri，如图10A所示，但此处所例示的沟道间距的安排和拟置岛角落的设计亦可应用于其他例如第一、第二实施例的沟道图案的布局设计。

<第五实施例>

在第一至第四实施例中，是提出网状沟道图案的布局设计(layouts of net-liketrench patterns)围绕阵列图案(有源区)为例做说明；然而，本发明并不限制于这些沟道图案或拟置岛图案，其他沟道图案或拟置岛图案的布局设计亦可应用，只要能形成可以缓和电弧效应的拟置岛即可。在第五实施例中，是提出一些其他可应用的布局设计以供参考。例如，拟置岛(或沟道)可以排列成同心圆(concentric circles)、同心方形环(concentricrectangular rings)或设置成多个衬垫(形状例如是长方形或正方形)以环绕阵列图案的布局方式。

图11A为本发明第五实施例的一种三维半导体元件的上视图，其显示位于大环区域R_BR的第一拟置岛(i.e.SS2)(或用来定义第一拟置岛的沟道)是排列成同心方形环以环绕阵列图案。

图11B为本发明第五实施例的另一种三维半导体元件的上视图，其显示位于大环区域R_BR的第一拟置岛(i.e.SS2)(或用来定义第一拟置岛的沟道)以及位于隔离区域R_I的第二拟置岛I_dummy2(或用来定义第二拟置岛的沟道)是排列成同心方形环以环绕阵列图案。

图11C为本发明第五实施例的又另一种三维半导体元件的上视图，其显示位于大环区域R_BR的第一拟置岛(i.e.SS2)(或用来定义第一拟置岛的沟道)、位于隔离区域R_I的第二拟置岛I_dummy2(或用来定义第二拟置岛的沟道)以及位于周边区域R_Peri的第三拟置岛I_dummy3(或用来定义第三拟置岛的沟道)皆排列成同心方形环以环绕阵列图案。

图11D是绘示第五实施例中图11B的拟置岛角落的放大示意图。类似地，这些拟置岛(或沟道)的角落可以是圆角、或是旋转90度之外的角度(例如45度旋转角度)以避免尖端放电或局部高电场。角落形状或沟道间距的设置细节请参照第四实施例。

除了同心方形环或同心圆，第二区域A2的拟置岛亦可以设置成多个衬垫(形状例如是长方形或正方形)以环绕阵列图案的布局方式。图12A为本发明第五实施例的再另一种三维半导体元件的上视图，其显示位于大环区域R_BR的第一拟置岛(i.e.SS2)(或用来定义第一拟置岛的沟道)是形成多个衬垫的布局方式(例如正方形衬垫41)以环绕阵列图案P_array。

图12B为本发明第五实施例的又一种三维半导体元件的上视图，其显示位于大环区域R_BR的第一拟置岛(i.e.SS2)(或用来定义第一拟置岛的沟道)以及位于隔离区域R_I的第二拟置岛I_dummy2(或用来定义第二拟置岛的沟道)是排列成多个正方形衬垫的布局方式以环绕阵列图案P_array；例如大环区域R_BR的衬垫41和隔离区域R_I的衬垫42。

图12C为本发明第五实施例的又再一种三维半导体元件的上视图，其显示位于大环区域R_BR的第一拟置岛(i.e.SS2)(或用来定义第一拟置岛的沟道)、位于隔离区域R_I的第二拟置岛I_dummy2(或用来定义第二拟置岛的沟道)以及位于周边区域R_Peri的第三拟置岛I_dummy3(或用来定义第三拟置岛的沟道)皆排列成多个正方形衬垫的布局方式以环绕阵列图案P_array；例如大环区域R_BR的衬垫41、隔离区域R_I的衬垫42和周边区域R_Peri的衬垫43。

图12D是绘示第五实施例中图12C的形成衬垫的拟置岛其角落的放大示意图。类似地，这些拟置衬垫41/42(/43)的角落可以是圆角、或是旋转90度之外的角度(例如45度旋转角度)以避免尖端放电或局部高电场。拟置衬垫的角落形状的设置细节请参照第四实施例。

根据上述实施例所公开的内容，是提出一种具特殊布局设计的三维半导体元件。实施例所提出的围绕阵列图案(有源区域)的布局设计(例如网状沟道图案、或同心沟道图案、或衬垫环绕图案等)可降低的浮动导电层(例如多晶硅层)的面积，其中至少延伸至大环区域R_BR的叠层多层(multilayers)分割为多个分隔块体(isolated blocks)，例如形成了多个拟置岛(dummy islands)围绕阵列图案的次叠层(sub-stacks)(ex:如图3、图4A、图4B、图11A和图12A所示的图案)，因而使可存储能量或电荷的容量可大幅下降。再者，实施例的沟道或拟置岛的图案可以扩张至隔离区域R_I(ex:如图5、图6A、图6B、图11B和图12B所示的图案)，甚至扩张至周边区域R_Peri(ex:如图7、图8A、图8B、图11C和图12C所示的图案)。因此，不论应用的三维半导体元件有几组多层(multilayers，例如OP层数)叠层设置，在深沟道刻蚀(deep trench etching)工艺中，实施例的具拟置岛图案的三维半导体元件可使导电层能聚集不需要的电荷的容量和面积能有效地降低，因此可以缓和电弧效应(arcing effect，特别是在尖端或边缘处)，进而使应用的三维半导体元件有较少的损伤且其而电子特性可大幅增进。

其他实施例，例如元件的已知构件有不同的设置与排列等，亦可能可以应用，是视应用时的实际需求与条件而可作适当的调整或变化。因此，说明书与附图中所示的结构仅作说明之用，并非用以限制本发明欲保护的权利要求范围。另外，本领域技术人员应知实施例中构成部件的形状和位置亦并不限于图标所绘的形式，亦是根据实际应用时的需求和/或制造步骤在不悖离本发明的精神的情况下而可作相应调整。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本领域技术人员在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求书所界定的为准。

Claims (10)

1.一种三维半导体元件，其特征在于，包括：

一衬底，具有一第一区域和一第二区域，且该第二区域邻近并围绕该第一区域，其中一阵列图案形成于该第一区域；

一叠层结构，具有多层叠置于该衬底上，所述多层包括有源层与绝缘层交错设置于该衬底上方，该叠层结构包括：

多个第一次叠层相对应于该阵列图案，且这些第一次叠层形成于该第一区域中；和

多个第二次叠层分隔地设置于该第二区域中，且这些第二次叠层是形成为第一拟置岛并围绕该阵列图案的这些第一次叠层；

其中，这些第一次叠层是以阵列沟道分隔开来，这些第一拟置岛是以第一沟道分隔开来；其中离该第一区域越近，这些第一拟置岛之间的第一沟道之间的第一间距越接近该阵列沟道之间的沟道间距。

2.根据权利要求1所述的三维半导体元件，其特征在于，这些第一沟道之间的间距不相同。

3.根据权利要求1所述的三维半导体元件，其特征在于，从一上视角度，位于该第二区域的这些第一拟置岛是排列成同心圆、同心方形环或设置成多个衬垫环绕该阵列图案的一布局。

4.根据权利要求1所述的三维半导体元件，其特征在于，这些第一拟置岛的角落为非直角的。

5.根据权利要求4所述的三维半导体元件，其特征在于，这些第一拟置岛之一的一个角落是以一第一侧边、一第二侧边和一第三侧边定义，且该第二侧边是位于该第一侧边和该第三侧边之间且连接该第一侧边和该第三侧边，其中该第一侧边垂直于该第三侧边，且该第二侧边倾斜于该第一侧边和该第三侧边。

6.根据权利要求1所述的三维半导体元件，其特征在于，该第二区域包括一大环区域围绕该阵列图案以及一隔离区域围绕该大环区域，其中该大环区域是位于该阵列图案和该隔离区域之间，且这些第二次叠层是分隔地设置于该大环区域。

7.根据权利要求6所述的三维半导体元件，其特征在于，更包括第二拟置岛设置于该衬底上且位于该隔离区域中，这些第二拟置岛是围绕这些第一拟置岛。

8.根据权利要求7所述的三维半导体元件，其特征在于，这些第二拟置岛是以第二沟道分隔开来，且这些第二沟道之间的间距不相同。

9.根据权利要求7所述的三维半导体元件，其特征在于，从一上视角度，位于该隔离区域的这些第二拟置岛是排列成同心圆、同心方形环或设置成多个衬垫环绕这些第一拟置岛的一布局。

10.根据权利要求7所述的三维半导体元件，其特征在于，该第二区域更包括一周边区域围绕该隔离区域，且该隔离区域是位于该周边区域和该大环区域之间，其中该三维半导体元件更包括第三拟置岛设置于该衬底上且位于该周边区域中，这些第三拟置岛是围绕这些第二拟置岛。

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