TWI626732B

TWI626732B - 具隔離擬置圖案之三維半導體元件

Info

Publication number: TWI626732B
Application number: TW106112299A
Authority: TW
Inventors: 葉騰豪; 洪敏峰; 胡志瑋
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-04-13
Filing date: 2017-04-13
Publication date: 2018-06-11
Also published as: TW201838146A

Abstract

一種三維半導體元件，包括：一基板，具有一第一區域和一第二區域，且第二區域鄰近並圍繞第一區域，其中一陣列圖案係形成於第一區域(主動區域)；一堆疊結構，具有多層疊置於基板上，所述多層包括主動層(例如導電層)與絕緣層交錯設置於基板上方。堆疊結構包括複數個第一次堆疊相對應於陣列圖案，且第一次堆疊形成於第一區域中；和複數個第二次堆疊分隔地設置於第二區域中，且該些第二次堆疊係形成如第一擬置島並圍繞陣列圖案之第一次堆疊。

Description

具隔離擬置圖案之三維半導體元件

本發明是有關於一種三維半導體元件，特別是關於一種具隔離擬置圖案之三維半導體元件。

於一三維半導體元件(如記憶體)之傳統製造過程中，需要使用一深溝槽蝕刻(deep trench etching)步驟以切割形成位元線或字元線(例如形成習知之BL-to-BL或WL-to-WL結構)。在深溝槽蝕刻步驟之前，需先堆疊多層導電層於一基材上(例如形成於一基板上方或形成基板的一下凹空間內)，再對堆疊的多層進行平坦化製程和深溝槽蝕刻製程。在深溝槽蝕刻期間，來自電漿的電荷會累積在導電層處，而造成三維半導體元件損傷與缺陷。

第1圖係為一種傳統三維半導體元件之上視圖。第2圖係為沿第1圖之三維半導體元件的剖面線2A-2A’繪製之剖面示意圖。傳統之一三維半導體元件1包括一基板10具有一第一區域A1和一第二區域A2，其中一陣列圖案(array pattern)P_array係形成於第一區域A1。一堆疊結構(stack structure)具有多層(multi-layers)疊置於基板10上，所述多層包括數層主動層112(ex：導電層，例如多晶矽層)與絕緣層(ex：氧化層)113交錯設置於基板10上方。如第2圖所示，這些堆疊之多層係延伸至陣列圖案P_array以外的區域，例如延伸至一大環區域R_BR(在一OP界面B_OP和陣列圖案P_array之間)，且一些不完整的多層圖案(在製程中產生)係留在隔離區域R_I(在OP界面B_OP和ADT界面B_ADT之間且鄰近一周邊區域R_Peri)中，其中大環區域R_BR和隔離區域R_I可被視為一過渡區(transitional region)R_T。在深溝槽蝕刻期間，來自電漿的電荷(如第1圖中之符號“e”所表示)會累積在對應於大環區域R_BR之導電層，此可能會有引起電弧效應產生之高風險。大環區域R_BR的面積越大，累積的電荷數目越大量，特別是在一些結構上相對脆弱的地方(例如尖端或邊緣處)，因此所引起的電弧效應越嚴重，而造成三維半導體元件的損壞。

本發明係有關於一種三維半導體元件。根據實施例之三維半導體元件，藉由形成具隔離擬置圖案之佈局設計以圍繞陣列圖案，可避免電弧效應和大幅增進應用之三維半導體元件的電子特性。

根據實施例，係提出一種三維半導體元件，包括：一基板，具有一第一區域和一第二區域，且第二區域鄰近並圍繞第一區域，其中一陣列圖案(array pattern)係形成於第一區域；一堆疊結構(stack structure)，具有多層(multi-layers)疊置於基板上，所述多層包括主動層與絕緣層交錯設置於基板上方。堆疊結構包括複數個第一次堆疊(first sub-stacks)相對應於陣列圖案，且該些第一次堆疊形成於第一區域中；和複數個第二次堆疊(second sub-stacks)分隔地設置於第二區域中，且該些第二次堆疊係形成如第一擬置島(first dummy islands)並圍繞陣列圖案之第一次堆疊。

於文中係配合所請申請專利範圍提出本發明之特別實施例。

1、2、3、4‧‧‧三維半導體元件

10、20‧‧‧基板

201‧‧‧基板的上表面

112、212‧‧‧主動層

113、213、24‧‧‧絕緣層

24’‧‧‧圖案化絕緣層

240‧‧‧絕緣材料層

A1‧‧‧第一區域

A2‧‧‧第二區域

R_BR‧‧‧大環區域

R_I‧‧‧隔離區域

R_Peri‧‧‧周邊區域

R_T‧‧‧過渡區

B_OP‧‧‧OP界面

B_ADT‧‧‧ADT界面

P_array‧‧‧陣列圖案

SS1‧‧‧第一次堆疊

SS2‧‧‧第二次堆疊

I_dummy2‧‧‧第二擬置島

I_dummy3‧‧‧第三擬置島

T_A‧‧‧陣列溝槽

T₁、T₁₁、T₁₂、T₁₃、T₁₄‧‧‧第一溝槽

T₂‧‧‧第二溝槽

T₃‧‧‧第三溝槽

P1‧‧‧第一間距

P2‧‧‧第二間距

P3‧‧‧第三間距

PR‧‧‧圖案化光阻

20H、21H‧‧‧孔洞

321‧‧‧第一側邊

322‧‧‧第二側邊

323‧‧‧第三側邊

D1‧‧‧第一方向

D2‧‧‧第二方向

L1‧‧‧第一投影長度

L2‧‧‧第二投影長度

L_D21、L_D22、L_D23、L_D24‧‧‧第二側邊的長度

41、42、43‧‧‧襯墊

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例以配合所請申請專利範圍，作詳細說明如下：第1圖係為一種傳統三維半導體元件之上視圖。

第2圖係為沿第1圖之三維半導體元件的剖面線2A-2A’繪製之剖面示意圖。

第3圖係為本揭露第一實施例之一種三維半導體元件之上視圖。

第4A圖係為沿第3圖之三維半導體元件的剖面線4A-4A’繪製之剖面示意圖。

第4B圖係為沿第3圖之三維半導體元件的剖面線4B-4B’繪製之剖面示意圖。

第5圖係為本揭露第二實施例之一種三維半導體元件之上視圖。

第6A圖係為沿第5圖之三維半導體元件的剖面線6A-6A’繪製之剖面示意圖。

第6B圖係為沿第5圖之三維半導體元件的剖面線6B-6B’繪製之剖面示意圖。

第7圖係為本揭露第三實施例之一種三維半導體元件之上視圖。

第8A圖係為沿第7圖之三維半導體元件的剖面線8A-8A’繪製之剖面示意圖。

第8B圖係為沿第7圖之三維半導體元件的剖面線8B-8B’繪製之剖面示意圖。

第8C圖係為第7圖之三維半導體元件之立體示意圖。

第9A-9G圖簡繪本揭露第三實施例之一種三維半導體元件之製造方法。

第10A圖係為本揭露第四實施例之一種三維半導體元件之上視圖。

第10B圖係為第10A圖之三維半導體元件的局部放大上視圖。

第10C圖係繪示第四實施例之擬置島角落的放大示意圖。

第11A圖係為本揭露第五實施例之一種三維半導體元件之上視圖。

第11B圖係為本揭露第五實施例之另一種三維半導體元件之上視圖。

第11C圖係為本揭露第五實施例之又另一種三維半導體元件之上視圖。

第11D圖係繪示第五實施例中第11B圖之擬置島角落的放大示意圖。

第12A圖係為本揭露第五實施例之再另一種三維半導體元件之上視圖。

第12B圖係為本揭露第五實施例之又一種三維半導體元件之上視圖。

第12C圖係為本揭露第五實施例之又再一種三維半導體元件之上視圖。

第12D圖係繪示第五實施例中第12C圖之形成襯墊之擬置島其角落的放大示意圖。

本揭露之實施例係提出一種三維半導體元件。根據實施例，係提出一種具隔離擬置圖案之佈局設計(例如網狀溝槽圖案、或同心溝槽圖案、或襯墊環繞圖案等)圍繞陣列圖案(主動區域)以降低之浮動導電層(例如多晶矽層)之面積，其中至少延伸至大環區域(big-ring region，R_BR)的堆疊多層(multilayers)係分割為數個分隔塊體(isolated blocks)，例如形成了多個分隔的擬置島(isolated dummy islands)圍繞陣列圖案之次堆疊(sub-stacks)，因而使可儲存能量或電荷的容量(capacity)可大幅下降。因此，在深溝槽蝕刻(deep trench etching)製程中，不論應用之三維半導體元件有幾組多層(multilayers，例如OP層數)堆疊設置，實施例之具擬置島圖案的三維半導體元件可使導電層會收集和匯聚不需要的電荷(undesired electrical charges)的容量和面積能有效地降低；因此可以緩和電弧效應(arcing effect，特別是在尖端或邊緣處)，進而使應用之三維半導體元件有較少的損傷且其而電子特性可大幅增進。

本揭露可應用於許多具不同記憶胞陣列型態的三維半導體元件，例如垂直通道式(vertical-channel，VC)三維半導體元件和垂直閘極式(vertical-gate，VG)三維半導體元件，本揭露對於實施例之應用型態並沒有特別限制。以下係參照所附圖式敘述本揭露提出之其中多個實施態樣，以描述相關構型與可應用之製法。相關的結構細節例如擬置島的配置與可變化之設計安排等內容如下面實施例內容所述。然而，但本揭露並非僅限於所述態樣，本揭露並非顯示出所有可能的實施例。實施例中相同或類似的標號係用以標示相同或類似之部分。再者，未於本揭露提出的其他實施態樣也可能可以應用。相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構加以變化與修飾，以符合實際應用所需。而圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。

再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，以修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。

<第一實施例>

第3圖係為本揭露第一實施例之一種三維半導體元件之上視圖。第4A圖係為沿第3圖之三維半導體元件的剖面線4A-4A’繪製之剖面示意圖。第4B圖係為沿第3圖之三維半導體元件的剖面線4B-4B’繪製之剖面示意圖。第一實施例之一三維半導體元件2包括一基板20具有一第一區域A1和一第二區域A2，其中一陣列圖案(array pattern)P_array係形成於第一區域A1。一堆疊結構(stack structure)具有多層(multi-layers)疊置於基板20上，所述多層包括數層主動層(active layers)212(ex：導電層，例如多晶矽層)與絕緣層(insulating layers)(ex：氧化層)213交錯設置於基板20上方。堆疊結構包括複數個第一次堆疊(first sub-stacks)SS1相對應於陣列圖案P_array，且該些第一次堆疊SS1形成於第一區域A1中；和複數個第二次堆疊(second sub-stacks)SS2分隔地設置於第二區域A2中。根據第一實施例，該些第二次堆疊SS2係形成如多個第一擬置島(first dummy islands)(其為多層堆疊(multilayer-stacked)的擬置島)，且第一擬置島圍繞陣列圖案P_array的第一次堆疊SS1。

根據一應用之實施例，第二區域A2包括一大環區域(big-ring region)R_BR圍繞陣列圖案P_array，一隔離區域(isolation region)R_I(ex：包括一絕緣層24填充於沒有導電層的位置)圍繞大環區域R_BR，以及一周邊區域(peripheral region)R_Peri圍繞隔離區域R_I。大環區域R_BR係為位於一OP界面(OP boundary)B_OP和陣列圖案P_array之間的一區域。隔離區域R_I係為位於OP界面B_OP和鄰接於周邊區域R_Peri之一ADT(陣列深溝槽(i.e.array deep trench))界面B_ADT之間的一區域。周邊區域R_Peri係為ADT界面B_ADT之外的一區域(例如矽基板未下凹的部分)。

如第4A圖和第4B圖所示，包括主動層212與絕緣層213交錯設置的多層(multi-layers)係延伸至陣列圖案P_array以外的區域，例如延伸至大環區域R_BR，且一些不完整的多層圖案(在製程中產生)係留在隔離區域R_I中，其中大環區域R_BR和隔離區域R_I可被視為一過渡區(transitional region)R_T。如第3圖和第4A圖所示，形成如第一擬置島(first dummy islands，多層堆疊如OP- 堆疊的擬置島)的第二次堆疊SS2則分隔地設置於第二區域A2的大環區域R_BR中。

根據第一實施例，至少有多個分隔的第一擬置島(isolated first dummy islands)形成於基板20上方的第二區域A2中(i.e.於大環區域R_BR中)，以圍繞陣列圖案P_array之第一次堆疊SS1。這些第一擬置島係於大環區域R_BR中形成一擬置圖案(dummy pattern)，並使主動層212(ex：導電層)可儲存能量或電荷的容量得以大幅下降，進而有效地減少在深溝槽蝕刻(deep trench etching)製程中所產生的電荷累積。因此，實施例可以緩和電弧效應(arcing effect，特別是在尖端或邊緣處)，進而減少應用之三維半導體元件的損傷，大幅改善其電子特性。

再者，根據實施例，第一區域A1中相關於陣列圖案P_array之第一次堆疊SS1係以陣列溝槽(array trenches)T_A分隔開來，而第二次堆疊SS2(i.e.第一擬置島)係以第一溝槽(first trenches)T₁分隔開來。注意的是，一實施例之第一溝槽T₁之深度係足以切段最底層的多晶矽層(lowest polysilicon layer)，如第3圖所示，第一實施例係選用一網狀溝槽圖案之佈局設計(a layout of net-like trench pattern)，從一上視角度觀看，在第一擬置島(i.e.SS2)之間的第一溝槽T₁係彼此連通。然而本揭露並不僅限於如第3圖所示之網狀溝槽圖案，以第一溝槽T₁分隔的第一擬置島(i.e.SS2)所構成的其他圖案亦可應用(一些可應用的圖案如後內容所述)。

再者，第一溝槽T₁之間的間距可以相同或不相同。於一實施例中，第一溝槽T₁之間的間距(pitches)可隨著遠離陣列圖案P_array之距離而變化；例如，第一溝槽T₁之間的間距係隨著遠離陣列圖案P_array之距離增加而增加，可視實際應用狀況之需求而做調整。再者，於一實施例中，該些第一擬置島(i.e.SS2)之角落(corners)為非直角的角度(non-right angles)，例如第一擬置島之角落為圓角(rounded)或旋轉90度之外的角度以進一步避免尖端放電。溝槽之間的間距安排與擬置島之角落形狀等細節將詳述於後。

<第二實施例>

第二實施例中，所提出之一擬置島圖案係對應於第二區域A2之大環區域R_BR與隔離區域R_I。

第5圖係為本揭露第二實施例之一種三維半導體元件之上視圖。第6A圖係為沿第5圖之三維半導體元件的剖面線6A-6A’繪製之剖面示意圖。第6B圖係為沿第5圖之三維半導體元件的剖面線6B-6B’繪製之剖面示意圖。第一實施例和第二實施例之三維半導體元件2和3之結構相似，其不同處為第二實施例之三維半導體元件3更包括第二擬置島(second dummy islands)設置於基板20上方。再者，第5、6A-6B圖和第3、4A-4B圖之結構中相同和/或相似元件係沿用相同和/或相似標號。相同組成/層之構型，例如層、空間安排和第一擬置島(i.e.SS2)等，在此不再贅述。

類似的，第二實施例之三維半導體元件3包括一基板20具有一第一區域A1和一第二區域A2，其中一陣列圖案(array pattern)P_array係形成於第一區域A1。第二區域A2包括一大環區域R_BR圍繞陣列圖案P_array，一隔離區域R_I圍繞大環區域R_BR，以及一周邊區域R_Peri圍繞隔離區域R_I。除了如上述第一實施例所述之第二次堆疊SS2其構型如同多個第一擬置島(first dummy islands)分隔地設置於第二區域A2的大環區域R_BR中，第二實施例之三維半導體元件3更包括多個第二擬置島(second dummy islands)I_dummy2設置於基板20上方並位於隔離區域R_I中，且第二擬置島I_dummy2圍繞第一(多層堆疊)擬置島(i.e.SS2)。因此，於隔離區域R_I的一絕緣層(例如第4A圖所示之絕緣層24)係被切割成多個分開的絕緣島而形成一圖案化絕緣層24’於隔離區域R_I。第一擬置島(i.e.SS2)的結構細部請請參照第一實施例。

再者，根據第二實施例，第一區域A1中相關於陣列圖案P_array的第一次堆疊SS1係以陣列溝槽(array trenches)T_A分隔開來，第二次堆疊SS2(i.e.第一擬置島)係以第一溝槽(first trenches)T₁分隔開來，而第二擬置島I_dummy2係以第二溝槽(second trenches)T₂分隔開來。如第5圖所示，於第二實施例所選用之一網狀溝槽圖案之佈局設計中，自一上視角度觀看，在第一擬置島(i.e.SS2)之間的第一溝槽T₁與第二擬置島I_dummy2之間的第二溝槽T₂係彼此連通。然而本揭露並不僅限於如第5圖所示之網狀溝槽圖案，其他圖案亦可應用。

再者，第二溝槽T₂之間的間距可以相同或不相同。於一實施例中，第二溝槽T₂之間的間距(pitches)可隨著遠離陣列圖案P_array之距離而變化；例如，第二溝槽T₂之間的間距係隨著遠離陣列圖案P_array之距離增加而增加，可視實際應用狀況之需求而做調整。再者，於一實施例中，第一溝槽T₁之間的間距(例如第一間距P1)係小於第二溝槽T₂之間的間距(ex：第二間距P2)。間距(ex：P1,P2)的安排設置可依照實際應用狀況所需而做修飾或變化。另外，於一實施例中，該些第二擬置島I_dummy2之角落(corners)為非直角的角度(non-right angles)，例如可以是圓角或旋轉90度之外的角度。

<第三實施例>

第三實施例中，所提出之一擬置島圖案係對應於第二區域A2之大環區域R_BR、隔離區域R_I和周邊區域R_Peri。

第7圖係為本揭露第三實施例之一種三維半導體元件之上視圖。第8A圖係為沿第7圖之三維半導體元件的剖面線8A-8A’繪製之剖面示意圖。第8B圖係為沿第7圖之三維半導體元件的剖面線8B-8B’繪製之剖面示意圖。第8C圖係為第7圖之三維半導體元件之立體示意圖。第二實施例和第三實施例之三維半導體元件3和4相同，除了第三實施例之三維半導體元件4更包括第三擬置島(third dummy islands)I_dummy3設置於基板20上方。再者，第7、8A-8B圖和第5、6A-6B圖之結構中相同和/或相似元件係沿用相同和/或相似標號。相同組成/層之構型，例如層與部件之空間安排、第一擬置島(i.e.SS2)和第二擬置島I_dummy2等，在此不再贅述。

第三實施例中，除了如上述第二實施例所述之第二次堆疊SS2構型如同多個第一擬置島(first dummy islands，ex：OP-堆疊擬置島)分隔地設置於大環區域R_BR中以及第二擬置島I_dummy2設置於隔離區域R_I中，還包括了第三擬置島I_dummy3設置於基板20上方並位於周邊區域R_Peri，，且第三擬置島I_dummy3圍繞第二擬置島I_dummy2。因此，不只是隔離區域R_I的絕緣層(例如第4A圖所示之絕緣層24)被切割成多個分開的絕緣島而形成一圖案化絕緣層24’，還有基板20(ex：矽基板)也被於切割(從上表面201向下延伸)成多個分開的矽絕緣島。第一擬置島(i.e.SS2)與第二擬置島I_dummy2的結構細部請請參照第二實施例。

再者，根據第三實施例，第一區域A1中相關於陣列圖案P_array的第一次堆疊SS1係以陣列溝槽(array trenches)T_A分隔開來，第二次堆疊SS2(i.e.第一擬置島)係以第一溝槽T₁分隔開來，第二擬置島I_dummy2係以第二溝槽T₂分隔開來，而第三擬置島I_dummy3係以第三溝槽(third trenches)T₃分隔開來。如第7圖所示，於第三實施例所選用之一網狀溝槽圖案之佈局設計中，自一上視角度觀看，在第一擬置島(i.e.SS2)之間的第一溝槽T₁、第二擬置島I_dummy2之間的第二溝槽T₂與第三擬置島I_dummy3之間的第三溝槽T₃係彼此連通。於一實施例中，第一溝槽T₁、第二溝槽T₂與第三溝槽T₃係具有實質上相同之深度。若應用如第7圖所示之網狀溝槽圖案的佈局設計其具有隔離擬置島(isolated dummy islands)圍繞陣列圖案P_array於深溝槽蝕刻(deep trench etching)製程中，則沒有大面積的浮動導電層(例如多晶矽層)可集聚大量電荷，因此可以緩和電弧效應。值得注意的是，本揭露並不僅限於如第7圖所示之網狀溝槽圖案，其他圖案亦可應用。

再者，第三溝槽T₃之間的間距可以相同或不相同。於一實施例中，第三溝槽T₃之間的間距可隨著遠離陣列圖案P_array之距離而變化；例如，第三溝槽T₃之間的間距係隨著遠離陣列圖案P_array之距離增加而增加，可視實際應用狀況之需求而做調整。再者，於一實施例中，第一溝槽T₁之間的間距(例如第一間距P1) 可小於第二溝槽T₂之間的間距(ex：第二間距P2)，而第二溝槽T₂之間的間距(ex：第二間距P2)可小於第三溝槽T₃之間的間距(ex：第三間距P3)。間距(ex：P1,P2,P3)的安排設置可依照實際應用條件所需而做修飾或變化。另外，於一實施例中，該些第三擬置島I_dummy3之角落(corners)為非直角的角度(non-right angles)，例如可以是圓角或旋轉90度之外的角度。

第9A-9G圖簡繪本揭露第三實施例之一種三維半導體元件之製造方法。如第9A圖(剖面示意圖)和第9A’圖(立體圖)所示，在堆疊與三維記憶體結構相關的多層膜之前，先於一基板20(例如矽基板)蝕刻出一個大的孔洞20H以形成大型的“地下室”(basement)，其中在形成“地下室”後即決定出ADT界面B_ADT。 “地下室”的空間可容置與形成三維記憶體結構/陣列相關的許多膜層而不突出於基板20的上表面201之外。於基板20中形成地下室之後，三維記憶體結構的數個不同材料層，例如交錯設置的主動層212(ex：多晶矽層)與絕緣層213(ex：氧化層)，係一層一層地沈積於基板20上方，如第9B圖所示。為了結構平坦化，位於周邊區域R_Peri的該些膜層例如以回蝕方式移除。於第9C圖中，係以一圖案化光阻PR保護相關於陣列區域的多層膜。在移除基板20之上表面201上方對應於周邊區域R_Peri的該些膜層之後，於隔離區域R_I處會形成孔洞21H，如第9D圖所示，且可決定出OP界面B_OP。

在陣列深溝槽(array deep trench，ADT)平坦化後，“地下室”係填充有多層(multiple layers)。三維記憶體膜層的最上層可以是氧化層以做為緩衝層或保護層。如第9E圖所示，係以另一氧化層沈積(ex：一絕緣材料層240沈積於多層上和填滿隔離區域R_I之孔洞21H)；並且以化學機械研磨(CMP)製程以使OP界面B_OP和ADT界面B_ADT之間具有平整之水平面(ex：一絕緣層24覆蓋多層和填滿孔洞21H)，如第9F圖所示。第9F’圖係為第9F圖之立體示意圖，其繪示地下室被絕緣層24所覆蓋。之後，至少形成陣列溝槽(array trenches)T_A於第一區域A1(以形成陣列圖案P_array之第一次堆疊SS1)和第一溝槽T₁於大環區域R_BR，如第一實施例所述。於一實施例中，如第9G圖所示，係形成陣列溝槽T_A、第一溝槽T₁、第二溝槽T₂和第三溝槽T₃(i.e.同第7圖所示之結構)。其中，隔離區域R_I的第二溝槽T₂和周邊區域R_Peri的第三溝槽T₃係視實際應用所需而可選擇性地形成。

注意的是，如第三實施例之擬置島圖案雖然適合應用於將記憶體元件形成於矽基板之”地下室”的製程，但是本揭露之應用並不限制於此地下室形態之基板。在一些應用中，記憶體元件係形成於沒有”地下室”之矽基板的上表面上方，且可應用之擬置島圖案可能僅包括了位於大環區域R_BR之第一擬置島(i.e.SS2)和位於隔離區域R_I之第二擬置島I_dummy2(即沒有如上述一示例之位於周邊區域R_Peri之第三擬置島I_dummy3)。

<第四實施例>

第四實施例中，係提出位於第二區域A2之擬置島其具有變化間距的溝槽設置，以例舉其中一種應用。第10A圖係為本揭露第四實施例之一種三維半導體元件之上視圖。第10B圖係為第10A圖之三維半導體元件的局部放大上視圖。第10C圖係繪示第四實施例之擬置島角落的放大示意圖。

擬置島之間可以是具有相等的間距或是不相等的間距(例如：間距隨著遠離陣列圖案之距離而漸漸增加)。因此，第一溝槽T₁之間的第一間距P1、第二溝槽T₂之間的第二間距P2和第三溝槽T₃之間的第三間距P3可以相等或不相等。一實施例中，擬置島之間的溝槽間距逐漸增加，而溝槽的寬度則維持相同。對於接近陣列圖案P_array的擬置島，其擬置島之間的溝槽間距係接近陣列溝槽T_A之間的溝槽間距(ex：一實施例中，陣列溝槽T_A的間距約0.1-0.3微米)以平衡電漿充電效應(plasma charging effect)。由於周邊區域是整塊的矽基板而電漿電荷可輕易地接地，對於遠離陣列區域(i.e.接近周邊區域)的擬置島，其溝槽之間的距離可增加至約數微米；因此接近周邊元件的溝槽(i.e.第三d溝槽T3)的間距可以較為放大。

如第10A圖和第10B圖所示，一實施例中，第一溝槽T₁之間的第一間距P1、第二溝槽T₂之間的第二間距P2和第三溝槽T₃之間的第三間距P3係隨著遠離陣列圖案P_array之距離而漸漸增加。再者，一實施例中，第一溝槽T₁之間的第一間距P1可小於第二溝槽T₂之間的第二間距P2，第二溝槽T₂之間的第二間距P2可小於第三溝槽T₃之間的第三間距P3。間距(ex：P1,P2,P3)的安排設置可依照實際應用的條件與需求而做相應之修飾或變化。

另外，於一實施例中，第一擬置島(i.e.SS2)之角落、第二擬置島I_dummy2之角落(corners)與第三擬置島I_dummy3之角落為非直角的角度(non-right angles)。例如，該些擬置島(或是相應溝槽)可以是圓角、或是旋轉90度之外的角度(例如45度旋轉角度) 以避免尖端放電或局部高電場，例如第10B圖和第10C圖所示。

於一實施例中，各擬置島之角落係切割成具有一斜邊。如第10C圖所示，假設四個第一溝槽T₁₁、T₁₂、T₁₃和T₁₄形成以定義圍繞一陣列圖案之第一擬置島(i.e.SS2)。該些第一擬置島其中之一的一個角落係由第一側邊(first side)321(沿著一第一方向D1例如X方向上延伸)、一第二側邊(second side)322和一第三側邊(third side)323(沿著一第二方向D2例如Y方向上延伸)所定義，且第二側邊322係位於第一側邊321和第三側邊323之間且連接第一側邊321和第三側邊323，其中第一側邊321垂直於第三側邊323，且第二側邊322傾斜於第一側邊321和第三側邊323。一實施例中，第二側邊322傾斜於第一側邊321或第三側邊323為非90度的角度，例如傾斜約45度。再者，一實施例中，第二側邊322沿著第一方向D1(例如X方向)上具有一第一投影長度(first projection length)L1於0.1μm至100μm範圍之間，而沿著第二方向D2(例如Y方向)上具有一第二投影長度(second projection length)L2於0.1μm至100μm範圍之間。再者，一實施例中，該些第一擬置島之傾斜第二側邊322(相應於陣列圖案的同一角落)的長度，例如長度L_D21、L_D22、L_D23和L_D24，係隨著遠離陣列圖案之距離而增加，亦即，L_D21<L_D22<L_D23<L_D24。

雖然第四實施例之三維半導體元件中係形成一網狀溝槽圖案的佈局設計圍繞陣列圖案(主動區)為例做說明，且圖案延伸至周邊區域R_Peri，如第10A圖所示，但此處所例示之溝槽間距的安排和擬置島角落的設計亦可應用於其他例如第一、第二實施例之溝槽圖案的佈局設計。

<第五實施例>

在第一至第四實施例中，係提出網狀溝槽圖案的佈局設計(layouts of net-like trench patterns)圍繞陣列圖案(主動區)為例做說明；然而，本揭露並不限制於這些溝槽圖案或擬置島圖案，其他溝槽圖案或擬置島圖案的佈局設計亦可應用，只要能形成可以緩和電弧效應的擬置島即可。於第五實施例中，係提出一些其他可應用之佈局設計以供參考。例如，擬置島(或溝槽)可以排列成同心圓(concentric circles)、同心方形環(concentric rectangular rings)或設置成多個襯墊(形狀例如是長方形或正方形)以環繞陣列圖案的佈局方式。

第11A圖係為本揭露第五實施例之一種三維半導體元件之上視圖，其顯示位於大環區域R_BR之第一擬置島(i.e.SS2)(或用來定義第一擬置島的溝槽)係排列成同心方形環以環繞陣列圖案。

第11B圖係為本揭露第五實施例之另一種三維半導體元件之上視圖，其顯示位於大環區域R_BR之第一擬置島(i.e.SS2)(或用來定義第一擬置島的溝槽)以及位於隔離區域R_I之第二擬置島I_dummy2(或用來定義第二擬置島的溝槽)係排列成同心方形環以環繞陣列圖案。

第11C圖係為本揭露第五實施例之又另一種三維半導體元件之上視圖，其顯示位於大環區域R_BR之第一擬置島(i.e.SS2)(或用來定義第一擬置島的溝槽)、位於隔離區域R_I之第二擬置島I_dummy2(或用來定義第二擬置島的溝槽)以及位於周邊區域R_Peri之第三擬置島I_dummy3(或用來定義第三擬置島的溝槽)皆排列成同心方形環以環繞陣列圖案。

第11D圖係繪示第五實施例中第11B圖之擬置島角落的放大示意圖。類似地，這些擬置島(或溝槽)的角落可以是圓角、或是旋轉90度之外的角度(例如45度旋轉角度)以避免尖端放電或局部高電場。角落形狀或溝槽間距的設置細節請參照第四實施例。

除了同心方形環或同心圓，第二區域A2的擬置島亦可以設置成多個襯墊(形狀例如是長方形或正方形)以環繞陣列圖案的佈局方式。第12A圖係為本揭露第五實施例之再另一種三維半導體元件之上視圖，其顯示位於大環區域R_BR之第一擬置島(i.e.SS2)(或用來定義第一擬置島的溝槽)係形成多個襯墊的佈局方式(例如正方形襯墊41)以環繞陣列圖案P_array。

第12B圖係為本揭露第五實施例之又一種三維半導體元件之上視圖，其顯示位於大環區域R_BR之第一擬置島(i.e.SS2)(或用來定義第一擬置島的溝槽)以及位於隔離區域R_I之第二擬置島I_dummy2(或用來定義第二擬置島的溝槽)係排列成多個正方形襯墊的佈局方式以環繞陣列圖案P_array；例如大環區域R_BR之襯墊41和隔離區域R_I之襯墊42。

第12C圖係為本揭露第五實施例之又再一種三維半導體元件之上視圖，其顯示位於大環區域R_BR之第一擬置島(i.e.SS2)(或用來定義第一擬置島的溝槽)、位於隔離區域R_I之第二擬置島I_dummy2(或用來定義第二擬置島的溝槽)以及位於周邊區域R_Peri之第三擬置島I_dummy3(或用來定義第三擬置島的溝槽)皆排列成多個正方形襯墊的佈局方式以環繞陣列圖案P_array；例如大環區域R_BR之襯墊41、隔離區域R_I之襯墊42和周邊區域R_Peri之襯墊43。

第12D圖係繪示第五實施例中第12C圖之形成襯墊之擬置島其角落的放大示意圖。類似地，這些擬置襯墊41/42(/43)的角落可以是圓角、或是旋轉90度之外的角度(例如45度旋轉角度)以避免尖端放電或局部高電場。擬置襯墊之角落形狀的設置細節請參照第四實施例。

根據上述實施例所揭露之內容，係提出一種具特殊佈局設計之三維半導體元件。實施例所提出的圍繞陣列圖案(主動區域)之佈局設計(例如網狀溝槽圖案、或同心溝槽圖案、或襯墊環繞圖案等)可降低之浮動導電層(例如多晶矽層)之面積，其中至少延伸至大環區域R_BR的堆疊多層(multilayers)分割為數個分隔塊體(isolated blocks)，例如形成了多個擬置島(dummy islands)圍繞陣列圖案之次堆疊(sub-stacks)(ex：如第3、4A、4B、11A和12A圖所示之圖案)，因而使可儲存能量或電荷的容量可大幅下降。再者，實施例之溝槽或擬置島的圖案可以擴張至隔離區域R_I(ex：如第5、6A、6B、11B和12B圖所示之圖案)，甚至擴張至周邊區域R_Peri(ex：如第7、8A、8B、11C和12C圖所示之圖案)。因此，不論應用之三維半導體元件有幾組多層(multilayers，例如OP層數)堆疊設置，在深溝槽蝕刻(deep trench etching)製程中，實施例之具擬置島圖案的三維半導體元件可使導電層能聚集不需要的電荷的容量和面積能有效地降低，因此可以緩和電弧效應(arcing effect，特別是在尖端或邊緣處)，進而使應用之三維半導體元件有較少的損傷且其而電子特性可大幅增進。

其他實施例，例如元件的已知構件有不同的設置與排列等，亦可能可以應用，係視應用時之實際需求與條件而可作適當的調整或變化。因此，說明書與圖式中所示之結構僅作說明之用，並非用以限制本揭露欲保護之範圍。另外，相關技藝者當知，實施例中構成部件的形狀和位置亦並不限於圖示所繪之態樣，亦是根據實際應用時之需求和/或製造步驟在不悖離本揭露之精神的情況下而可作相應調整。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims

一種三維半導體元件，包括：一基板，具有一第一區域和一第二區域，且該第二區域鄰近並圍繞該第一區域，其中一陣列圖案(array pattern)係形成於該第一區域；一堆疊結構(stack structure)，具有多層(multi-layers)疊置於該基板上，所述多層包括主動層(active layers)與絕緣層(insulating layers)交錯設置於該基板上方，該堆疊結構包括：複數個第一次堆疊(first sub-stacks)相對應於該陣列圖案，且該些第一次堆疊形成於該第一區域中；和複數個第二次堆疊(second sub-stacks)分隔地設置於該第二區域中，且該些第二次堆疊係形成如第一擬置島(first dummy islands)並圍繞該陣列圖案之該些第一次堆疊；其中從一上視角度，位於該第二區域之該些第一擬置島係排列成同心圓(concentric circles)、同心方形環(concentric rectangular rings)或設置成多個襯墊環繞該陣列圖案(pads around the array pattern)之一佈局(layout)。
如申請專利範圍第1項所述之三維半導體元件，其中該些第一擬置島係以第一溝槽(first trenches)分隔開來，且該些第一溝槽之間的間距(pitches)不相同。
如申請專利範圍第1項所述之三維半導體元件，其中該些第一擬置島之角落(corners)為非直角的(non-right angles)。
如申請專利範圍第3項所述之三維半導體元件，其中該些第一擬置島之一的一個角落(one corner)係以一第一側邊(first side)、一第二側邊(second side)和一第三側邊(third side)定義，且該第二側邊係位於該第一側邊和該第三側邊之間且連接該第一側邊和該第三側邊，其中該第一側邊垂直於該第三側邊，且該第二側邊傾斜於該第一側邊和該第三側邊。
如申請專利範圍第1項所述之三維半導體元件，其中該第二區域包括一大環區域(big-ring region)圍繞該陣列圖案以及一隔離區域(isolation region)圍繞該大環區域，其中該大環區域係位於該陣列圖案和該隔離區域之間，且該些第二次堆疊係分隔地設置於該大環區域。
如申請專利範圍第5項所述之三維半導體元件，更包括第二擬置島(second dummy islands)設置於該基板上且位於該隔離區域(R_I)中，該些第二擬置島係圍繞該些第一擬置島。
如申請專利範圍第6項所述之三維半導體元件，其中該些第二擬置島係以第二溝槽(second trenches)分隔開來，且該些第二溝槽之間的間距(pitches)不相同。
如申請專利範圍第6項所述之三維半導體元件，其中從該上視角度，位於該隔離區域之該些第二擬置島係排列成同心圓(concentric circles)、同心方形環(concentric rectangular rings)或設置成多個襯墊環繞該些第一擬置島(pads around the first dummy islands)之一佈局。
如申請專利範圍第6項所述之三維半導體元件，其中該第二區域更包括一周邊區域(peripheral region，R_Peri)圍繞該隔離區域(R_I)，且該隔離區域係位於該周邊區域和該大環區域之間，其中該三維半導體元件更包括第三擬置島(third dummy islands)設置於該基板上且位於該周邊區域中，該些第三擬置島係圍繞該些第二擬置島。