JP2019507961A - 導電性構造、導電性構造を含むシステムと装置および関連する方法 - Google Patents

導電性構造、導電性構造を含むシステムと装置および関連する方法 Download PDF

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Abstract

導電性構造は導電性構造の長さに沿って設置される複数の階段状構造と導電性構造を通って延びる少なくとも一つのビアを含む少なくとも一つのランディングを含む。この少なくとも一つのランディングは複数の階段状構造の第一の階段状構造と複数の階段状構造の第二の階段状構造の間に設置される。装置はこのような導電性構造を含んでいてもよい。システムは半導体デバイスと少なくとも一つのランディングに形成される少なくとも一つのビアを有する少なくとも一つのランディングによって分離された複数の階段状構造を含んでもよい。導電性構造を形成する方法は複数の階段状構造の間に設置されたランディングを通る少なくとも一つのビアを形成する工程を含む。【選択図】図２

Description

［関連出願へのクロスリファレンス］
本願は、「ＣＯＮＤＵＣＴＩＶＥ ＳＴＲＵＣＴＵＲＥＳ， ＳＹＳＴＥＭＳ ＡＮＤ ＤＥＶＩＣＥＳ ＩＮＣＬＵＤＩＮＧ ＣＯＮＤＵＣＴＩＶＥ ＳＴＲＵＣＴＵＲＥＳ ＡＮＤ ＲＥＬＡＴＥＤ ＭＥＴＨＯＤＳ」と題して２０１６年３月１１日に出願された米国特許出願第１５／０６８，３２９号に基づく出願日の利益を請求する。
［技術分野］
本開示の実施形態は、導電性構造（例えば、細長い階段状導電性構造）であって導電性構造の少なくとも一部を通って延びる複数の接点を有するもの、このような導電性構造を含む装置、このような導電性構造を含むシステム、このような導電性構造を製造する方法、および細長い階段状導電性構造のための電気接続を形成する方法に関する。
従来から、メモリデバイスは半導体ベースの集積回路という形でコンピュータをはじめ他の電子装置に組み込まれている。メモリデバイスには多様な種類があり、ランダムアクセスメモリ（ＲＡＭ）やリードオンリーメモリ（ＲＯＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、不揮発性メモリが含まれる。電子システムの性能や複雑性が増すにしたがい、メモリシステムへのメモリの増設の必要性も高まる。半導体産業の傾向として、一つの半導体チップ上の高密度回路として製造されるメモリデバイスはより小型化されている。素子のウエハー表面の専有面積がより小さくなるように少なくともいくつかの素子の形状を小さくすることでトランジスタ素子や回路の小型化が実現され得る。
このような高密度メモリアレイの製造コストを下げるには、部品の数を最小限にとどめなければならない。これは、別々のメモリチップを重ねる代わりに、一つのチップ上により高密度のメモリを搭載することを実現することを意味する。しかし、メモリアレイ内のメモリセルの数を増やす一方でメモリデバイスのサイズを小さくすると、それぞれのメモリデバイスを動作させるために必要な内部接続の数も増えることになる。
例えば、不揮発性メモリ（例として、ＮＡＮＤフラッシュメモリ）では、メモリ密度を増やす一方法に、３次元（３Ｄ）アレイとも呼ばれる垂直方向メモリアレイを使用することがある。このような垂直方向メモリアレイは、例えば、Ｋｉｔｏらによる米国特許出願公開第２００７／０２５２２０１、現在は２０１１年５月３日に発行された米国特許第７，９３６，００４、に開示されている。制御部による書き込みまたは読み出し機能のためにアレイの中のメモリセルが一意に選択されるように、従来の垂直方向メモリアレイは導電性プレートとアクセス線（例えば、ワード線）の間の電気接続を必要とする。一種の垂直方向メモリアレイは、層状になった導電性プレート（ワード線プレートまたは制御ゲートプレートとも呼ばれる）の穴を通って延びる半導体ピラーを含み、ピラーと導電性プレートの各接合部には誘電材料がある。このように、複数のトランジスタを各ピラーに沿って形成することができる。この構造では、ダイ上に上方（垂直方向）にアレイを構築することによって、ダイの単位面積あたりにあるトランジスタの数をより多くすることが可能となる。しかし、このようなデバイスでは、個々のメモリセルまたは複数のメモリセルへの読み取り、書き込み、消去をするために、それぞれのメモリセルが複数の導電性接続（例えば、ワード線、ビット線、選択ゲート等）を備えていなければならない。高密度のメモリセルを有するメモリアレイにおいて、それぞれのメモリセルが効果的に効率よくこれらの接続を備えるのは困難となる。
メモリセルの階層の数、すなわち導電性プレートの数が増えるにしたがって導電性プレートを接続するために必要な導電性接続の数も増える。通っている導電性接続の全てを収容するための十分なスペースがブロックの大きさ（例えば、スパン）内になくなるまで導電性接続は増やすことができる。この時点で、導電性接続と制御部を追加で収容するには、重ねられたメモリアレイのサイズ（例えば、ピッチ）を大きくする必要がある。例えば、３次元ＮＡＮＤアレイでは、ブロックピッチは導電性接続を介してワード線信号を通す必要性によって決められる。一般的に、アレイ内のメモリセルの数を増やすには、プレートの追加やそれに伴う接続を収容するためにブロックピッチも大きくする必要がある。このようにプレートの数を増やすとワード線（ＷＬ）の総静電容量も増え、ポンプをより稼働させる必要があるため、より高い電力を消費し性能を低下させる。更に、ドレインセレクタの数も比例して増加し、この増加はブロック当たりのページ数が少ないデバイス（例えば、より細かい粒度での消去が求められるデバイス）にとっては問題となる。
本開示の実施形態にかかる、導電体構造と半導体デバイスを含む電子デバイスの実施形態の略ブロック図を示す。 本開示の実施形態にかかる、導電性構造と半導体デバイスを含む電子デバイスの一部の略字垂直断面図を示す。 本開示の実施形態にかかる、導電性構造と半導体デバイスを含む電子デバイスの一部の等角図を示す。 図３の電子デバイスの導電性構造の一部の上面図である。 製造中の加工対象物の一部の略示垂直断面図であり、図１から図４に示される導電性構造の一部を形成するために用いられる本開示の方法の実施形態を示す。 製造中の加工対象物の一部の略示垂直断面図であり、図１から図４に示される導電性構造の一部を形成するために用いられる本開示の方法の実施形態を示す。 製造中の加工対象物の一部の略示垂直断面図であり、図１から図４に示される導電性構造の一部を形成するために用いられる本開示の方法の実施形態を示す。 製造中の加工対象物の一部の略示垂直断面図であり、図１から図４に示される導電性構造の一部を形成するために用いられる本開示の方法の実施形態を示す。 製造中の加工対象物の一部の略示垂直断面図であり、図１から図４に示される導電性構造の一部を形成するために用いられる本開示の方法の実施形態を示す。 図１から図４に示される電子デバイスのような電子デバイス（例えば、メモリデバイス）を含む電子システムの一実施形態を示すブロック図を示す。
本明細書中に用いられる、「第一の（ｆｉｒｓｔ）」、「第二の（ｓｅｃｏｎｄ）」、「上方（ｏｖｅｒ）」、「下方（ｕｎｄｅｒ）」、「上（ｏｎ）」、「下にある（ｕｎｄｅｒｌｙｉｎｇ）」、「上にある（ｏｖｅｒｌｙｉｎｇ）」等のあらゆる関係を示す語は本開示および図面を理解するうえでの明瞭性や簡便の理由で使用されるものであり、いかなる特定の優先度、方向または順序も含意せず、またいかなる特定の優先度、方向または順序にも依存するものではない。
本明細書中に用いられる、「遠位の（ｄｉｓｔａｌ）」および「近位の（ｐｒｏｘｉｍａｌ）」という用語は導電性構造が形成される基板に対する導電性構造の素子の位置を示すものである。例えば、「遠位の（ｄｉｓｔａｌ）」という用語は基板から比較的離れた位置を指し、「近位の（ｐｒｏｘｉｍａｌ）」という用語は基板から比較的近接した位置を示す。
本明細書中に用いられる、「横方向（ｌａｔｅｒａｌ）」と「長手方向（ｌｏｎｇｉｔｕｄｉｎａｌ）」という用語は導電性構造が形成される基板に対する導電性構造の素子の方向を示すものである。特に、「横方向（ｌａｔｅｒａｌ）」と「長手方向（ｌｏｎｇｉｔｕｄｉｎａｌ）」という用語は、導電性構造の近位の端から遠位の端までの軸に対して直角（例えば、垂直）に延びる平面に沿った（例えば、導電性構造の最遠位部分上に実質的に広がる平面に沿った）軸を示す。例えば、「横方向（ｌａｔｅｒａｌ）」という用語は、導電性構造の近位の端から遠位の端までの軸に対して構造の短軸に沿って直角（例えば、垂直）方向を指す。「長手方向（ｌｏｎｇｉｔｕｄｉｎａｌ）」という用語は、導電性構造の近位の端から遠位の端までの軸に対して構造の長軸に沿って平行に延びる方向を指す。
以下の説明においては、本開示の実施形態の十分な説明を提供するために、材料の種類および処理条件などの具体的詳細事項を提供する。しかしながら、本開示の実施形態は、これらの具体的詳細事項を使用することなく実現されてもよいことを当業者には理解されたい。実際には、本開示の実施形態は、業界で使用される従来の半導体作製技術と組み合わせて実現されてもよい。また、以下の説明はデバイスやシステムを作製するための完全なプロセスフローとなるものではなくてよい。以下の構造は完全なデバイスやシステムを形成するものでもない。本開示の実施形態を理解するのに必要な処理動作や構造のみが以下に詳細に説明される。従来の作成技術によって完全な導電性構造や半導体デバイスを形成するために追加の動作が行われてもよい。さらに、以下に説明される動作は複数の動作に分けて行われてもよく、また、複数の動作が実質的に同時に行われてもよい。
以下の詳細な説明においては、本明細書の一部を形成する添付の図面に対して参照がなされ、図面においては、例示として、本開示が実現され得る特定の実施形態が示される。これらの実施形態は、本開示を当業者が実現することを可能とするように十分詳細に記述される。しかしながら、他の実施形態が使用されてもよく、構造的、論理的および電気的変更が本開示の範囲から逸脱することなく行われてもよい。本明細書で提示される図示は、あらゆる特定のシステム、デバイス、構造またはメモリセルの実際の外観であることを意味するのではなく、本開示の実施形態を説明するために使用される単なる理想的な表現に過ぎない。本明細書に提示される図面は、必ずしも正確な縮尺で描かれるとは限らない。また、図面間で共通する素子は、同一の参照番号を保持することがある。
本明細書に用いられる、与えられたパラメータ、特性または条件についての「実質的に（ｓｕｂｓｔａｎｔｉａｌｌｙ）」という用語は、許容可能な製造公差内などの小程度の差異で、与えられたパラメータ、特性または条件が満たされることを当業者が理解する程度を意味し、含む。例えば、実質的に満たされるパラメータは、少なくとも約９０％満たされるか、少なくとも約９５％満たされるか、または少なくとも約９９％満たされる可能性がある。
図１は、一つ以上の導電体構造１００と一つ以上の半導体デバイス１０２（例えば、複数のメモリセルやＣＭＯＳデバイス）を含む、例えば、不揮発性メモリデバイス（例として、３次元ＮＡＮＤメモリデバイスといった垂直方向メモリデバイス）等の電子デバイスの略ブロック図を示す。例えば、この電子デバイスは一つ以上の半導体デバイス１０２と直接的または間接的に接続し通信する（例えば、電子通信をおこなう、直接的または間接的に接触する）一つ以上の導電性構造１００を含み得る。なお、本明細書に記載される導電性構造は、ＮＡＮＤデバイスについて具体的な言及をするが、本開示はそれに限定されることはなく、他の半導体およびメモリデバイスに適用されてもよい。
いくつかの実施形態においては、電子デバイスは、以下により詳細に説明されるような一つ以上の導電体構造１００と半導体デバイス１０２を制御する回路を含む半導体デバイス（例えば、制御装置１０１）を含み得る。
図１に示される電子デバイスは、例えば、コンピュータまたはコンピュータハードウェアコンポーネント、サーバまたは他のネットワークのハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、ポータブルメディアプレーヤー（例えば、携帯音楽プレーヤー）等で構成され得る。電子デバイスは、さらに、少なくとも一つの（通常、「マイクロプロセッサ」と呼ばれる）電子信号処理装置を含んでいてもよい。電子デバイスは任意で、例えば、マウスまたは他のポインティングデバイス、キーボード、タッチパッド、タッチスクリーン、ボタン、またはコントロールパネル等、ユーザによって情報を電子デバイスに入力するための一つ以上の入力装置、および例えば、モニター、ディスプレイ、プリンタ、スピーカ等、情報（例えば、映像または音声出力）をユーザに出力するための一つ以上の出力装置を更に含んでいてもよい。
図２は、半導体デバイス１０２の一つ以上の部分と通信する（例えば、制御する）ための導電性と絶縁性の材料からなる一つ以上の層（例えば、階層）を基板１０４（例えば、アレイの土台）上に含み得る、導電性構造１００と半導体デバイス１０２を含む電子デバイスの簡易化された断面図である。いくつかの実施形態では、基板１０４は、導電性構造１００および／または半導体デバイス１０２へおよび／または導電性構造１００および／または半導体デバイス１０２からの信号を通すための一つ以上の導電性材料と絶縁性材料を含んでもよい。例えば、基板１０４は、一つ以上の導電性構造１００と半導体デバイス１０２を制御する半導体または制御装置１０１（図１）の少なくとも一部を形成し得る。基板１０４は、一つ以上の導電性構造１００と半導体デバイス１０２を支持するおよび／または絶縁する複数の部分を含んでもよく、ここには、アレイ下の回路（例えば、以下に説明される制御部）および／または配線が電子デバイス用に設けられている。
いくつかの実施形態において、導電体構造１００および半導体デバイス１０２は（例えば、同時並行的に形成された）一体化構造から成り得る。別の実施形態においては、導電体構造１００および半導体デバイス１０２は（例えば、別々に形成され）電気的に接続された別々の構造であってもよい。
本明細書中に説明される導電性材料は、いくつかの実施形態において、
例えば、金属材料（例えば、Ｗ、Ｎｉ、窒化タンタル（ＴａＮ）、Ｐｔ、窒化タングステン（ＷＮ）、Ａｕ、窒化チタン（ＴｉＮ）、または窒化チタンアルミニウム（ＴｉＡｌＮ））、ポリシリコン、他の導電性材料またはこれらの組み合わせの材料から作られ得る。
いくつかの実施形態では、基板１０４は、例えば、シリコン（例えば、ポリシリコン）、ゲルマニウム、ガリウムヒ素、および他のIII−Ｖ族またはＩＩ−ＶＩ族の半導体材料を含む、半導体系材料を含むあらゆる構造を含み得る。基板１０４は、例えば、従来の基板だけでなく他のバルク半導体基板でもよく、限定ではなく例として、シリコンオンインシュレーター（ＳＩＯ）基板、シリコンオンサファイア（ＳＯＳ）、またはシリコンのエピタキシャル層が別の材料によって支持されているもの、を含んでよい。さらに、以下の説明で「基板」と言及されている場合には、基板内または上に回路やデバイスの素子や部品を少なくとも部分的に形成するために、その前の処理工程の段階のものが用いられていてもよい。いくつかの実施形態において、基板１０４は、例えば、電子デバイスまたは半導体デバイス１０２（図１）の他の部分等を含む、導電性構造１００が上方（例えば、上）に形成され得るあらゆる構造を含み得る。
限定ではなく例として、本明細書中に説明される絶縁性材料（例えば、誘電材料等の電気的絶縁性材料）は、酸化物材料（例えば、ＳｉＯ２、Ａｌ２Ｏ３等）、窒化物材料（例えば、Ｓｉ３Ｎ４、ＡｌＮ等）、または例えば、酸窒化物材料、再酸化窒化酸化物材料、またはいわゆる「酸化物（ｏｘｉｄｅ）−窒化物（ｎｉｔｒｉｄｅ）−酸化物（ｏｘｉｄｅ）」（ＯＮＯ）構造等の酸化物材料と窒化物材料の組み合わせ等の、少なくとも部分的に電気的絶縁性材料である任意の適切なものを含んでもよい。いくつかの実施形態では、絶縁性材料はそれぞれ同種の材料、異種の材料、またはこれらの組み合わせからなるものであってもよい。
導電性構造１００の一つ以上の部分は、複数の段または階層を含む、いわゆる「階段状」構造として形成されてもよく、各段は導電性材料１０３（例えば、ポリシリコン、金属等の他の導電性材料、またはこれらの組み合わせ）を少なくとも一つ含む。この階段状構造の段１０６、１０８、１１０（これらは、例えば、ワード線プレート、ビット線、選択ゲートとして機能、またはワード線プレート、ビット線、選択ゲートを選択する機能をしてもよい）は、半導体デバイス１０２の一部（例えば、メモリセルの一行）と通信する導電性材料１０３を含み得る。ある段の導電性材料１０３は、隣の段の導電性材料１０３から（例えば、絶縁性材料１０５によって）少なくとも部分的に（例えば、電気的におよび／または物理的に）分離または絶縁されている。明瞭性のために、導電性材料１０３と絶縁性材料１０５の二組（例えば、段）の一部のみが明瞭性のために示されている。
図示されるように、導電性構造１００は、複数の階段状または階層状構造（例えば、半導体デバイス１０２寄りの片側に設置される二つ以上の階段状構造１０６、１０８、１１０）を含み得る。この場合、少なくとも二つの最も近い（例えば、横方向に隣り合う）階段状構造（例えば、階段状構造１０６と１０８）はランディング（ｌａｎｄｉｎｇ）１１２（例えば、実質的に平面、あるいは段形状がないランディング１１２）によって分離されている。換言すれば、階段状構造のそれぞれの対がランディング１１２によって分離されていてもよい。例えば、階段状構造１０６、１０８、１１０のそれぞれはランディング１１２によって他の階段状構造１０６、１０８、１１０（例えば、それぞれの隣り合う階段状構造１０６、１０８、１１０）から分離されていてもよい。一つ以上の階段状構造１０６、１０８、１１０は向かい側の階段状構造１０７、１０９、１１１を含んでいてもよい。いくつかの実施例において、階段構造１０７、１０９、１１１は主となる階段構造１０６、１０８、１１０を形成する際の副産物であり、いかなる電気接続も含まなくてもよい（例えば、導電性構造１００においてアクティブな階段状構造１０６、１０８、１１０と比較すると積極的に利用されないダミーの階段状構造からなっていてもよい）。ランディング１１２が導電性構造１００の頂上部を画定する一方で、この階段状構造の組（例えば１０６と１０７）のそれぞれは伝導性構造１００のスタジアム（ｓｔａｄｉｕｍ）（例えば、窪んだ部分）を画定する。
いくつかの実施形態では、導電性構造１００は複数の階段状または階層状構造を含んでもよく、これらは，例えば、「ＭＥＭＯＲＹ ＤＥＶＩＣＥＳ ＷＩＴＨ ＳＴＡＩＲＳ ＩＮ Ａ ＳＴＡＩＲＣＡＳＥ ＣＯＵＰＬＥＤ ＴＯ ＴＩＥＲＳ ＯＦ ＭＥＭＯＲＹ ＣＥＬＬＳ ＡＮＤ ＴＯ ＰＡＳＳ ＴＲＡＮＳＩＳＴＯＲＳ ＤＩＲＥＣＴＬＹ ＵＮＤＥＲ ＴＨＥ ＳＴＡＩＲＣＡＳＥ」と題して２０１６年２月２５日に出願された発明者Ａａｒｏｎ Ｙｉｐによる米国特許出願第１５／０５３，２９１号に記載のものと類似していてもよく、この米国特許出願に開示される内容は援用によりここに組み込まれるものとする。
いくつかの実施形態において、複数の段１１４の導電性材料１０３は、例えば複数のメモリセル等の半導体デバイス１０２へ電気信号を供給するための導電性プレート（例えば、ワード線プレート）を形成してもよい。
明瞭性のために、階段状構造１０８について具体的に言及する。しかしながら、他の階段状構造のどれもが同じ構造や構成要素を有していてもよいことが理解されよう。階段状構造１０８の複数の段１１４（例えば、段１１６、１１８、１２０、１２２）のそれぞれは、以下にさらに詳しく説明するように、複数の段１１４のそれぞれと一つ以上の接続（例えば、電気接続）を形成することを容易にするために、接点部１２４（例えば、絶縁性材料の下に設置される導電性のランディングパッド）を含んでいてもよい。いくつかの実施形態において、複数の段１１４のそれぞれは、一つ以上の隣り合う段１１４から（例えば、長手方向軸へ）ずれている接点部１２４を含み得る。例えば、段１１８は、隣り合う段（例えば、段１１６）よりも長手方向に延びる接点部１２４（例えば、段１１８の導電性材料１０３の露出した端部）を含む。
また、図２において、例えば、一つ以上のコンタクトホール１２６（例えば、スルーアレイビア（ｔｈｒｏｕｇｈ ａｒｒａｙ ｖｉａｓ））等の開口部は、一つ以上のランディング１１２において導電性構造１００を通って延びていてもよい。例えば、階段状構造１０８に関連付けられたランディング１１２は、導電性構造１００の遠位側から導電性構造１００の下にある基板１０４へ延びるコンタクトホール１２６を含み得る。それぞれのコンタクトホール１２６には導電性接点１２８が配置されてもよい。この接点１２８は階段状構造１０８を通り、基板１０４を貫通して、導電性構造１００の下に設置される一つ以上の制御部１３０等の別の導電性素子へと延びていてもよい。いくつかの実施形態において、この接点１２８は、例えば、金属材料（例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、窒化タンタル（ＴａＮ）、Ｐｔ、窒化タングステン（ＷＮ）、Ａｕ、窒化チタン（ＴｉＮ）、または窒化チタンアルミニウム（ＴｉＡｌＮ））、ポリシリコン、または他の導電性材料等の導電性材料から形成されていてもよい。
階段状構造（例えば、階段状構造１０６、１０８、１１０）のそれぞれは一つ以上のランディング１１２と関連付けられていてもよい。例えば、階段状構造１０６、１０８、１１０のそれぞれは、階段状構造１０６、１０８、１１０と隣り合う、または関連付けられた向かい側の階段状構造１０７、１０９、１１１と隣り合う、それぞれ一つのランディング１１２に関連付けられ得る。別の実施形態では、階段状構造１０６、１０８、１１０は、階段状構造１０６、１０８、１１０の反対側または関連付けられた向かい側の階段状構造１０７、１０９、１１１の反対側に設置される二つのランディング１１２に関連付けられてもよい。
ランディング１１２は、実質的に導電性構造１００に沿って（例えば、導電性構造１００の外側ではなく境界内に）導電性ビア（例えば、コンタクトホール１２６と接点１２８）を備える。例えば、導電性構造１００の境界内に設置され、階段状構造１０６、１０７、１０８、１０９、１１０、１１１を画定する材料（例えば、交互になっている誘電性および導電性の材料１０３と１０５）の層を貫通するこのような導電性ビア（例えば、コンタクトホール１２６と接点１２８）は、基板１０４に最も近い領域にアクセスするためにアクセス線を導電構造１００の横方向側面の周りに通す必要なしにアクセス線１３２を導電性構造１００に通すことを可能とする。
なお、本開示の実施形態は、図面上では便宜上、そして明瞭性のために、コンタクトホール１２６と接点１２８が実質的に同じ断面上に設置されるように示されている。コンタクトホールと接点は同じ断面上、異なる断面上、またはこれらの組み合わせに形成されてもよいと考えられる。
いくつかの実施形態において、また階段状構造１０６に最も近いランディング１１２の一例で示したように、コンタクトホール１２６は接点１２８とコンタクトホール１２６の壁との間に配置され、接点１２８をランディング１１２の下にある導電性構造１００の少なくとも一部から絶縁する絶縁用ライナー１３４を含み得る。例えば、導電性構造１００のランディング１１２が、階段状構造１０６、１０８、１１０のように絶縁性と導電性の材料１０３と１０５のサンドイッチ型構造と類似している場合、絶縁用ライナー１３４は複数の段１１４の導電性材料１０３から接点１２８を絶縁し得る。しかしながら、別の実施形態において、導電性構造１００が（以下に説明するような）置換ゲート構造を含む場合には、このようなライナーは不要となることもある。この場合、導電性構造１００の部分でランディングの下にあるものが置換ゲート工程から除外される（例えば、遮蔽される、またはマスクされる）うえに誘電性材料からなる（例えば、誘電性材料のみからなる）。
複数の段１１４の導電性材料１０３から垂直および／または水平に延び得るアクセス線１３２は複数の段１１４の導電性材料１０３を制御部１３０と（例えば、接点１２８を介して）電気的に結合してもよい。制御部１３０または複数の制御部１３０は、ストリングドライバ回路、パスゲート、ゲートを選択するための回路、導線（例えば、アクセス線１３２）を選択するための回路、信号を増幅するための回路、信号を検知するための回路のうちの少なくとも一つを含んでもよい。例えば、そして説明されるように、一つ以上の制御部１３０は、複数の段１１４の導電性材料１０３のうちの所望の一つを選択するため、アクセス線１３２と電気的に結合されたトランジスタ（例えば、いわゆる「パスゲート」）含んでもよい。
同様に、階段状構造１０６、１０８、１１０のそれぞれは、それぞれの複数の段１１４から下にある導電性素子、例えばビア（例えば、コンタクトホール１２６と接点１２８）を通って制御部１３０、へと延びるアクセス線１３２を含んでもよい。
いくつかの実施形態において、一つ以上の階段状構造（例えば、階段状構造１０６）は（例えば、上述されるワード線プレートアクセス線１３２とは別に）別の選択ゲートまたは別の複数の選択ゲートを含んでもよい。例えば、階段状構造１０６は、半導体デバイス１０２と通信する（例えば、メモリセルの特定のアレイを選択する）ドレイン側選択ゲート（ＳＧＤ）として構成されていてもよく、選択ゲート１３６によって接点１２８を通ってＳＧＤ制御部１３０に結合されていてもよい。図示されるように、ＳＧＤ階段状構造１０６は他の階段状構造１０８、１１０とは別であってもよい。しかしながら、別の実施形態において、ＳＧＤ階段状構造１０６は、別の階段状構造の一部（例えば、基板１０４に対して、最遠位の二段等、別の階段状構造の遠位の部分）として形成されていてもよい。例えば、ＳＧＤ階段状構造１０６は階段状構造１０８の複数の段１１４の最遠位にあるものからなっていてもよく、この場合、複数の段１１４の残りは異なる電気接続用のランディングパッド（例えば、ワード線プレート用の接点部１２４）の役割を果たす。
図３は導電性構造２００と半導体デバイス２０２を含む電子デバイスの一部の等角図である。導電性構造２００および／または半導体デバイス２０２は図１と図２を参照して説明された導電性構造１００と半導体デバイス１０２と類似していてもよく、これらと同じ特性と機能を一つ以上含んでいる。図３に示されるように、導電性構造２００は複数の階段状または階層状の構造（例えば、二つ以上の階段状構造２０６、２０８、２１０）を含んでいてもよく、この場合、少なくとも二つの最も近い（例えば、隣り合う）階段状構造（例えば、階段状構造２０６と２０８）はランディング２１２（例えば、実質的に平面、あるいは段形状がないランディング２１２）によって分離されている。例えば、階段状構造２０６、２０８、２１０はランディング２１２によってそれぞれ他の階段状構造２０６、２０８、２１０（例えば、それぞれの隣り合う階段状構造２０６、２０８、２１０）から分離されていてもよい。一つ以上の階段状構造２０６、２０８、２１０は向かい側の階段状構造２０７、２０９、２１１を含んでいてもよい。いくつかの実施例において、これらの階段構造２０７、２０９、２１１は主となる階段構造２０６、２０８、２１０を形成する際の副産物であり、いかなる電気接続も含まなくてもよい（例えば、導電性構造２００において積極的に利用されないダミーの階段状構造からなっていてもよい）。ランディング２１２が導電性構造２００の頂上部を画定する一方で、この階段状構造の組（例えば２０６と２０７）のそれぞれは導電性構造２００のスタジアム（例えば、窪んだ部分）を画定する。
図３に示されるように、例えば、対応する半導体デバイス２０２を制御するために活用される階段が必要数に達するまで、一連の階段状構造２０６、２０７、２０８、２０９、２１０、２１１とランディング２１２は連続していてよい。いくつかの実施形態では、導電性構造２００の半導体デバイス２０２とは反対側の端は、この端で導電性構造２００の導電性部分（例えば、ワード線プレートの導電性部分）を絶縁するために絶縁性材料からなるものでもよい。このような絶縁性材料は導電性構造２００の横方向の長さまたは横方向軸ＬＴ２００に沿って延びるスロット（例えば、以下に説明される置換ゲート（ＲＧ）工程によって画定されるスロット）に配置されていてもよい。
アクセス線２３２は階段状構造２０６、２０８、２１０のそれぞれにある階段の導電性部分に結合されていてもよい。アクセス線２３２は細長い導電性構造２００に沿って一つ以上のランディング２１２の接点２２８まで延び得る。接点２２８は階段状構造２０８を介して導電性構造２００の下に設置される別の導電性素子、例えば一つ以上の制御部２３０、まで延びてもよい。
図４は図３の電子デバイスの導電性構造２００の一部の上面図である。図３と図４を参照すると、導電性構造２００は導電性構造２００に沿って（例えば、導電性構造２００の長手方向の長さまたは長手方向軸ＬＧ２００の一部または大部分に沿って）延びるスタックスロットの形成を含んでもよい。このスタックスロットの形成は、例えば、導電性構造２００の横方向範囲内に設置される内側スタックスロット要素２３８と、導電性構造２００の相対する横方向の外側範囲の最も近くに（例えば、相対する横方向の外側範囲に）設置される外側スタックスロット要素２４０を含んでもよい。図示されるように、外側スタックスロット要素２４０は導電性構造２００のそれぞれの横方向側面において導電性構造２００の横方向範囲の最も外側または境界を画定してもよい。
以下にさらに詳しく説明するように、スタックスロット要素２３８、２４０は（例えば、置換ゲート（ＲＧ）工程によって）少なくとも部分的に溝またはスロット内に積層される導電性と絶縁性の両方の材料を含んでもよく、階段状構造２０６、２０８、２１０の段の導電性部分を形成する作用をしてもよい。上述されるように、いくつかの実施形態では、スタックスロット要素は、導電性構造２００の半導体デバイス２０２とは反対側の長手方向の端に配置され、導電性構造２００の長手方向の端（例えば、プレートの長手方向の端）を任意の隣り合うデバイスおよび／または導電性材料から絶縁するようにしてもよい。
さらに記載されるように、スタックスロット要素の少なくとも一部（例えば、内側スタックスロット要素２３８）は不連続であってよい。例えば、内側スタックスロット要素２３８は、アクティブな階段状構造２０６、２０８、２１０の段に沿う領域にある導電性構造２００の一部のみに沿って延びていればよい。このような実施形態において、ランディング２１２または導電性構造の接点２２８を囲む部分には内側スタックスロット要素２３８はなくてよい。例えば、ランディング２１２または導電性構造２００の接点２２８を囲む部分には外側スタックスロット要素２４０のみを含み、内側スタックスロット要素２３８はなくてもよい。
また、上述されるように、スタックスロット要素の別の部分（例えば、外側スタックスロット要素２４０）は導電性構造２００に沿って実質的につながっている。例えば、外側スタックスロット要素２４０は、導電性構造２００の一つ以上の側面の最も外側の範囲または境界を画定するために、導電性構造２００（例えば、半導体デバイス２０２も共に）の少なくとも大部分（例えば、全体）に沿って延びていてもよい。
いくつかの実施形態においては、内側スタックスロット要素２３８は、階段状構造２０６、２０８、２１０のサブブロック（例えば、副段、副階層、サブプレート）を画定するよう機能してもよい。
いくつかの実施形態においては、スタックスロット要素２３８、２４０は、少なくとも部分的に、置換ゲート（ＲＧ）工程によって形成される誘電性または絶縁性材料からなり、導電性構造２００の絶縁性の側面を画定してもよい。
図５から図９は完成前の構造等の製造中の加工対象物の一部の略示垂直断面図であり、導電性構造２００の一部を形成するために用いられる本開示の方法の実施形態を示す。特に、図５から図９はスタックスロット要素２３８、２４０を導電性構造２００に形成する置換ゲート（ＲＧ）工程の簡略化された理想的な例を示す。
以下に説明される実施形態のそれぞれは、導電性構造を形成する材料を導電性構造上で、例えば、成長させ、拡散させ、積層させ、あるいは供給することによって形成されてもよい。これら各種の材料は、集積回路製造分野で周知の、例えば、堆積技術（例えば、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング、熱蒸発、またはメッキ）、酸化法（例えば、熱酸化、ＩＳＳＧ酸化）、およびパターニング技術（例えば、マスキングとエッチング）を用いて形成され得る。絶縁性材料は、化学蒸着によって、オルトケイ酸テトラエチル（ＴＥＯＳ）を分解することによって、または集積回路製造分野で周知の他の方法によって形成され得る。
さらに、これらの材料またはその一部分は、例えば、研磨（ａｂｒａｓｉｏｎ）または研磨（ｐｏｌｉｓｈｉｎｇ）法（例えば、化学機械研磨（ＣＭＰ）法、化学研磨法、機械平坦化法）、エッチング法、リフトオフ法、またはこれらの組み合わせを用いて除去され得る。エッチング法は、例えば、マスクと異方性エッチング工程（例えば、プラズマを用いる等の反応性イオンエッチング法）を用いて材料の一部分を除去する、またはマスクと等方性の工程（例えば、化学エッチング工程）を用いて材料の一部分を除去するなどのウェットまたはドライエッチングを含んでよい。なお、反応性イオンを生成するため用いられるガスの特定の組成、化学エッチャントの特定の組成、そしてエッチング法の操作パラメータは、マスクの組成、エッチングされる材料、および周囲の材料を基に選択され得る。
図５に示されるように、（例えば、最終的に階層状または段状の構造を画定するために利用される）材料の層３００が基板３０２の上に設けられている。この材料の層３００は交互になっている複数の材料（例えば、誘電体とみなされる交互になっている絶縁性の複数の材料）を含み得る。例えば、材料の層３００は絶縁性材料３０４とは異なる材料（例えば、窒化物）からなる犠牲材料３０６と交互に配置されている絶縁性材料３０４（例えば、酸化物）を含んでもよい。なお、以下に説明される動作は、階段状構造の形成前、形成後、または形成と同時に行われてもよい。
図６に示されるように、一つ以上のスロット３０８は（例えば、等方性エッチングによって、異方性エッチング後等方性エッチングによって）材料の層３００を通って基板３０２へ延びるように形成されてもよい。スロット３０８は、スロット３０８から犠牲材料３０６へと横方向に開口部を作るように、犠牲材料３０６の材料（例えば、窒化物）を選択的に除去する等方性エッチャントによって形成されてもよい。
図７に示されるように、犠牲材料３０６が除去されているスロット３０８の中に導電性材料３１０（例えば、タングステン等の金属）が積層される。
図８に示されるように、スロット３０８の中の導電性材料３１０の少なくとも一部が除去されてスロット３１２が形成される。例えば、スロット３１２を形成するため、スロット３０８の中の導電性材料３１０は異方性エッチングによって除去されてもよい。このような導電性材料３１０の一部の除去は、材料の層３００の一段（例えば、同じ高さ）にある導電性材料３１０を隣の段にある導電性材料３１０から分離する役割を果たす（例えば、これは材料の層３００の各段にある導電性部分の間でおこる短絡の確率を下げることを目的とする、例えば、ワード線プレートを形成する）。換言すれば、残る材料が絶縁性材料３０４によって分離されている導電性材料３１０となる（つまり、導電性材料は材料の層３００の複数の段の間にまたがって延びない）ように材料の層３００の各段にある導電性材料３１０が除去される。
図８に示されるように、別の絶縁性材料３１４がスロット３１２に積層される。このように、スタックスロット要素（例えば、図４に関連して説明されたスタックスロット要素２３８、２４０）が導電性材料３１０と絶縁性材料３１４と共に形成されてもよい。材料の層３００の犠牲材料３０６の段にある導電性材料３１０はここで、アクセス線１３２、２３２（図２から図４）に結合され得る、階段構造の接点部（例えば、図２を参照して説明されたような接点部１２４）を少なくとも部分的に画定してもよい。
図３と図４に戻り、階段状構造２０６、２０８、２１０の導電性部分が置換ゲート工程（例えば、上述されたもの）を用いて形成される実施形態において、ランディング２１２に最も近い内側スタックスロット要素２３８および／または導電性構造２００の接点２２８を囲む部分がないことで、コンタクトホール２２６を絶縁する必要なしに、導電性構造１００を通して直接形成されるそれぞれの接点２２８用に備えられるコンタクトホール２２６の形成が可能となる。例えば、接点２２８を囲むランディング領域２４２は導電性構造２００の近位部分から導電性構造２００の遠位部分への方向に（例えば、ランディング領域２４２と下にある基板（例えば、基板１０４（図２））間に延びる軸に沿って）導電性材料が一切なくてもよい。つまり、図５から図９を参照して説明されたように、導電性材料３１０はスタックスロット要素２３８、２４０（例えば、導電性材料３１０と絶縁性材料３１４）が形成された材料の層３００のみに導入されている。そのため、スタックスロット要素２３８、２４０がなく、絶縁性材料のみからなるランディング領域２４２では、ビア（例えば、コンタクトホール２２６と関連する接点２２８）をこのような絶縁性材料に直接通して延ばすことが可能となる。反対に、ランディング２１２の別の外側領域２４４は導電性構造２００の近位部分から遠位部分への方向に導電性材料３１０を含んでもよい。これらの領域２４４は外側スタックスロット要素２４０に最も近いからである。これらのランディング２１２の外側領域２４４は階段状構造２０６、２０８、２１０の段が確実に半導体デバイス２０２と電子通信を続けられるようにすることができる。
いくつかの実施形態において、スタックスロット要素２３８、２４０（例えば、内側スタックスロット要素２３８）は、階段状構造２０６、２０８、２１０の分割されたサブブロックに少なくとも部分的には電子通信を続けさせる役割を果たす。例えば、階段状構造の一つ（例えば、階段状構造２０６）の一番下の（例えば、近位の）段（例えば、ワード線プレート）を画定するプレート２４６は、導電性構造２００の長さに沿って（例えば、半導体デバイス２０２から離れる長手方向に）一つ以上の他の階段状構造（例えば、階段状構造２０８）へと延びていてもよい。例えば、プレート２４６は階段状構造２０６から階段状構造２０８へと延び、階段状構造２０８の接続された最上の段（例えば、アクセス線２３２に接続された段）の画定もする。階段状構造２０６に対する置換ゲート（ＲＧ）工程の際に分割されるプレート２４６のサブブロックを電気的に接続するために、プレート２４６は（例えば、階段状構造２０６と絶縁性ランディング領域２４２の間の）階段状構造２０６に最も近い内側スタックスロット要素２３８の一つ以上の端の周辺で（例えば、一つ以上の短絡領域２４８にて）短絡されてもよい。
特に、（例えば、図５から図９に関係して説明された工程による）内側スタックスロット要素２３８の形成中に、導電性材料３１０（例えば、タングステン）は犠牲材料３０６へ部分的に流れ込んでもよい。このような構成において、絶縁性材料３１４が導電性材料３１０に形成されたスロット３１２に配置された後であっても、導電性材料３１０は絶縁性材料３１４の一端の周囲に広がることもあり、内側スタックスロット要素２３８の端にプレート２４６の導電性材料のサブブロック間の短絡領域２４８（例えば、電気接続または短絡）を作りだす。この短絡については特に階段状構造２０６について説明されたが、階段状構造のどれもがこのような特性を含み得る。
図１から図４に示されるような電子デバイス（例えば、メモリデバイス）は本開示の電子システムの実施形態に用いられ得る。例えば、図１０は本開示にかかる実例的な電子システム４００のブロック図である。この電子システム４００は、例えば、コンピュータまたはコンピュータハードウェアコンポーネント、サーバまたは他のネットワークハードウェアコンポーネント、携帯電話、デジタルカメラ、携帯情報端末（ＰＤＡ）、ポータブルメディアプレーヤー（例えば、携帯音楽プレーヤー）等で構成され得る。電子システム４００は、図１から図４に示し、これらの図を参照して説明された電子デバイスの実施形態（例えば、導電性構造１００、２００と半導体デバイス１０２、２０２）のうちの一つ等の電子デバイス４０１を少なくとも一つを含む。電子システム４００は、さらに、少なくとも一つの（通常、「マイクロプロセッサ」と呼ばれる）電子信号処理装置４０２を含んでいてもよい。さらに、電子システム４００は、例えば、マウスまたは他のポインティングデバイス、キーボード、タッチパッド、ボタン、またはコントロールパネル等、ユーザが電子システム４００へ情報を入力するための一つ以上の入力装置４０４を任意で含んでもよい。電子システム４００は、例えば、モニター、ディスプレイ、プリンタ、スピーカ等、情報（例えば、映像または音声出力）をユーザに出力するための一つ以上の出力装置４０６を更に含んでいてもよい。これら一つ以上の入力装置４０４と出力装置４０６は電子デバイス４０１と電子信号処理装置４０２のうち少なくとも一つと電子通信を行い得る。
本開示の実施形態は、面積ペナルティおよび／または特別な自己絶縁型接点プロセス（ｓｅｌｆ−ｉｎｓｕｌａｔｉｎｇ ｃｏｎｔａｃｔ ｐｒｏｃｅｓｓ）の必要なしに階段状構造の内側の金属化を妨げることによって下部の回路と直接通信ができる接点（例えば、階段状領域間のランディングに設置されるスルーアレイビア（ｔｈｒｏｕｇｈ ａｒｒａｙ ｖｉａｓ，ＴＡＶｓ））を利用して、一つ以上の半導体デバイス（例えば、ワード線ドライバ、メモリセル等のＣＭＯＳデバイス）と通信できる導電性構造（例えば、複数の階段状領域を有する細長い階段状構造）を形成する際に特に有益となり得る。このような構成は、階段状導電性構造の側面からおよび側面を越えて延びる構成の階段状導電性構造の外側に接点が延びる従来の導電性構造と比較すると導電性構造を貫通してより直接的な接続ルートを実現し得る。また、接点が導電性構造を通って延びるこのような構成は、導電性構造の下に設置される導電性要素への接続のルートを比較的簡素化し短くすることを実現することによって階段状構造上に狭いピッチの配線を形成する必要性が低減し得る。さらに、置換ゲート（ＲＧ）工程が実施される実施形態において、絶縁性または誘電性材料を直接通るビアが形成されてもよく、これによって周囲の導電性材料からこのビアを絶縁する余分な処理工程を不要としてもよい。またさらに、本明細書中に開示された置換ゲート工程によって不連続的なスタックスロットを形成することは、サブブロック同士を接続するための導電性の段を追加する必要なしに階段構造の段のサブブロック間で電気接続を形成することを可能とする。不連続的なスタックスロットを形成することで、さらに、置換ゲート工程で変えられていない、ＴＡＶｓを通して延ばすための誘電性領域ができる（例えば、置換ゲート工程は一般的に誘電性材料の除去と再積層を必要とする）。このような置換ゲート工程で変えられていないＴＡＶｓ用の誘電性領域は、誘電性材料の再積層中に起こり得る不均質および／または欠損があるフィリングによる問題に左右されにくい。そしてさらに、細長い階段構造は、階段構造の周囲に広がる外側のアクセス線を収容するための階段のピッチを大きくせずに、比較的少数の階層状ワード線プレートから階段構造を通ってアクセス線を効率的に通すのに利用される、階段間の断続的なランディング領域を備える。そして、横方向に延びる段の長手方向に隣り合う階層（つまり、長手方向軸と横方向軸の両方に沿って段が付いた階段）を含む従来の階段構造に比べ、一つの軸のみに沿って延びる階段（例えば、長手方向軸に沿ってのみ段が付いた階段）を含む細長い階段構造は、十分なランディング領域を各段に備えながらも、製造が比較的単純となり得る（例えば、材料エッチングの際にばらつきに対してより広い許容範囲を有し得る）。
したがって、導電性構造は、導電性構造の長さに沿って設置される階段状構造を含み、それぞれの階段状構造は少なくとも二つの導電性の段からなる。この少なくとも二つの導電性の段のうち、それぞれの導電性の段は、絶縁性材料によって、少なくとも二つの導電性の段のうちの隣り合う導電性の段から少なくとも部分的に分離されている。導電性構造は、さらに、導電性構造を貫通して延びる少なくとも一つのビアを備えるランディングを少なくとも一つ含む。この少なくとも一つのランディングは、複数の階段状構造の第一の階段状構造と第一の階段状構造の隣にある複数の階段状構造の第二の階段状構造の間に設置される。
さらに、装置はメモリセルとメモリセルの隣に設置される導電性構造を含んでいてもよい。導電性構造は、さらに、メモリセルの一部を選択する少なくとも一つの制御装置と少なくとも一つのランディングを通って少なくとも一つの制御装置へと延びる複数のビアを備える少なくとも一つのランディングを含む。この少なくとも一つのランディングは、複数の階段状構造の第一の階段状構造と複数の階段状構造の第二の階段状構造の間に設置される。
そしてさらに、システムは、少なくとも一つの電子信号プロセッサ、この少なくとも一つの電子信号プロセッサと電子通信するよう構成された半導体デバイス、および導電性構造を含み得る。導電性構造は、導電性構造の長さに沿って設置される複数の階段状構造を含み、それぞれの階段状構造は半導体デバイスと電子通信を行う。導電性構造は、さらに、複数の階段状構造の第一の階段状構造と複数の階段状構造の第二の階段状構造の間に設置される、少なくとも一つのランディングを含む。この少なくとも一つのランディングは、交互になっている第一の材料と第二の材料を含み、第一の材料と第二の材料は絶縁性材料と交互になっている第一の材料と第二の材料を通って延びるビアを備える。
また、さらに、導電性構造を形成する方法は、二つの階段状構造の間に画定される導電性構造のランディングに材料の層を通る開口部を形成することであって、この二つの階段状構造は半導体デバイス寄りの片側に設置されて半導体デバイスと電子通信を行い、層の開口部に複数の接点を形成する、階段状構造の少なくとも一段の導電性部分と複数の接点のうち少なくとも一つの接点を電気的に結合すること、を含み得る。
更に、限定ではなく例としての実施形態が以下に説明される。
実施形態１：導電性構造であって、導電性構造の長さに沿って設置される複数の階段状構造であり、それぞれの階段状構造は少なくとも二つの導電性の段を含み、少なくとも二つの導電性の段のそれぞれの導電性の段は絶縁性材料によって少なくとも二つの導電性の段のうちの隣り合う導電性の段から少なくとも部分的に分離される、複数の階段状構造、導電性構造を通って延びる少なくとも一つのビアを含む少なくとも一つのランディングであって、複数の階段状構造の第一の階段状構造と第一の階段状構造の隣に設置される複数の階段状構造の第二の階段状構造の間に設置される少なくとも一つのランディング、および、複数のアクセス線であって、それぞれのアクセス線が少なくとも二つの導電性の段のうち一つの導電性の段の導電性部分から少なくとも一つのビアまで延びる複数のアクセス線を含む導電性構造。
実施形態２：実施形態１の導電性構造であって、少なくとも一つのビアは複数のビアからなり、それぞれのアクセス線が階段状構造の少なくとも二つの導電性の段のうち一つの導電性の段の導電性部分から複数のビアのうち一つのビアへ延びる。
実施形態３：上記の実施形態のうちいずれかの導電性構造であって、少なくとも一対の追加の階段状構造と少なくとも一つの追加のランディングを更に含み、少なくとも一対の追加の階段状構造のそれぞれの追加の階段状構造は少なくとも一組の別の階段状構造の反対側にあり少なくとも一つの追加のランディングが間にある。
実施形態４：上記の実施形態のうちいずれかの導電性構造であって、複数の階段状構造のうち少なくとも一つには少なくとも一つの階段状構造の導電性の段に接続されるアクセス線がない。
実施形態５：上記の実施形態のうちいずれかの導電性構造であって、少なくとも一つのランディングは複数のランディングからなり、複数のランディングのうちそれぞれのランディングは一組の階段状構造の間に設置される。
実施形態６：上記の実施形態のうちいずれかの導電性構造であって、少なくとも一つのランディングは交互になっている第一の材料と第二の材料の層によって画定され、第一の材料と第二の材料はそれぞれ絶縁性材料を含む。
実施形態７：上記の実施形態のうちいずれかの導電性構造であって、少なくとも一つのランディングは交互になっている第一の材料と第二の材料の層によって画定され、第一の材料は導電性材料を含み、第二の材料は絶縁性材料を含む。
実施形態８：実施形態７の導電性構造であって、少なくとも一つのビアを少なくとも部分的に囲み、少なくとも一つのビアを少なくとも一つのランディングの導電性材料から絶縁する絶縁性ライナーを更に含む。
実施形態９：上記の実施形態のうちいずれかの導電性構造であって、少なくとも一つのビアは複数の階段状構造と少なくとも一つのランディングの下にある少なくとも一つの制御部と動作可能に結合される。
実施形態１０：上記の実施形態のうちいずれかの導電性構造であって、複数の階段状構造のうち少なくともいくつかはそれぞれワード線プレート構造を含む。
実施形態１１：上記の実施形態のうちいずれかの導電性構造であって、複数の階段状構造のうち一つの階段状構造がドレイン側選択ゲート（ＳＧＤ）構造を含む。
実施形態１２：上記の実施形態のうちいずれかの導電性構造であって、導電体構造の長さに沿って延びる複数のスタックスロット要素を更に含む。
実施形態１３:実施形態１２の導電性構造であって、複数のスタックスロット要素は導電性構造の長さの大部分に沿って連続的に延びる複数の外側スタックスロット要素、および導電性構造の長さに沿って不連続的に延びる複数の内側スタックスロット要素を含む。
実施形態１４：実施形態１３の導電性構造であって、複数の内側スタックスロット要素は複数の階段状構造の最も近くに設置される。
実施形態１５：実施形態１４の導電性構造であって、少なくとも一つのランディングには複数の内側スタックスロット要素がない。
実施形態１６：実施形態１３から１５の導電性構造であって、複数のスタックスロット要素は置換ゲート工程で積層される導電性材料の上に設置される絶縁性材料を含む。
実施形態１７：導電性構造であって、導電性構造の長さに沿って設置される複数の階層状構造であり、それぞれの階層状構造は導電性部分を含む少なくとも二つの階層を含み、少なくとも二つの階層のそれぞれの導電性部分は絶縁性材料によって少なくとも二つの階層のうちの隣り合う導電性部分から少なくとも部分的に分離される、複数の階段状構造、および、ランディングで導電性構造を通って延びる複数のビアを含むランディングであって、複数の階層状構造の第一の階層状構造と第一の階層状構造の隣に設置される複数の階層状構造の第二の階層状構造の間に設置されるランディング、を含む導電性構造。
実施形態１８：実施形態１７の導電性構造であって、複数の階層状構造の少なくとも二つの階層の複数の導電性部分を複数のビアのそれぞれのビアに結合する複数のアクセス線を更に含む。
実施形態１９：実施形態１７または１８の導電性構造であって、導電体構造の長さに沿って延びる複数のスタックスロット要素を更に含み、複数のスタックスロット要素のうち少なくとも一つのスタックスロット要素は導電性構造の長さに沿って不連続的に延びる。
実施形態２０：実施形態１９の導電性構造であって、少なくとも一つの不連続的なスタックスロット要素は階層状構造の少なくとも一つの階層を第一のサブ階層部分と第二のサブ階層部分に少なくとも部分的に、物理的にも電気的にも分離する。
実施形態２１：実施形態２０の導電性構造であって、少なくとも一つの不連続的なスタックスロット要素の端に沿って画定される少なくとも一つの階層での短絡によって第一のサブ階層部分と第二のサブ階層部分が電気的に接続される。
実施形態２２：実施形態１９から２１の導電性構造であって、少なくとも一つの不連続的なスタックスロット要素は、導電性構造の横方向側面から離された、複数の階層状構造のうち一つの階層状構造内に横方向に設置される。
実施形態２３：実施形態２２の導電性構造であって、複数のスタックスロット要素のうち少なくとも別のスタックスロット要素は導電性構造の長さに沿って連続的に延び、少なくとも一つの連続的スタックスロット要素は導電性構造の横方向の側面の少なくとも一部分を画定する。
実施形態２４：複数のメモリセルのアレイ、および複数のメモリセルのアレイの隣に設置される導電性構造を含む装置であって、導電性構造は、導電性構造の長さに沿って設置され、それぞれの階段状構造がアレイの複数のメモリセルと電気通信を行う複数の階段状構造、アレイの複数のメモリセルを選択するための少なくとも一つの制御部、少なくとも一つのランディングを通り少なくとも一つの制御部へ延びる複数のビアを含む少なくとも一つのランディングであって、複数の階層状構造の第一の階層状構造と複数の階層状構造の第二の階層状構造の間に設置される少なくとも一つのランディング、および階段状構造の導電性部分と複数のビアの第一の端の間に結合される複数のアクセス線であって、複数のビアの第二の端は少なくとも一つの制御部と電気的に結合される複数のアクセス線、を含む。
実施形態２５：実施形態２４の装置であって、階段状構造は複数のワード線プレートを含む。
実施形態２６：実施形態２４または２５の装置であって、複数のワード線プレートのそれぞれのワード線プレートは複数のワード線プレートのうち隣のワード線プレートの接点部から横方向にずれている接点部を含み、複数のアクセス線のそれぞれのアクセス線は複数のワード線プレートのそれぞれ一つと通信を行い、複数のワード線プレートのそれぞれ一つを複数のビアのそれぞれ一つと結合する。
実施形態２７：少なくとも一つの電子信号処理装置、少なくとも一つの電子信号処理装置と電気的に通信するように構成される半導体デバイス、および導電性構造を含むシステムであって、導電性構造は、導電性構造の長さに沿って設置され、それぞれの階段状構造が半導体デバイスと電気通信を行う複数の階段状構造、複数の階段状構造のうち第一の階段状構造と複数の階段状構造のうち第二の階段状構造の間に設置される少なくとも一つのランディングであって、交互になっている第一の材料と第二の材料を含み、第一の材料と第二の材料は絶縁性材料を含む少なくとも一つのランディング、および第一の材料と第二の材料を通って延びる複数のビア、を含む。
実施形態２８：実施形態２７のシステムであって、導電性構造の横方向の外側の境界から横方向に間隔をあけておかれる少なくとも一つのスタックスロット要素を更に含み、少なくとも一つのスタックスロット要素は階段状構造に最も近い導電性構造の長さに沿ってのみ延びている。
実施形態２９：実施形態２８のシステムであって、スタックスロット要素は絶縁性材料と導電性材料を含み、導電性材料は階段状構造の一段の導電性部分を画定する。
実施形態３０：実施形態２９の導電性構造であって、複数のアクセス線を更に含み、それぞれのアクセス線は階段状構造の一段の導電性部分を複数のビアのそれぞれのビアに結合する。
実施形態３１：導電性構造を形成する方法であって、この方法は、二つの階段状構造の間に画定される導電性構造のランディングに材料の層を通して複数の開口部を形成する工程であって、二つの階段状構造は半導体デバイス寄りの片側に設置され電子通信を行い、材料の層の複数の開口部に複数の接点を形成する工程、および階段状構造の少なくとも一段の導電性部分と複数の接点のうち少なくとも一つの接点を電気的に結合する工程、を含む。
実施形態３２：実施形態３１の方法であって、交互になっている絶縁性と導電性の材料で材料の層を形成する工程を更に含む。
実施形態３３：実施形態３２の方法であって、複数の開口部のそれぞれの開口部に、その中にある接点を囲むためのライナーを形成する工程を更に含む。
実施形態３４：実施形態３１から３３の方法であって、第一の絶縁性材料と第二の犠牲絶縁性材料の交互になっている絶縁性材料で材料の層を形成する工程を更に含む。
実施形態３５：実施形態３４の方法であって、材料の層を通る開口部を形成する工程、開口部の隣にある第二の犠牲絶縁材料の一部を第一の絶縁性材料の下にある第二の犠牲材料のある容量の分だけ除去する工程、および第二の犠牲材料の一部を除去した容量の分の導電性材料を開口部に積層し、階段状構造の少なくとも一段の導電性部分を形成する工程、を更に含む。
実施形態３６：実施形態３５の方法であって、開口部内の導電性材料の一部を除去する工程、および開口部内に別の絶縁性材料を積層する工程、を更に含む。
実施形態３７：実施形態３６の方法であって、別の絶縁性材料の周辺で、階段状構造の少なくとも一段の導電性部分と少なくとも一段の隣り合う別の導電性部分の間に電気接続を形成する工程、を更に含む。
実施形態３８：実施形態３１から３７の方法であって、導電性構造のランディングをマスクして、複数の階段状構造のうち少なくとも一つの階段状構造に対して置換ゲート工程を行う工程、を更に含む。
本開示は各種の変更や代替の形態が可能であるが、特定の実施形態が図面に例として示され本明細書中に詳細に説明されている。しかしながら、本開示はこの開示された特定の形態に限定されることを意図していない。本開示は、むしろ、以下に添付の請求項およびそれらの法的均等物により定義されるような本開示の範囲内に属する全ての変更、組み合わせ、均等物、および代替物を包含する。

Claims (25)

  1. 導電性構造であって、
    前記導電性構造の長さに沿って設置される複数の階段状構造であって、それぞれの階段状構造は少なくとも二つの導電性の段を含み、前記少なくとも二つの導電性の段のそれぞれの導電性の段は絶縁性材料によって前記少なくとも二つの導電性の段のうちの隣り合う導電性の段から少なくとも部分的に分離される前記複数の階段状構造、
    前記導電性構造を通って延びる少なくとも一つのビアを含む少なくとも一つのランディングであって、前記複数の階段状構造の第一の階段状構造と前記第一の階段状構造の隣りに設置される前記複数の階段状構造の第二の階段状構造の間に設置される前記少なくとも一つのランディング、および
    複数のアクセス線であって、それぞれのアクセス線は前記少なくとも二つの導電性の段のうち一つの導電性の段の導電性部分から前記少なくとも一つのビアまで延びる前記複数のアクセス線、
    を含む前記導電性構造。
  2. 前記少なくとも一つのビアは複数のビアからなり、それぞれのアクセス線が前記階段状構造の少なくとも二つの導電性の段のうち一つの導電性の段の導電性部分から前記複数のビアのうち一つのビアへ延びる、
    請求項１に記載の導電性構造。
  3. 少なくとも一組の追加の階段状構造と少なくとも一つの追加のランディングを更に含み、前記少なくとも一組の追加の階段状構造のそれぞれの追加の階段状構造は前記少なくとも一組の別の階段状構造の反対側にあり前記少なくとも一つの追加のランディングが間にある、
    請求項１に記載の導電性構造。
  4. 前記複数の階段状構造のうち少なくとも一つには少なくとも一つの階段状構造の導電性の段に接続されるアクセス線がない、
    請求項１に記載の導電性構造。
  5. 前記少なくとも一つのランディングは複数のランディングからなり、前記複数のランディングのうちそれぞれのランディングは一組の前記階段状構造の間に設置される、
    請求項１に記載の導電性構造。
  6. 前記少なくとも一つのランディングは交互になっている第一の材料と第二の材料の層によって画定され、前記第一の材料と前記第二の材料はそれぞれ絶縁性材料を含む、
    請求項１に記載の導電性構造。
  7. 前記少なくとも一つのランディングは交互になっている第一の材料と第二の材料の層によって画定され、前記第一の材料は導電性材料を含み、前記第二の材料は絶縁性材料を含む、
    請求項１に記載の導電性構造。
  8. 前記少なくとも一つのビアを少なくとも部分的に囲み、前記少なくとも一つのビアを前記少なくとも一つのランディングの導電性材料から絶縁する絶縁性ライナーを更に含む、
    請求項７に記載の導電性構造。
  9. 前記少なくとも一つのビアは前記複数の階段状構造と前記少なくとも一つのランディングの下にある少なくとも一つの制御部と動作可能に結合される、
    請求項１に記載の導電性構造。
  10. 前記複数の階段状構造のうち少なくともいくつかはそれぞれワード線プレート構造を含む、
    請求項１に記載の導電性構造。
  11. 前記複数の階段状構造のうち一つの階段状構造がドレイン側選択ゲート（ＳＧＤ）構造を含む、
    請求項１に記載の導電性構造。
  12. 前記導電体構造の長さに沿って延びるスタックスロット要素を更に含む、
    請求項１から請求項１１の何れか１項に記載の導電性構造。
  13. 前記スタックスロット要素は
    前記導電性構造の前記長さの大部分に沿って連続的に延びる複数の外側スタックスロット要素、および
    前記導電性構造の前記長さに沿って不連続的に延びる複数の内側スタックスロット要素を含む、
    請求項１２に記載の導電性構造。
  14. 前記複数の内側スタックスロット要素は前記複数の階段状構造の最も近くに設置される、
    請求項１３に記載の導電性構造。
  15. 前記少なくとも一つのランディングには前記複数の内側スタックスロット要素がない、
    請求項１４に記載の導電性構造。
  16. 前記複数のスタックスロット要素は置換ゲート工程で積層される導電性材料の上に設置される絶縁性材料を含む、
    請求項１３に記載の導電性構造。
  17. 複数のメモリセルのアレイ、および
    前記アレイの複数のメモリセルを選択するために前記複数のメモリセルのアレイの隣に設置されて電子通信を行う請求項１から請求項１６のいずれか１項に記載の導電性構造を含む、
    装置。
  18. 導電性構造を形成する方法であって、
    二つの階段状構造の間に画定される前記導電性構造のランディングに材料の層を通して複数の開口部を形成する工程であって、前記二つの階段状構造は半導体デバイス寄りの片側に設置され電子通信を行う前記工程、
    前記材料の層の前記複数の開口部に複数の接点を形成する工程、および
    前記階段状構造の少なくとも一段の導電性部分と前記複数の接点のうち少なくとも一つの接点を電気的に結合する工程、
    を含む方法。
  19. 前記材料の層を、交互になっている絶縁性と導電性材料で形成する工程を更に含む、
    請求項１８に記載の方法。
  20. 前記複数の開口部のそれぞれの開口部に、前記開口部の中にある接点を囲むためのライナーを形成する工程を更に含む、
    請求項１９に記載の方法。
  21. 前記材料の層を、第一の絶縁性材料と第二の犠牲絶縁性材料を含み、交互になっている複数の絶縁性材料で形成する工程を更に含む、
    請求項１８に記載の方法。
  22. 材料の層を通る開口部を形成する工程、
    前記開口部の隣にある前記第二の犠牲絶縁材料の一部を前記第一の絶縁性材料の下にある第二の犠牲材料のある容量の分だけ除去する工程、および
    前記階段状構造の少なくとも一段の前記導電性部分を形成するために、前記第二の犠牲材料の前記一部を除去した前記容量分の導電性材料を前記開口部に積層する工程、
    を更に含む、
    請求項２１に記載の方法。
  23. 前記開口部内の前記導電性材料の一部を除去する工程、および
    前記開口部内に別の絶縁性材料を積層する工程、
    を更に含む、
    請求項２２に記載の方法。
  24. 前記別の絶縁性材料の周辺で、前記階段状構造の少なくとも一段の前記導電性部分と前記少なくとも一段の隣り合う別の導電性部分の間に電気接続を形成する工程
    を更に含む、
    請求項２３に記載の方法。
  25. 前記導電性構造の前記ランディングをマスクして、前記複数の階段状構造のうち少なくとも一つの階段状構造に対して置換ゲート工程を行う工程
    を更に含む、
    請求項１８から請求項２４のいずれか１項に記載の方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
JP2018037513A (ja) * 2016-08-31 2018-03-08 東芝メモリ株式会社 半導体装置
US10290803B2 (en) * 2016-12-02 2019-05-14 Sandisk Technologies Llc Three-dimensional devices with wedge-shaped contact region and method of making thereof
KR102401178B1 (ko) 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자
US10593399B2 (en) * 2018-03-19 2020-03-17 Micron Technology, Inc. Self-selecting memory array with horizontal bit lines
US10229874B1 (en) * 2018-03-22 2019-03-12 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and a transistor and methods of forming such arrays
US11114379B2 (en) 2018-06-01 2021-09-07 Micron Technology, Inc. Integrated circuitry, memory integrated circuitry, and methods used in forming integrated circuitry
CN108711572B (zh) * 2018-06-29 2023-12-08 长江存储科技有限责任公司 三维存储器及其制造方法
US10825828B2 (en) 2018-10-11 2020-11-03 Micron Technology, Inc. Semiconductor devices and systems with channel openings or pillars extending through a tier stack, and methods of formation
US11329062B2 (en) 2018-10-17 2022-05-10 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
CN109545791A (zh) * 2018-11-30 2019-03-29 长江存储科技有限责任公司 三维存储器及其制造方法
CN109671714B (zh) * 2018-11-30 2020-07-07 长江存储科技有限责任公司 三维存储器及其制造方法
CN109887916B (zh) * 2018-12-27 2020-12-08 华中科技大学 非易失性三维半导体存储器的双向栅电极及其制备方法
JP2020155492A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11037944B2 (en) 2019-07-10 2021-06-15 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
KR20210009146A (ko) 2019-07-16 2021-01-26 에스케이하이닉스 주식회사 반도체 메모리 장치
US11621272B2 (en) 2019-07-16 2023-04-04 SK Hynix Inc. Semiconductor memory device
KR102668097B1 (ko) * 2019-07-24 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US10847526B1 (en) 2019-07-26 2020-11-24 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US10985179B2 (en) * 2019-08-05 2021-04-20 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells and operative through-array-vias
US11289500B2 (en) 2019-08-06 2022-03-29 Samsung Electronics Co., Ltd. Memory device
KR20210018608A (ko) 2019-08-06 2021-02-18 삼성전자주식회사 메모리 장치
US10580795B1 (en) 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
KR20210036144A (ko) * 2019-09-25 2021-04-02 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210045538A (ko) 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
US11282827B2 (en) 2019-10-16 2022-03-22 Samsung Electronics Co., Ltd. Nonvolatile memory device having stacked structure with spaced apart conductive layers
US11217601B2 (en) 2019-10-29 2022-01-04 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11309328B2 (en) 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US11177278B2 (en) 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11121144B2 (en) 2019-11-13 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11239248B2 (en) 2019-11-18 2022-02-01 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods
US10978478B1 (en) * 2019-12-17 2021-04-13 Micron Technology, Inc. Block-on-block memory array architecture using bi-directional staircases
KR20210083545A (ko) 2019-12-27 2021-07-07 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
CN111244097B (zh) * 2020-01-13 2022-08-23 长江存储科技有限责任公司 三维存储器及三维存储器的制作方法
US11302634B2 (en) 2020-02-13 2022-04-12 Micron Technology, Inc. Microelectronic devices with symmetrically distributed staircase stadiums and related systems and methods
US11476266B2 (en) 2020-02-24 2022-10-18 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods
WO2021179273A1 (en) 2020-03-13 2021-09-16 Yangtze Memory Technologies Co., Ltd. Contact structures for three-dimensional memory
US11424262B2 (en) 2020-03-17 2022-08-23 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
WO2021189188A1 (en) 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
EP3931870B1 (en) * 2020-03-23 2024-05-15 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN111758162B (zh) * 2020-05-15 2021-03-12 长江存储科技有限责任公司 三维nand存储器件及其形成方法
CN111819691B (zh) * 2020-05-25 2021-04-16 长江存储科技有限责任公司 存储器件及其形成方法
US11437318B2 (en) 2020-06-12 2022-09-06 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
US11417673B2 (en) 2020-06-22 2022-08-16 Micron Technology, Inc. Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
US11889683B2 (en) 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11706918B2 (en) 2020-07-01 2023-07-18 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11830815B2 (en) 2020-08-28 2023-11-28 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic systems and methods
JP2022050227A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
US11637178B2 (en) 2020-10-23 2023-04-25 Micron Technology, Inc. Microelectronic devices including isolation structures neighboring staircase structures, and related memory devices, electronic systems, and methods
US11700727B2 (en) 2020-12-03 2023-07-11 Micron Technology, Inc. Microelectronic device structures including tiered stacks comprising staggered block structures separated by slot structures, and related electronic systems and methods
US20220231050A1 (en) * 2021-01-15 2022-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method of forming the same
US11770934B2 (en) * 2021-01-15 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of fabricating the same
US11785775B2 (en) * 2021-01-20 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
US20220406712A1 (en) * 2021-06-16 2022-12-22 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods
US11901287B2 (en) * 2021-09-02 2024-02-13 Micron Technology, Inc. Microelectronic devices with multiple step contacts extending to stepped tiers, and related systems and methods
KR20230047972A (ko) 2023-03-21 2023-04-10 최문수 개인별 맞춤형 그립 형상이 형성된 운동기구용 손잡이

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129716A (ja) * 2009-12-17 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
JP2011222994A (ja) * 2010-04-05 2011-11-04 Samsung Electronics Co Ltd 階段型構造の形成方法及びこれを利用した不揮発性メモリー素子の製造方法
JP2012142556A (ja) * 2010-12-30 2012-07-26 Sk Hynix Inc 半導体メモリ装置及びその動作方法
JP2014053605A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
WO2015002837A1 (en) * 2013-07-01 2015-01-08 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065754B2 (ja) 1983-03-31 1994-01-19 富士通株式会社 半導体装置
KR0165398B1 (ko) 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
NO20001360D0 (no) 2000-03-15 2000-03-15 Thin Film Electronics Asa Vertikale elektriske forbindelser i stabel
TW479294B (en) 2000-07-20 2002-03-11 Vanguard Int Semiconduct Corp Manufacturing method of shallow trench isolation structure
US7253467B2 (en) 2001-06-28 2007-08-07 Samsung Electronics Co., Ltd. Non-volatile semiconductor memory devices
US20060180851A1 (en) 2001-06-28 2006-08-17 Samsung Electronics Co., Ltd. Non-volatile memory devices and methods of operating the same
US6858906B2 (en) 2001-06-28 2005-02-22 Samsung Electronics Co., Ltd. Floating trap non-volatile semiconductor memory devices including high dielectric constant blocking insulating layers
KR100657910B1 (ko) 2004-11-10 2006-12-14 삼성전자주식회사 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법
US7091118B1 (en) 2004-11-16 2006-08-15 Advanced Micro Devices, Inc. Replacement metal gate transistor with metal-rich silicon layer and method for making the same
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
JP5016832B2 (ja) * 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR100850508B1 (ko) 2006-08-04 2008-08-05 삼성전자주식회사 3차원적으로 배열된 메모리 셀 트랜지스터들을 구비하는낸드 플래시 메모리 장치
US7875985B2 (en) 2006-12-22 2011-01-25 Qimonda Ag Memory device
JP2009016400A (ja) 2007-06-29 2009-01-22 Toshiba Corp 積層配線構造体及びその製造方法並びに半導体装置及びその製造方法
JP2009200443A (ja) 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR101434588B1 (ko) 2008-06-11 2014-08-29 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8395206B2 (en) * 2008-10-09 2013-03-12 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
JP2010098067A (ja) 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
US8541831B2 (en) 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
KR101562969B1 (ko) * 2009-03-03 2015-10-26 삼성전자주식회사 반도체 장치
US8178396B2 (en) 2009-03-11 2012-05-15 Micron Technology, Inc. Methods for forming three-dimensional memory devices, and related structures
KR101660944B1 (ko) 2009-07-22 2016-09-28 삼성전자 주식회사 수직형의 비휘발성 메모리 소자 및 그 제조 방법
JP2011035237A (ja) 2009-08-04 2011-02-17 Toshiba Corp 半導体装置の製造方法及び半導体装置
JP2011060958A (ja) 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
KR101624975B1 (ko) 2009-11-17 2016-05-30 삼성전자주식회사 3차원 반도체 기억 소자
WO2011081438A2 (ko) 2009-12-31 2011-07-07 한양대학교 산학협력단 3차원 구조를 가지는 메모리 및 이의 제조방법
JP5269022B2 (ja) 2010-09-22 2013-08-21 株式会社東芝 半導体記憶装置
US8945996B2 (en) 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
US8530350B2 (en) 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
JP2013062419A (ja) 2011-09-14 2013-04-04 Toshiba Corp 半導体メモリ及びその製造方法
JP2013102008A (ja) * 2011-11-08 2013-05-23 Toshiba Corp 不揮発性半導体記憶装置
US8956968B2 (en) 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US8933502B2 (en) 2011-11-21 2015-01-13 Sandisk Technologies Inc. 3D non-volatile memory with metal silicide interconnect
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
JP5808708B2 (ja) 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US9129681B2 (en) 2012-04-13 2015-09-08 Sandisk Technologies Inc. Thin film transistor
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101985936B1 (ko) 2012-08-29 2019-06-05 에스케이하이닉스 주식회사 불휘발성 메모리 소자와 그 제조방법
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
JP6173684B2 (ja) * 2012-12-25 2017-08-02 株式会社日立ハイテクノロジーズ 半導体装置の製造方法
KR102183713B1 (ko) 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9502429B2 (en) * 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US20160268290A1 (en) * 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
JP6252524B2 (ja) * 2015-03-12 2017-12-27 トヨタ自動車株式会社 固体電池用正極活物質の製造方法
US9455271B1 (en) * 2015-08-13 2016-09-27 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing semiconductor memory device and method of layouting auxiliary pattern
US9780104B2 (en) * 2015-09-10 2017-10-03 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
US9601577B1 (en) * 2015-10-08 2017-03-21 Samsung Electronics Co., Ltd. Three-dimensionally integrated circuit devices including oxidation suppression layers
US9673213B1 (en) * 2016-02-15 2017-06-06 Sandisk Technologies Llc Three dimensional memory device with peripheral devices under dummy dielectric layer stack and method of making thereof
US9859363B2 (en) * 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
US9589978B1 (en) 2016-02-25 2017-03-07 Micron Technology, Inc. Memory devices with stairs in a staircase coupled to tiers of memory cells and to pass transistors directly under the staircase
US10153176B2 (en) * 2016-03-09 2018-12-11 Toshiba Memory Corporation Manufacturing method of semiconductor device and template for nanoimprint
US9941209B2 (en) 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129716A (ja) * 2009-12-17 2011-06-30 Toshiba Corp 不揮発性半導体記憶装置
JP2011222994A (ja) * 2010-04-05 2011-11-04 Samsung Electronics Co Ltd 階段型構造の形成方法及びこれを利用した不揮発性メモリー素子の製造方法
JP2012142556A (ja) * 2010-12-30 2012-07-26 Sk Hynix Inc 半導体メモリ装置及びその動作方法
JP2014053605A (ja) * 2012-09-05 2014-03-20 Toshiba Corp 不揮発性半導体記憶装置
WO2015002837A1 (en) * 2013-07-01 2015-01-08 Micron Technology, Inc. Semiconductor devices including stair step structures, and related methods

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