KR100657910B1 - 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법 - Google Patents
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Abstract
멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법이 개시된다. 본 발명에 따른 멀티비트 비휘발성 메모리 소자의 단위셀은 수직으로 형성된 복수의 채널들과, 그 채널들 외측에 수직으로 형성된 스토리지 노드들과, 그 채널들 및 스토리지 노드들의 상부와 스토리지 노드들의 측면을 둘러싸고 있는 제어 게이트와, 그 채널들, 스토리지 노드들 및 제어 게이트들 각각의 사이에 개재된 절연막을 포함한다.
Description
도 1은 종래 플로팅 게이트형 플래시 메모리 소자를 보여주는 단면도이다.
도 2는 종래 소노스(SONOS)형 플래시 메모리 소자를 보여주는 단면도이다.
도 3은 본 발명의 제 1 실시예에 따른 멀티비트 플래시 메모리 소자의 단위셀을 보여주는 사시도이다.
도 4는 도 3의 멀티비트 플래시 메모리 소자의 A-A'에 따른 단면도이다.
도 5는 본 발명의 제 2 실시예에 따른 멀티비트 플래시 메모리 소자의 단위셀을 보여주는 사시도이다.
도 6은 도 5의 멀티비트 플래시 메모리 소자의 B-B'에 따른 단면도이다.
도 7은 본 발명의 제 3 실시예에 따른 멀티비트 플래시 메모리 소자의 낸드 셀어레이를 보여주는 사시도이다.
도 8은 본 발명의 제 4 실시예에 따른 멀티비트 플래시 메모리 소자의 낸드 셀어레이를 보여주는 사시도이다.
도 9는 본 발명의 제 5 실시예에 따른 멀티비트 플래시 메모리 소자의 낸드 셀어레이를 보여주는 사시도이다.
도 10은 본 발명의 제 6 실시예에 따른 멀티비트 플래시 메모리 소자의 낸드 셀어레이를 보여주는 사시도이다.
도 11 내지 도 18은 본 발명의 제 1 실시예에 따른 멀티비트 플래시 메모리 소자의 제조 방법을 보여주는 단면도들이다.
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 멀티비트로 동작하는 비휘발성 메모리 소자(non-volatile memory; NVM), 그 동작 방법, 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리로 분류될 수 있다. 컴퓨터와 같은 장치들은 데이터를 하드디스크에 보관하고, 전원이 켜져 있는 동안에 빠른 데이터 처리를 위해서 휘발성 메모리, 예로 디램(DRAM)을 사용해왔다.
하지만, 최근 휴대폰 또는 디지털 카메라 시장의 확대로 종래의 컴퓨터에서 사용되는 디램과는 달리 빠른 처리 속도를 가지면서도 전원이 차단될지라도 그들 내에 데이터를 저장할 수 있는 비휘발성 메모리의 수요가 증가되고 있다.
이러한 비휘발성 메모리 소자의 하나로 전하를 보존하기 위해 스토리지 노드(storage node) 구조를 갖는 플래시 메모리(flash memory)가 널리 사용되고 있다. 이러한 플래시 메모리로는 스토리지 노드에 따라 플로팅 게이트(floating gate)형 과 산화막/질화막/산화막(oxide/nitride/oxide; ONO) 구조의 소노스(SONOS)형이 있다. 이하 도면을 참조하여 종래 플래시 메모리 소자에 대해서 설명한다.
도 1은 종래 플로팅 게이트형 플래시 메모리 소자를 보여주는 단면도이다.
도 1을 참조하면, 종래 플래시 메모리 소자(100)는 스토리 노드로서 플로팅 게이트(120)를 이용한다. 여기에서, 플로팅 게이트(120)는 제어 게이트(130)와 게이트간 절연막(125)을 통해 절연되어 있다. 또한, 반도체 기판(105)과는 게이트 절연막(115)을 통해서 절연되어 있다.
도 1에 도시된 종래 플래시 메모리 소자(100)는 제어 게이트(130)에 전압을 인가하여 게이스 절연막(115)을 통한 터널링을 통해 플로팅 게이트(120)에 전하를 저장시킬 수 있다. 또는 반도체 기판(105)의 소오스/드레인부(110)에 전압을 인가하여 핫캐리어(hot carrier)를 만들어 플로팅 게이트(120)에 전하를 주입할 수도 있다.
이때, 이러한 플래시 메모리 소자의 집적도를 높이기 위해서는 반도체 기판(105) 전면 상에 어레이 형태로 셀이 배열된다. 특히, 최근에는 낸드(Nand) 어레이 플래시 메모리 소자가 그 집적도 면에서 고용량 장치에 많이 사용되고 있다.
도 2는 종래 소노스(SONOS)형 플래시 메모리 소자를 보여주는 단면도이다.
도 2를 참조하면, 종래 소노스형 플래시 메모리 소자(150)는 질화막(170)을 스토리지 노드로 이용한다. 여기에서, 스토리지 노드인 질화막(170)은 산화막들(165, 175)에 의해 반도체 기판(155) 및 제어 게이트(180)와 절연되어 있다.
이러한 구조에서, 제어 게이트(180)에 전압을 인가하고, 반도체 기판(155)의 소오스/드레인부(160)에 전압을 인가하면 핫캐리어가 스토리지 노드인 질화막(170)에 주입되게 된다. 반대로, 반도체 기판(155)에 고전압을 인가하면, 질화막(170)에 있던 전하가 소거된다.
하지만, 도 1 및 도 2에 도시된 종래 플래시 메모리 소자들(100, 150)은 고집적화 및 고용량화를 위해서는 평면 어레이 구조를 이용하고 있다. 이에 따라, 3차원 어레이 구조에 의한 집적도를 높일 수 있는 메모리 소자에 대한 연구가 진행되고 있다. 더불어, 하나의 단위셀이 멀티비트로 동작함으로써 메모리 용량을 높일 수 있는 방법들이 또한 연구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 멀티비트로 동작하는 비휘발성 메모리 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 멀티비트 비휘발성 메모리 소자의 멀티비트 동작 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 멀티비트 휘발성 메모리 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 태양에 따른 멀티비트 비휘발성 메모리 소자의 단위셀은 제 1 절연막; 상기 제 1 절연막 상에 수직으로 형성된 제 1 및 제 2 채널들; 상기 채널들 외측의 상기 제 1 절연막 상에 수직으로 형성된 제 1 및 제 2 스토리지 노드들; 상기 채널들, 및 상기 스토리지 노드들의 상부와 상기 스토리지 노드들의 측면을 둘러싸고 있는 제어 게이트; 및 상기 채널들, 상기 스토리지 노드들 및 상기 제어 게이트들 각각의 사이에 개재된 제 2 절연막을 포함한다.
여기에서, 상기 채널들은 전압의 인가 여부에 따라 절연체 또는 도전체로 천이되는 천이금속 산화막으로 형성되는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 태양에 따른 멀티비트 비휘발성 메모리 소자의 단위셀은, 반도체 기판; 상기 반도체 기판 상에 수평으로 형성된 제 1 및 제 2 스토리지 노드들; 상기 스토리지 노드들 사이에 수평으로 형성된 제 1 및 제 2 채널들; 상기 제 1 및 제 2 채널들 사이에 수직으로 형성되는 제 3 및 제 4 채널들; 상기 제 3 및 제 4 채널들 외측에 수직으로 형성되는 제 3 및 제 4 스토리지 노드들; 상기 스토리지 노드들을 감싸도록 박스형으로 상기 반도체 기판 상에 형성되는 제어 게이트; 및 상기 채널들, 스토리지 노드들 및 제어 게이트 각각의 사이에 개재되는 절연막을 포함한다.
여기에서, 상기 채널들은 전압의 인가 여부에 따라 절연체 또는 도전체로 천이되는 천이금속 산화막으로 형성되는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 태양에 따른 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이는, 반도체 기판 상에 복수의 상기 본 발명의 제 1 태양에 따른 멀티비트 비휘발성 메모리 소자의 단위셀들이 일축으로 배열된 것이다. 여기에서, 상기 단위셀들의 상기 채널들이 상기 일축으로 서로 연결된다. 또한, 상기 단위셀들의 상기 스토리지 노드들이 상기 일축으로 서로 연결될 수 있 다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 4 태양에 따른 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이는, 반도체 기판 상에 복수의 상기 본 발명의 제 2 태양에 따른 멀티비티 비휘발성 메모리 소자의 단위셀들이 일축으로 배열된 것이다. 여기에서, 상기 단위셀들의 상기 채널들이 상기 일축으로 서로 연결된다. 또한, 상기 단위셀들의 상기 스토리지 노드들이 상기 일축으로 서로 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 5 태양에 따른 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이는, 반도체 기판 상에 복수의 상기 본 발명의 제 1 태양에 따른 멀티비트 비휘발성 메모리 소자의 단위셀들이 x축, y축 및 z축의 3차원으로 배열된 것이다. 여기에서, 동일한 x 및 z 값을 갖는 선상의 상기 단위셀들의 상기 채널들이 서로 연결된다.
또한, 동일한 x 및 z 값을 갖는 선상의 상기 단위셀들의 상기 스토리지 노드들이 서로 연결될 수 있다. 나아가, 동일한 x 값을 갖는 평면상의 상기 단위셀들의 상기 채널들은 금속 라인을 통해 서로 연결됨으로써, 공통 비트 라인이 되는 것이 더욱 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 6 태양에 따른 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이는, 반도체 기판 상에 복수의 상기 본 발명의 제 2 태양에 따른 멀티비트 비휘발성 메모리 소자의 상기 단위셀들이 x축, y축 및 z축의 3차원으로 배열된 것이다. 여기에서, 동일한 x 및 z 값을 갖는 선상의 상기 단위셀들의 상기 채널들이 서로 연결된다.
또한, 동일한 x 및 z 값을 갖는 선상의 상기 단위셀들의 상기 스토리지 노드들이 서로 연결될 수 있다. 나아가, 동일한 x 값을 갖는 평면상의 상기 단위셀들의 상기 채널들은 금속 라인을 통해 서로 연결됨으로써, 공통 비트 라인이 되는 것이 더욱 바람직하다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르면, 상기 본 발명의 제 1 태양에 따른 멀티비트 비휘발성 메모리 소자의 단위셀을 이용하여, 제어 게이트를 공통 워드 라인으로 이용하고, 상기 제 1 채널을 제 1 비트 라인으로 하고, 상기 제 2 채널을 제 2 비트 라인으로 하여, 상기 워드 라인을 선택하고 상기 비트 라인들의 선택에 따라 멀티 비트로 동작하는 멀티비트 비휘발성 메모리 소자의 동작 방법이 제공된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르면, 상기 본 발명의 제 2 태양에 따른 멀티비트 비휘발성 메모리 소자의 단위셀을 이용하여, 상기 제어 게이트를 공통 워드 라인으로 이용하고, 상기 채널들을 각각의 비트 라인으로 하여, 상기 워드 라인을 선택하고 상기 비트 라인들의 선택에 따라 멀티 비트로 동작하는 멀티비트 비휘발성 메모리 소자의 동작 방법이 제공된다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따르면, 반도체 기판 상에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계; 상기 제 2 절연막을 패터닝하여 트렌치를 형성하는 단계; 상기 트렌치 측벽에 한 쌍의 스토리지 노드들을 형성하는 단계; 상기 스토리지 노드들 측벽에 한 쌍의 터널링 산화막들을 형성하는 단계; 상기 터널링 산화막들 측벽에 한 쌍의 채널들을 형성하는 단계; 상기 트렌치의 상기 채널들 사이를 매립하도록 평탄화된 제 3 절연막을 형성하는 단계; 상기 제 2 절연막 및 제 3 절연막을 식각하여 상기 스토리지 노드들 외측에 제 2 절연막 및 제 3 절연막 패턴을 형성하는 단계; 및 상기 제 2 절연막 및 제 3 절연막 패턴이 형성된 결과물 전면에 제어 게이트를 형성하는 단계를 포함하는 멀티비트 비휘발성 메모리 소자의 제조 방법이 제공된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장되어 있을 수 있다.
도 3은 본 발명의 제 1 실시예에 따른 멀티비트 플래시 메모리 소자의 단위셀을 보여주는 사시도이고, 도 4는 도 3의 멀티비트 플래시 메모리 소자의 A-A'에 따른 단면도이다.
도 3을 참조하면, 멀티비트 플래시 메모리 소자의 단위셀(200)은 수직으로 형성된 한 쌍의 채널들(215, 220), 및 한 쌍의 스토리지 노드들(225, 230)을 구비한다. 또한, 스토리지 노드들(225, 230)의 측면과 채널들(215, 220) 및 스토리지 노드들(225, 230)의 상부를 둘러싸는 형태로 제어 게이트(240)가 형성되어 있다.
이때, 단위셀(200)은 절연막(210)에 의해 반도체 기판(205)과 절연된다. 또 한, 채널들(215, 220), 스토리지 노드들(225, 230) 및 제어 게이트(240)는 다른 절연막(235)에 의해 서로 절연되어 있다.
도 4를 참조하면, 채널들(215, 220)은 수직으로 세워진 판형으로 형성되는 것이 바람직하다. 이러한 채널들(215, 220)로는 전압이 인가됨에 따라 절연체 또는 도전체로 천이되는 천이금속 산화막(transition metal oxide; TMO)이 바람직하다. 보다 구체적으로는, 채널들(215, 220)은 이러한 천이금속 산화막들 중 바나듐 산화막(VOx)으로 형성되는 것이 더욱 바람직하다.
이때, 천이금속 산화막은 전계가 인계될 때만 도전체의 성질을 지니고, 전계가 제거되면 절연체가 된다. 이러한 성질은 종래의 실리콘이 가지고 있는 성질과 유사하다고 할 수 있다. 또한, 전계에 따라 천이금속 산화막의 전체 또는 일부분을 도전체로 천이시킬 수 있다. 이에 따라, 종래 수평 채널로만 사용되던 벌크 실리콘을 대신해서, 수직 구조의 채널로서 이러한 천이금속 산화막이 이용될 수 있다.
다시 도 3을 참조하면, 스토리지 노드들(225, 230)은 채널들(215, 220) 외측에 수직으로 각각 형성되어 있다. 이때, 스토리지 노드들(225, 230) 및 채널들(215, 220)은 도 4에 도시된 바와 같이 서로 평행한 것이 바람직하다. 또한, 스토리지 노드들(225, 230)은 판형으로 형성된 것이 더욱 바람직하다.
이때, 스토리지 노드들(225, 230)은 폴리 실리콘, 나노-크리스탈 실리콘으로 형성될 수 있다. 이 경우, 스토리지 노드들(225,230)은 플로팅 게이트가 된다. 또한, 스토리지 노드들(225, 230)은 질화막으로 형성될 수 있다. 이 경우, 스토리지 노드들(225, 230)은 소노스(SONOS)형 저장부가 된다.
도 3 및 도 4에서 절연막들(210, 235)은 실리콘 산화막으로 형성되는 것이 바람직하다. 이때, 채널들(215, 220)과 스토리지 노드들(225, 230) 사이의 절연막(235)은 전하의 터널링 또는 핫캐리어 주입이 가능하도록 얇은 두께로 형성되는 것이 바람직하다. 또한, 스토리지 노드들(225, 230)과 제어 게이트(240) 사이의 절연막(235)은 제어 게이트(240)에 인가되는 전압이 스토리지 노드(225, 230)에 커플링되는 비율에 따라 조정되는 것이 바람직하다.
여기에서, 단위셀(200)은 제어 게이트(240)를 공통 워드 라인으로 이용한다. 그리고, 채널들(215, 220)을 한 쌍의 비트 라인들로 이용한다. 이에 따라, 비트 라인의 선택에 따라 두 비트 동작이 가능해진다.
이때, 좌측 스토리지 노드(225)의 프로그램 동작은 좌측 채널(215)을 선택하고, 제어 게이트(240)에 프로그램 전압을 인가함으로써 수행된다. 마찬가지로, 우측 스토리지 노드(230)의 프로그램 동작은 우측 채널(220)을 선택하고, 제어 게이트(240)에 프로그램 전압을 인가함으로써 수행된다. 이에 따라, 두 채널들(215, 220)의 선택에 따라 하나의 단위셀(200)에서 두 비트의 멀티비트 동작이 가능해진다.
또한, 스토리지 노드들(225, 230)의 소거 동작은 제어 게이트(240)에 대해서 채널들(215, 220)에 소거 전압을 인가함으로써 수행할 수 있다. 이때에도, 채널들(215, 220)의 선택에 따라 두 비트의 멀티비트 동작이 가능해진다.
한편, 프로그램 여부에 대한 읽기 동작은 스토리지 노드들(225, 230)의 전하 축적 여부에 따른 채널들(215, 220)의 문턱전압의 변화를 통해서 수행할 수 있다.
따라서, 전술한 바와 같이, 도 3 및 도 4에 도시된 단위셀(200)을 이용하면, 제어 게이트(240)를 하나의 공통 워드 라인으로 하고, 두 채널들(215, 220)을 비트 라인들로 함으로써 멀티비트 동작이 가능해진다.
도 5는 본 발명의 제 2 실시예에 따른 멀티비트 플래시 메모리 소자의 단위셀을 보여주는 사시도이고, 도 6은 도 5의 멀티비트 플래시 메모리 소자의 B-B'에 따른 단면도이다. 여기에서, 제 2 실시예는 제 1 실시예에 채널 및 스토리지 노드를 부가하고 제어 게이트를 하부까지 확장한 것이다. 따라서, 제 1 실시예에와 동일한 구조의 부재에 대해서는 제 1 실시예의 설명을 참조할 수 있다.
도 5 및 도 6을 참조하면, 멀티비트 플래시 메모리 소자의 단위셀(300)은 네 개의 채널들(325, 330, 345, 350), 및 네 개의 스토리지 노드들(315, 320, 335, 340)을 구비한다. 또한, 스토리지 노드들(315, 320, 335, 340)을 모두 감싸도록 박스형으로 반도체 기판(305) 상에 제어 게이트(360)가 형성되어 있다.
여기에서, 두 개의 스토리지 노드들(315, 320)과 두 개의 채널들(325, 330)은 반도체 기판(305)과 평행하게 수평으로 형성되어 있는 것이 바람직하다. 반면 다른 두 개의 스토리지 노드들(335, 340) 및 두 개의 채널들(345, 350)은 수직으로 형성되어 있다. 이때, 채널들(325, 330, 345, 350), 및 스토리지 노드들(315, 320, 335, 340)은 판형으로 형성되는 것이 바람직하다.
이때, 채널들(325, 330, 345, 350), 스토리지 노드들(315, 320, 335, 340) 및 제어 게이트(360)는 절연막(355)에 의해 서로 절연되어 있다.
또한, 여기에서 채널들(325, 330, 345, 350)로는 전압이 인가됨에 따라 절연체 또는 도전체로 천이되는 천이금속 산화막(TMO)이 바람직하다. 보다 구체적으로는, 채널들(325, 330, 345, 350)은 이러한 천이금속 산화막들 중 바나듐 산화막(VOx)으로 형성되는 것이 더욱 바람직하다.
또한, 스토리지 노드들(315, 320, 335, 340)은 폴리 실리콘, 나노-크리스탈 실리콘 또는 질화막으로 형성될 수 있다. 이때, 절연막(355)은 실리콘 산화막으로 형성되는 것이 바람직하다. 이때, 채널들(325, 330, 345, 350)과 스토리지 노드들(315, 320, 335, 340)사이의 절연막(355)은 전하의 터널링 또는 핫캐리어 주입이 가능하도록 얇은 두께로 형성되는 것이 바람직하다.
여기에서, 단위셀(300)은 제어 게이트(360)를 공통 워드 라인으로 이용한다. 그리고, 채널들(325, 330, 345, 350)을 네 개의 비트 라인들로 이용한다. 이에 따라, 비트 라인의 선택에 따라 네 비트의 멀티비트 동작이 가능해진다.
이때, 스토리지 노드들(315, 320, 335, 340)에 대한 프로그램 동작은 제 1 실시예에서 설명한 바와 같이, 제어 게이트(360)에 프로그램 전압을 인가하고 채널들(325, 330, 345, 350)중 하나를 선택함으로써 네 비트로 수행한다.
또한, 스토리지 노드들(315, 320, 335, 340)의 소거 동작은 제어 게이트(360)에 대해서 상대적으로 채널들(325, 330, 345, 350)에 소거 전압을 인가함으로써 수행할 수 있다. 이때에도, 채널들(325, 330, 345, 350)의 선택에 따라 최대 네 비트의 소거 동작이 가능해진다.
한편, 프로그램 여부에 대한 읽기 동작은 스토리지 노드들(315, 320, 335, 340)의 전하 축적 여부에 따른 채널들(325, 330, 345, 350)의 문턱전압의 변화를 통해서 수행할 수 있다.
따라서, 전술한 바와 같이, 도 5 및 도 6에 도시된 단위셀(300)을 이용하면, 제어 게이트(360)를 하나의 공통 워드 라인으로 하고, 네 채널들(325, 330, 345, 350)을 각각의 비트 라인들로 함으로써 멀티비트 동작이 가능해진다.
도 7은 본 발명의 제 3 실시예에 따른 멀티비트 플래시 메모리 소자의 낸드 셀어레이를 보여주는 사시도이다.
도 7을 참조하면, 멀티비트 플래시 메모리 소자의 낸드 셀어레이(400)는 일축으로 배열된 단위셀들(440, 450, 460, 470)을 포함한다. 이때, 단위셀들(440, 450, 460, 470)의 채널들(420, 425)은 서로 연결되어 있다.
여기에서, 단위셀들(440, 450, 460, 470)은 제 1 실시예에서 설명된 단위셀(도 3의 200)과 동일한 구조이다. 따라서, 단위셀들(440, 450, 460, 470)의 구조에 대한 설명은 도 3, 도 4 그리고 해당 설명을 참조할 수 있다.
또한, 도 7에 도시된 바와 같이, 스토리지 노드들(410, 415)이 일축으로 연결되어 단위셀들(440, 450, 460, 470)의 공통 노드들이 될 수 있다. 이렇게 스토리지 노드들(410, 415)이 연결된 경우에는 스토리지 노드들(410, 415)은 질화막 또는 나노 크리스탈 실리콘인 것이 바람직하다. 이 경우, 스토리지 노드들(410, 415)에 전하가 축적되면 이들이 연결되어 있음에도 불구하고, 전하가 각각의 단위셀들(440, 450, 460, 470)로 한정된다.
이러한 낸드 셀어레이(400)에서는 단위셀들(440, 450, 460, 470)의 각각에 해당하는 제어 게이트들(435, 445, 455, 465)이 각각의 워드 라인이 된다. 그리고, 이때 서로 연결된 채널들(420, 425)이 두 개의 공통 비트 라인이 된다.
이에 따라, 하나의 워드 라인을 선택하고, 하나의 비트 라인을 선택함으로써 최대 8 비트의 멀티비트 동작이 가능해진다. 여기에서, 단위셀들의 수는 예시적이므로 최대 멀티비트의 수는 단위셀들의 수에 따라 정해질 수 있다.
낸드 셀어레이(400)의 제어 게이트들(435, 445, 455, 465) 가운데 하나의 워드 라인이 선택되면 나머지 구조는 전술한 제 1 실시예의 단위셀과 유사하다. 따라서, 낸드 셀어레이(400)의 동작 방법은 제 1 실시예에서 설명한 단위셀의 동작 방법에 워드 라인 선택 동작을 부가함으로써 본 발명이 속하는 기술 분야의 당업자가 제 1 실시예를 참조하여 이해할 수 있다.
도 8은 본 발명의 제 4 실시예에 따른 멀티비트 플래시 메모리 소자의 낸드 셀어레이를 보여주는 사시도이다.
도 8을 참조하면, 멀티비트 플래시 메모리 소자의 낸드 셀어레이(500)는 일축으로 배열된 단위셀들(550, 560, 570, 580)을 포함한다. 이때, 단위셀들(550, 560, 570, 580)의 채널들(520, 525, 540, 545)은 서로 연결되어 있다.
여기에서, 단위셀들(550, 560, 570, 580)은 제 2 실시예에서 설명된 단위셀(도 5의 300)과 동일한 구조이다. 따라서, 단위셀들(550, 560, 570, 580)의 구조에 대한 설명은 도 5, 도 6 그리고 해당 설명을 참조할 수 있다.
또한, 도 8에 도시된 바와 같이, 스토리지 노드들(510, 515, 530, 535)이 일 축으로 연결되어 단위셀들(550, 560, 570, 580)의 공통 노드들이 될 수 있다. 이렇게 스토리지 노드들(510, 515, 530, 535)이 연결된 경우에는 스토리지 노드들(510, 515, 530, 535)은 질화막 또는 나노 크리스탈 실리콘인 것이 바람직하다. 이 경우, 스토리지 노드들(510, 515, 530, 535)에 전하가 축적되면 이들이 연결되어 있음에도 불구하고, 전하가 각각의 단위셀들(550, 560, 570, 580)로 한정된다.
이러한 낸드 셀어레이(500)에서는 단위셀들(550, 560, 570, 580)의 각각에 해당하는 제어 게이트들(555, 565, 575, 585)이 각각의 워드 라인이 된다. 그리고, 이때 서로 연결된 채널들(520, 525, 540, 545)이 네 개의 공통 비트 라인이 된다.
이에 따라, 하나의 워드 라인을 선택하고, 하나의 비트 라인을 선택함으로써 최대 16 비트의 멀티비트 동작이 가능해진다. 여기에서, 단위셀들의 수는 예시적이므로 최대 멀티비트의 수는 단위셀들의 수에 따라 정해질 수 있다.
한편, 낸드 셀어레이(500)의 제어 게이트들(555, 565, 575, 585) 가운데 하나의 워드 라인이 선택되면 나머지 구조는 전술한 제 2 실시예의 단위셀과 유사하다. 따라서, 여기의 낸드 셀어레이(500)의 동작 방법은 제 2 실시예에서 설명한 단위셀의 동작 방법에 워드 라인 선택 동작을 부가함으로써 본 발명이 속하는 기술 분야의 당업자가 제 2 실시예를 참조하여 용이하게 실시할 수 있다.
도 9는 본 발명의 제 5 실시예에 따른 멀티비트 플래시 메모리 소자의 낸드 셀어레이를 보여주는 사시도이다.
도 9를 참조하면, 멀티비트 플래시 메모리 소자의 낸드 셀어레이(600)는 하나의 반도체 기판 상에 x축, y축 및 z축의 3차원으로 배열된 단위셀들을 포함한다. 이때, 단위셀들은 제 1 실시예에서 설명한 단위셀의 구조와 동일하다. 다만, 바닥면에만 반도체 기판이 있다. 이에 따라, y축과 평행한 방향의 하나의 단위셀 어레이는 제 3 실시예에서 설명한 낸드 셀어레이(400)가 된다.
따라서, 여기에서의 3차원 낸드 셀어레이(600)는 하나의 반도체 기판 상에 제 3 실시예에서의 낸드 셀 어레이(400)가 x축 및 z축으로 배열된 것이다. 그러므로, 여기에서의 3차원 낸드 셀 어레이(600)는 제 3 실시예의 도 4 및 해당 설명을 참조할 수 있다.
이때, 동일한 x 및 z 값을 갖는 선상의 단위셀들 즉, 하나의 제 3 실시예의 낸드 셀 어레이(400)의 채널들은 서로 연결되어 있다. 나아가, 동일한 x 및 z 값을 갖는 선상의 단위셀들 즉, 하나의 제 3 실시예의 낸드 셀 어레이(400)의 스토리지 노드들은 서로 연결되어 있는 것이 바람직하다.
또한, 동일한 x 값을 갖는 평면 즉, yz 평면과 평행한 평면의 단위셀들의 채널들은 금속 라인(미도시)을 통해 서로 연결된 것이 바람직하다. 이에 따라, 금속 라인이 하나의 yz 평면에 있는 단위셀들의 공통 비트 라인이 된다.
또한, 동일한 y 및 z 값을 갖는 선상의 단위셀들의 제어 게이트들은 서로 연결되는 것이 바람직하다. 이에 따라, xy 평면과 평행한 각 평면상에서 x축과 나란한 단위셀들은 공통 워드 라인을 갖게 된다. 이때, 상술한 3차원 낸드 셀어레이(600)의 동작 방법은 제 3 실시예를 참조할 수 있다.
도 10은 본 발명의 제 6 실시예에 따른 멀티비트 플래시 메모리 소자의 낸드 셀어레이를 보여주는 사시도이다.
도 10을 참조하면, 멀티비트 플래시 메모리 소자의 낸드 셀어레이(700)는 하나의 반도체 기판 상에 x축, y축 및 z축의 3차원으로 배열된 단위셀들을 포함한다. 이때, 단위셀들은 제 2 실시예에서 설명한 단위셀 구조와 동일하다. 이에 따라, y축과 평행한 방향의 하나의 단위셀 어레이는 제 4 실시예에서 설명한 낸드 셀어레이(500)가 된다.
따라서, 여기에서의 3차원 낸드 셀어레이(700)는 제 4 실시예에서의 낸드 셀 어레이(500)가 x축 및 z축으로 배열된 것이다. 그러므로, 여기에서의 3차원 낸드 셀 어레이(700)는 제 4 실시예의 도 5 및 해당 설명을 참조할 수 있다.
이때, 동일한 x 및 z 값을 갖는 선상의 단위셀들 즉, 하나의 제 4 실시예의 낸드 셀 어레이(500)의 채널들은 서로 연결되어 있다. 나아가, 동일한 x 및 z 값을 갖는 선상의 단위셀들 즉, 하나의 제 4 실시예의 낸드 셀 어레이(500)의 스토리지 노드들은 서로 연결되어 있는 것이 바람직하다.
또한, 동일한 x 값을 갖는 평면 즉, yz 평면과 평행한 평면의 단위셀들의 채널들은 금속 라인(미도시)을 통해 서로 연결된 것이 바람직하다. 이에 따라, 금속 라인이 하나의 yz 평면에 있는 단위셀들의 공통 비트 라인이 된다.
또한, 동일한 y 및 z 값을 갖는 선상의 단위셀들의 제어 게이트들은 서로 연결되는 것이 바람직하다. 이에 따라, xy 평면과 평행한 각 평면상에서 x축과 나란한 단위셀들은 공통 워드 라인을 갖게 된다. 이때, 상술한 3차원 낸드 셀어레이(700)의 동작 방법은 제 4 실시예를 참조할 수 있다.
도 11 내지 도 18은 본 발명의 제 1 실시예에 따른 멀티비트 플래시 메모리 소자의 제조 방법을 보여주는 단면도들이다.
도 11을 참조하면, 반도체 기판(805) 상에 제 1 절연막(810) 및 제 2 연막(815)을 형성한다. 이때, 제 1 절연막(810) 및 제 2 절연막(815)으로는 실리콘 산화막이 바람직하다. 이어서, 제 2 절연막(815)을 패터닝해서 트렌치(817)를 형성한다.
이어서, 도 12를 참조하면, 트렌치(817) 측벽에 한 쌍의 스토리지 노드들(820, 823)을 형성한다. 이때, 스토리지 노드들(820, 823)은 폴리 실리콘, 나노-크리스탈 실리콘 또는 질화막을 증착한 후, 이를 이방성 식각하여 스페이서 형태로 형성할 수 있다.
이어서, 도 13을 참조하면, 스토리지 노드들(820, 823) 양 측벽에 한 쌍의 터널링 산화막들(825, 827)을 형성한다. 이때, 터널링 산화막들(825, 827)은 실리콘 산화막으로 형성하는 것이 바람직하다.
이어서, 도 14를 참조하면, 터널링 산화막들(825, 827) 양 측벽에 한 쌍의 채널들(830, 833)을 형성한다. 이때, 채널들(830, 833)은 천이금속 산화막을 형성한 후, 이를 이방성 식각하여 스페이서 형태로 형성할 수 있다. 이러한 천이금속 산화막으로는 바나듐 산화막이 바람직하다.
이어서, 도 15를 참조하면, 트렌치의 채널들(830, 833) 사이를 매립하도록 평탄화된 제 3 절연막(835)을 형성한다. 이때, 제 3 절연막(835)은 실리콘 산화막인 것이 바람직하다. 또한, 제 3 절연막(835)의 평탄화는 에치백(etch-back) 또는 화학기계적 평탄화(chemical mechanical polishing; CMP)을 이용하여 수행할 수 있 다.
이어서, 도 16을 참조하면, 제 2 및 제 3 절연막들(815, 835)을 식각하여 스토리지 노드들(820, 823) 측벽에 제 2 절연막(815) 및 제 3 절연막(835) 패턴을 형성한다. 이러한 패턴 형성 단계는 포토리소그래피 및 식각을 이용하여 수행할 수 있다.
이어서, 도 17을 참조하면, 제 2 절연막(815) 및 제 3 절연막(835) 패턴이 형성된 결과물 전면에 제어 게이트(840)를 형성한다. 이때, 제어 게이트(840)는 폴리 실리콘, 텅스텐, 텅스텐 실리사이드 또는 이들의 적층물로 형성할 수 있다.
이어서, 도 18을 참조하면, 제 4 절연막(845)을 형성하고 제어 게이트(840)가 노출될 때까지 평탄화한다. 이에 따라, 제 1 실시예의 멀티비트 플래시 메모리의 단위셀이 형성된다.
한편, 전술한 방법을 평면상에서 실시하면 제 3 실시예의 멀티비트 플래시 메모리 소자의 낸드 셀어레이가 형성될 수도 있다. 또한, 위 결과물 상에 상기 단위셀 형성 과정을 반복함으로써, 제 5 실시예의 3차원 낸드 셀어레이도 해당 기술 분야의 당업자가 용이하게 형성할 수 있다.
그리고, 제 2 실시예의 단위셀은 위 제 1 실시예의 단위셀 제조 단계 중에 상하 스토리지 노드들 및 채널들을 형성하는 과정을 추가함으로써 해당 기술 분야의 당업자가 용이하게 형성할 수 있다. 나아가, 이를 통해 제 4 및 제 6 실시예의 낸드 셀어레이도 해당 기술 분야의 당업자가 용이하게 형성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공 되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 멀티비트 비휘발성 메모리의 단위셀은 최대 2 비트 또는 4 비트의 멀티비트로 동작할 수 있다. 이에 따라, 고용량을 갖는 고집적 비휘발성 메모리 소자의 구현이 가능해진다.
또한, 본 발명에 따른 멀티비트 비휘발성 메모리의 낸드 셀어레이는 2차원 또는 3차원으로 단위셀들이 배열된 구조이다. 이에 따라, 동일한 2차원 낸드 셀어레이 하에서도 종래보다 두 배 많은 멀티비트 동작이 가능해진다. 나아가, 종래의 평면 집적의 한계를 넘어 3차원적으로 집적된 비휘발성 메모리의 구현이 가능해진다. 이에 따라, 더욱 높은 집적도를 가지고 그에 따라 더욱 높은 고용량을 갖는 멀티비트 비휘발성 메모리 소자의 구현이 가능해진다.
Claims (35)
- 반도체 기판;상기 반도체 기판 상의 제 1 절연막;상기 제 1 절연막 상에 수직으로 형성되고 서로 이격된 제 1 및 제 2 채널들;상기 채널들 외측의 상기 제 1 절연막 상에 수직으로 형성된 제 1 및 제 2 스토리지 노드들;상기 채널들, 및 상기 스토리지 노드들의 상부와 상기 스토리지 노드들의 측면을 둘러싸고 있는 제어 게이트; 및상기 채널들, 상기 스토리지 노드들 및 상기 제어 게이트 각각의 사이에 개재된 제 2 절연막을 포함하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 반도체 기판;상기 반도체 기판 상에 수평으로 형성된 제 1 및 제 2 스토리지 노드들;상기 스토리지 노드들 사이에 수평으로 형성된 제 1 및 제 2 채널들;상기 제 1 및 제 2 채널들 사이에 수직으로 형성되는 제 3 및 제 4 채널들;상기 제 3 및 제 4 채널들 외측에 수직으로 형성되는 제 3 및 제 4 스토리지 노드들;상기 스토리지 노드들을 감싸도록 박스형으로 상기 반도체 기판 상에 형성되는 제어 게이트; 및상기 채널들, 스토리지 노드들 및 제어 게이트 각각의 사이에 개재되는 절연막을 포함하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 1 항 또는 제 2 항에 있어서, 상기 채널들은 전압의 인가 여부에 따라 절연체 또는 도전체로 천이되는 천이금속 산화막으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 3 항에 있어서, 상기 채널들은 바나듐 산화막으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 3 항에 있어서, 상기 스토리지 노드들은 실리콘 질화막으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 3 항에 있어서, 상기 스토리지 노드들은 폴리 실리콘 또는 나노-크리스탈 실리콘으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 3 항에 있어서, 상기 스토리지 노드들은 판형으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 1 항에 있어서, 상기 채널들 및 스토리지 노드들은 평행하게 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 1 항에 있어서, 상기 제 1 절연막은 실리콘 산화막으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 1 항에 있어서, 상기 채널들과 상기 스토리지 노드들 사이에 개재된 상기 제 2 절연막은 전하의 터널링이 가능한 실리콘 산화막으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 2 항에 있어서, 상기 채널들과 상기 스토리지 노드들 사이에 개재된 상기 절연막은 전하의 터널링이 가능한 실리콘 산화막으로 형성된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 단위셀.
- 제 1 항의 단위셀을 이용한 비휘발성 메모리 소자의 멀티비트 동작 방법으로서,상기 제어 게이트를 공통 워드 라인으로 이용하고, 상기 제 1 채널을 제 1 비트 라인으로 하고, 상기 제 2 채널을 제 2 비트 라인으로 하여, 상기 워드 라인을 선택하고 상기 비트 라인들의 선택에 따라 멀티 비트로 동작하는 것을 특징으로 하는 비휘발성 메모리 소자의 멀티 비트 동작 방법.
- 제 2 항의 단위셀을 이용한 비휘발성 메모리 소자의 멀티비트 동작 방법으로서,상기 제어 게이트를 공통 워드 라인으로 이용하고, 상기 채널들을 각각의 비트 라인으로 하여, 상기 워드 라인을 선택하고 상기 비트 라인들의 선택에 따라 멀티 비트로 동작하는 것을 특징으로 하는 비휘발성 메모리 소자의 멀티 비트 동작 방법.
- 제 12 항 또는 제 13 항에 있어서, 하나의 상기 스토리지 노드에 전하를 저장하는 프로그램 동작은 상기 스토리지 노드 옆의 하나의 상기 비트 라인을 선택하여 상기 워드 라인에 상기 비트 라인에 대해 상대적인 프로그램 전압을 인가하여 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 멀티 비트 동작 방법.
- 제 12 항 또는 제 13 항에 있어서, 하나의 상기 제 스토리지 노드의 소거 동작은 상기 워드 라인에 대해서 상대적으로 상기 스토리지 노드 옆의 하나의 상기 비트 라인에 소거 전압을 인가하여 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 멀티 비트 동작 방법.
- 제 12 항 또는 제 13 항에 있어서, 상기 스토리지 노드들의 프로그램 여부에 대한 읽기 동작은 상기 채널들을 도전체로 천이시키기 위해 필요한 상기 제어 게이트에 인가될 전압의 변화를 읽음으로써 수행하는 것을 특징으로 하는 비휘발성 메모리 소자의 멀티 비트 동작 방법.
- 제 12 항에 있어서, 상기 단위셀은 2 비트로 동작하는 것을 특징으로 하는 비휘발성 메모리 소자의 멀티 비트 동작 방법.
- 제 13 항에 있어서, 상기 단위셀은 4 비트로 동작하는 것을 특징으로 하는 비휘발성 메모리 소자의 멀티 비트 동작 방법.
- 반도체 기판 상에 복수의 제 1 항의 단위셀들이 일축으로 배열된 것으로서, 상기 단위셀들의 상기 채널들이 상기 일축으로 서로 연결된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 반도체 기판 상에 복수의 제 2 항의 단위셀들이 일축으로 배열된 것으로서, 상기 단위셀들의 상기 채널들이 상기 일축으로 서로 연결된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 제 19 항 또는 제 20 항에 있어서,상기 단위셀들의 상기 스토리지 노드들이 상기 일축으로 서로 연결된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 제 19 항 또는 제 20 항에 있어서,상기 단위셀들의 각각의 제어 게이트가 각각의 워드 라인이 되는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 제 19 항 또는 제 20 항에 있어서,서로 연결된 상기 채널들이 두 개의 공통 비트 라인이 되는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 반도체 기판 상에 복수의 제 1 항의 상기 단위셀들이 x축, y축 및 z축의 3차원으로 배열되고, 동일한 x 및 z 값을 갖는 선상의 상기 단위셀들의 상기 채널들이 서로 연결된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 반도체 기판 상에 복수의 제 2 항의 상기 단위셀들이 x축, y축 및 z축의 3차원으로 배열되고, 동일한 x 및 z 값을 갖는 선상의 상기 단위셀들의 상기 채널들이 서로 연결된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 제 24 항 또는 제 25 항에 있어서,동일한 x 및 z값을 갖는 선상의 상기 단위셀들의 상기 스토리지 노드들이 서로 연결된 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 제 24 항 또는 제 25 항에 있어서,동일한 x 값을 갖는 평면상의 상기 단위셀들의 상기 채널들은 금속 라인을 통해 서로 연결됨으로써, 공통 비트 라인이 되는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 제 24 항 또는 제 25 항에 있어서,동일한 y 및 z 값을 갖는 선상의 상기 단위셀들의 제어 게이트들은 서로 연 결되어 공통 워드 라인이 되는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 낸드 셀어레이.
- 반도체 기판 상에 제 1 절연막을 형성하는 단계;상기 제 1 절연막 상에 제 2 절연막을 형성하는 단계;상기 제 2 절연막을 패터닝하여 트렌치를 형성하는 단계;상기 트렌치 측벽에 한 쌍의 스토리지 노드들을 형성하는 단계;상기 스토리지 노드들 측벽에 한 쌍의 터널링 산화막들을 형성하는 단계;상기 터널링 산화막들 측벽에 한 쌍의 채널들을 형성하는 단계;상기 트렌치의 상기 채널들 사이를 매립하도록 평탄화된 제 3 절연막을 형성하는 단계;상기 제 2 절연막 및 제 3 절연막을 식각하여 상기 스토리지 노드들 외측에 제 2 절연막 및 제 3 절연막 패턴을 형성하는 단계;상기 제 2 절연막 및 제 3 절연막 패턴이 형성된 결과물 전면에 제어 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서, 상기 채널들은 전압의 인가 여부에 따라 절연체 또는 도전체로 천이되는 천이금속 산화막을 형성한 후 이방성 식각하여 형성하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 제조 방법.
- 제 30 항에 있어서, 상기 천이 금속 산화막은 바나듐 산화막인 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서, 상기 스토리지 노드들은 폴리 실리콘, 나노-크리스탈 실리콘 또는 질화막을 형성한 후 이방성 식각하여 형성하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서, 상기 절연막들은 실리콘 산화막으로 형성하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서, 상기 터널링 산화막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 제조 방법.
- 제 29 항에 있어서, 상기 제어 게이트를 형성하는 단계는 폴리 실리콘, 텅스텐 또는 텅스텐 실리사이드를 형성한 후 선택적으로 식각하여 형성하는 것을 특징으로 하는 멀티비트 비휘발성 메모리 소자의 제조 방법.
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