KR100431489B1 - 플래쉬 메모리 소자 및 제조방법 - Google Patents

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Abstract

본 발명은 극소(나노) 플래쉬 메모리 소자에 관한 것으로서, 더 상세하게는 플래쉬 메모리 소자의 스케일링 다운 특성을 개선하기 위해 이중-게이트 소자를 구현하여 제반 메모리 특성을 개선한 플래쉬 메모리 소자 및 제조방법에 관한 것이다.
본 발명에 따른 플래쉬 메모리 소자는, 실리콘 기판 표면에 형성된 제1산화막과, 상기 제1산화막 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역과, 상기 Fin 액티브 영역의 양옆과 위에 형성된 게이트 터널링 산화막과, 전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막과 제1산화막 표면에 형성된 플로팅 전극과, 상기 플로팅 전극 표면에 형성된 게이트 사이 산화막과, 상기 게이트 사이 산화막 표면에 형성된 컨트롤 전극으로 구성된다.
상기 구성에 따른 본 발명은 이중-게이트 플래쉬 메모리 구조에 의해 스케일링 다운 특성과 소자의 프로그램 및 유지 특성을 개선할 수 있다.

Description

플래쉬 메모리 소자 및 제조방법 {Flash memory element and manufacturing method}
본 발명은 극소(나노) 플래쉬 메모리 소자에 관한 것으로서, 더 상세하게는 플래쉬 메모리 소자의 스케일링 다운 특성을 개선하기 위해 이중-게이트 소자를 구현하여 제반 메모리 특성을 개선한 플래쉬 메모리 소자 및 제조방법에 관한 것이다.
플래쉬 메모리(flash memory)는 대표적인 비휘발성(non-volatile) 메모리로 널리 알려져 있으며, 그 응용분야가 매우 많기 때문에 부가가치가 매우 크다.
플래쉬 메모리는 메모리 그 자체로서 뿐만 아니라 각종 전자기기에 널리 사용되고 있다.
특히, 최근의 임베디드(embedded) 로직 기술은 공정상 문제없이 구현할 수있는 메모리를 필요로 하는데, 이에 플래쉬 메모리가 적합한 것으로 알려져 있다.
새로운 고성능 고집적 플래쉬 메모리는 메모리 그 자체로서 뿐만 아니라 로직과 같이 결부되어 엄청난 부가가치를 창출할 수 있는 특성을 갖고 있어 현재 전 세계적으로 연구가 매우 활발하게 진행되고 있다.
또한, 현재 계속 발전하는 전자기기의 성능에 맞추어 그 용량을 늘리는 것이 시급한 실정이다.
한편, 종래 DRAM 메모리를 위한 소자는 비교적 스케일링 다운(scaling down)이 잘 되기 때문에 주어진 사양을 잘 맞추어 나가고 있다.
그러나 플래쉬 메모리를 위한 소자는 스케일링 다운 특성이 나쁘기 때문에 새로운 방법이나 소자구조를 필요로 하고 있다.
이것의 근본적인 이유는 플래쉬 메모리를 구현하기 위한 소자의 크기를 스케일링 다운하는 데에 한계가 있기 때문이다.
도 1a와 도 1b는 종래의 플래쉬 메모리 소자가 스케일링 다운되는 것을 보이고 있다.
도 1a에 비해 도 1b를 보면 채널 길이는 물론 게이트 높이나 접합의 깊이가 줄어들어 있는데, 터널링 산화막(14)과, 플로팅 전극(16)과 컨트롤 전극(20) 사이의 게이트 사이 산화막(18) 두께는 줄어들지 않았음을 알 수 있다.
미설명 부호 10은 실리콘 기판, 12는 소스/드레인 영역이다.
기존의 MOS(금속 산화막 반도체 : Metal-Oxide Semiconductor) 소자는 스케일링 다운 됨에 따라 얇은 게이트 산화막을 사용하여 쉽게 짧은 채널 효과를 억제할 수 있지만 플래쉬 메모리의 경우는 그렇지 못하다.
플래쉬 메모리를 구성하는 소자는 종래의 CMOS(상보형(Complementary) MOS) 소자와 유사한 구조를 갖는데, 다른 점은 컨트롤(control) 전극(20)과 소자의 채널 사이에 전하를 저장하는 플로팅(floating) 전극(16)을 가지고 있다.
플로팅 전극(16) 아래에는 터널링 산화막(14)이 존재하는데, 소자의 스케일링 다운에 따라 상기 터널링 산화막(14)의 두께를 얇게 할 수 없다.
그 이유는 채널에 있는 전하가 플로팅 전극(16)으로 이동하기 위해 터널링하는 터널링 산화막(14)의 두께를 7 nm 또는 8 nm이하로 줄일 수 없기 때문이며, 만약 터널링 산화막(14)의 두께를 얇게 하면 플로팅 전극(16)에 저장되어 있는 전하가 다시 채널로 빠져나가 메모리의 유지(retention) 특성이 나빠진다.
종래의 플래쉬 메모리 소자를 조금 변형한 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor) 형태의 플래쉬 메모리를 사용되기 위한 연구가 진행되고 있고, 그 구조는 도 1에서 플로팅 전극(16)의 물질을 질화막(Si3N4)으로 바꾼 것과 동일하다.
이와 같은 SONOS 형태의 플래쉬 메모리 소자도 역시 CMOS 소자에서의 게이트 산화막에 해당되는 ONO(oxide-nitride-oxide) (예: 2 nm/4 nm/4 nm)의 두께가 더 두껍기 때문에 스케일링 다운 특성이 같은 게이트 길이를 갖는 CMOS 소자에 비해 나쁘다.
또한 ONO 산화막 구조에서 N에 해당하는 질화막에는 전하를 저장할 수 있는트랩이 존재하여 쓰기 프로그램에서 전하가 저장된다.
그런데 이 트랩 밀도가 불균일하기 때문에 어느 정도 이상의 게이트 길이와 폭을 필요로 하고 결국 집적도를 개선하는데는 한계가 있게 된다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 종래 플래쉬 메모리 소자의 스케일링 다운 특성을 개선함과 동시에 메모리 특성을 크게 개선할 수 있는 새로운 SOI 이중-게이트형 플래쉬 메모리 소자에 의해, 결국 플래쉬 메모리의 성능과 집적도를 동시에 근본적으로 개선할 수 있는 플래쉬 메모리 소자 및 제조방법을 제공하는데 그 목적이 있는 것이다.
상술한 목적을 달성하기 위하여 본 발명은, 실리콘 기판 표면에 형성된 제1산화막과, 상기 제1산화막 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역과, 상기 Fin 액티브 영역의 양옆과 위에 형성된 게이트 터널링 산화막과, 전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막과 제1산화막 표면에 형성된 플로팅 전극과, 상기 플로팅 전극 표면에 형성된 게이트 사이 산화막과, 상기 게이트 사이 산화막 표면에 형성된 컨트롤 전극을 포함하는 플래쉬 메모리 소자를 제공하고자 한다.
상술한 목적을 달성하기 위하여 본 발명은 또한, 실리콘 기판, 제1산화막, 실리콘 필름으로 구성된 SOI 형태 웨이퍼의 실리콘 필름에 제2산화막을 형성하는 제1공정과, 패턴을 형성한 다음 식각하여 Fin 액티브 영역을 형성하는 제2공정과, Fin 액티브 영역의 양옆과 위에 게이트 터널링 산화막을 형성하는 제3공정과, 상기게이트 터널링 산화막과 제1,2산화막 표면에 전하를 저장하는 플로팅 전극을 형성하는 제4공정과, 플로팅 전극 표면에 게이트 사이 산화막을 형성하는 제5공정과, 상기 게이트 사이 산화막 표면에 컨트롤 전극을 형성하는 제6공정을 포함하는 플래쉬 메모리 소자의 제조방법을 제공하고자 한다.
도 1은 종래 플래쉬 메모리의 구조로서 도 1a는 스케일링 다운 전의 단면도이고, 도 1b는 스케일링 다운 후의 단면도이다.
도 2는 종래 FinFET 이중-게이트 소자의 사시도로서 도 2a는 게이트를 투명하게 한 사시도이고, 도 2b는 불투명하게 한 사시도이다.
도 3a 내지 도 3c는 도 2에서 이중-게이트 소자의 주요 부분을 위에서 본 모양과 채널의 중심을 가로와 세로 방향으로 절단했을 때의 단면도를 보이고 있다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 플래쉬 메모리의 공정별 단면도이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 플래쉬 메모리의 공정별 단면도이다.
도 6a 내지 도 6d는 본 발명의 또 다른 실시예에 따른 플래쉬 메모리의 공정별 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 12 : 소스/드레인 영역
14 : 터널링 산화막 16 : 플로팅(또는 스토리지) 전극
18 : 게이트 사이 산화막 20 : 컨트롤 전극
22 : 제1산화막 24 : 게이트 산화막
26 : Fin 액티브 영역 28 : 게이트 전극
30 : 제2산화막 32 : 플로팅(또는 스토리지) 전극
34 : 게이트 사이 산화막 36 : 컨트롤 전극
38 : 스페이서 플로팅 전극 40 : 질화막
42 : 게이트 터널링 산화막 44 : 제3산화막
46 : 실리콘 필름
이하 본 발명을 첨부된 도면 도 2a 내지 도 6d를 참고로 하여 설명하면 다음과 같다.
먼저, 본 발명의 이해를 돕기 위해 종래 CMOS 소자 연구에서 SOI 기판에서 구현되는 이중-게이트 소자에 대해 알아본다.
상기 이중-게이트 소자는 현재까지 알려진 소자 중에서 가장 채널의 길이를 짧게 할 수 있는 특징을 갖고 있다.
도 2는 SOI 기판에 형성된 이중-게이트 소자의 도면으로, 도 2a에서는 투명하게 도 2b에서는 불투명하게 표시된다.
상기 이중-게이트 소자는 채널의 양쪽 (또는 상하)에 게이트 전극(28)을 두어 소위 짧은 채널 효과를 크게 개선할 수 있는 특징을 가지고 있다.
이와 같은 개념을 플래쉬 메모리를 위한 소자의 스케일링 다운에 적용하면 소자의 크기를 작게 할 수 있고, 결국 집적도를 개선하여 메모리 용량을 늘일 수 있게 된다.
도 3은 이들 이중-게이트 소자의 주요 부분을 위에서 본 모양(도 3a)과 채널의 중심을 가로(도 3b)와 세로(도 3c) 방향으로 절단했을 때의 단면도를 보이고 있다.
미설명 부호 22는 제1산화막(SOI 위이퍼의 매몰된 산화막(Buried Oxide), 24는 게이트 산화막, 26은 Fin형 채널 및 소스/드레인을 포함하는 Fin 액티브(Active) 영역, 30은 Fin 액티브 영역 위의 두꺼운 제2산화막이다.
본 발명에서는 상술한 이중-게이트 CMOS 소자 구조를 발전시켜 플래쉬 메모리의 집적도를 개선할 수 있는 소자구조를 제안한다.
본 발명은 종래 벌크 실리콘 웨이퍼의 평탄한 채널에 형성되는 플래쉬 메모리를 위한 소자구조와는 달리, SOI 웨이퍼에 높이에는 제한을 주지 않고 150 nm 이하의 폭을 가진 Fin 액티브 영역을 형성하여 이를 소자의 채널과 소스/드레인으로 이용한다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 플래쉬 메모리의 공정별 단면도이다.
도 4a는 실리콘 기판(10), 제1산화막(22), 실리콘 필름(46)으로 구성된 SOI 기판이며, 제1공정으로 도 4b에서는 상기 실리콘 필름(46)에 제2산화막(30)을 형성하고 제2공정으로 패턴을 형성한 다음 식각하여 Fin 액티브 영역(26)과 제3공정으로 게이트 터널링 산화막(42)을 형성한다.
여기서 상기 Fin 액티브 영역(26)의 높이(또는 두께)는 실리콘 필름(46)의 두께와 같거나 작으며, 그 값은 1 nm에서 150nm 사이이다.
도 4c에서는 제4공정으로 전하 저장을 위한 플로팅 전극(32)을 형성하고, 제5공정으로 플로팅 전극(32)과 컨트롤 전극(36) 사이에 게이트 사이 산화막(34)을형성한다.
제6공정으로, 도 4d에서는 컨트롤 전극(36)을 형성한다.
상술한 공정에 의한 플래쉬 메모리는, 실리콘 기판(10) 표면에 형성된 제1산화막(22)과, 상기 제1산화막(22) 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역(26)과, 상기 Fin 액티브 영역(26)의 양옆과 위에 형성된 게이트 터널링 산화막(42)과, 전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막(42)과 제1산화막(22) 표면에 형성된 플로팅 전극(32)과, 상기 플로팅 전극(32) 표면에 형성된 게이트 사이 산화막(34)과, 상기 게이트 사이 산화막(34) 표면에 형성된 컨트롤 전극(36)을 포함하여 구성된다.
또한 상기 게이트 터널링 산화막(42) 보다 두껍고 500 nm보다 작은 두께의 제2산화막(30)이 게이트 터널링 산화막(42) 위에 형성될 수도 있다.
도 4b에서 먼저 실리콘 기판(10) 표면에 형성된 제1산화막(22)과 실리콘 필름(46) 위에 제2산화막(30)을 형성하고, 포토레지스트(photoresist)를 코팅한 후, 폭이 작은 나노 패턴닝을 수행하여 건식식각하면, 양쪽 면이 거의 수직인 실리콘 나노 패턴 즉, Fin 액티브 영역(26)이 형성된다.
제2공정에서 Fin 액티브 영역(26)을 전기적으로 완전 공핍(fully depletion)시키거나 부분 공핍(partially depletion)시킬 수 있도록 Fin 액티브 영역(26)의 폭을 3 nm에서 50nm 사이로 조절하거나 도우핑 농도를 1014cm-3에서 1019cm-3사이로 조절한다.
상기 Fin 액티브 영역(26)의 네 모서리 부분을 둥글게 형성하면 소자의 내구성이 향상되며, 네 모서리 부분의 라운드 형성은 900℃ 이상의 온도에서 건식이나 습식으로 산화하여 형성한다.
포토레지스트를 제거하고 플라즈마 식각으로 인한 문제를 해결하기 위한 공정 및 게이트 터널링 산화막을 안정화시키는 공정을 수행한다.
제3공정에서 상기 Fin 액티브 영역(26)의 양옆과 위에 2 nm에서 15 nm 사이의 두께로 게이트 터널링 산화막(42)을 형성한다.
제4공정으로 도 4c에서 전하를 저장시킬 수 있는 플로팅 전극(32)을 게이트 터널링 산화막(42)과 제1,2산화막(22,30) 표면에 형성한다.
이때 플로팅 전극을 구현하기 위한 물질의 두께는 3 nm에서 300 nm 사이의 두께로 한다.
또한 플로팅 전극(32)의 물질은 n+폴리실리콘이나 p+폴리실리콘 또는 일함수를 바꿀 수 있는 SiGe이나 금속물질이 될 수 있다.
여기서 도 5c의 제4공정에서 보인 것과 같이, 플로팅 전극의 물질을 비등방으로 식각하여 Fin 액티브 영역(26)을 덮고 있는 게이트 터널링 산화막(42)의 양 측벽에 스페이서(Spacer) 형태의 스페이서 플로팅 전극(38)을 형성할 수 있고, 다른 한편으로 플로팅 전극의 물질을 비등방 식각하지 않고 도 4c의 플로팅 전극(32)과 같이 그냥 보존할 수 있다.
상기 게이트 터널링 산화막(42)의 양옆에 스페이서 형태로 형성된 스페이서플로팅 전극(38)을 서로 전기적으로 독립시키면 독립적으로 전하를 저장할 수 있다.
도 5a와 도 5b의 제1,2,3,4공정은 도 4a 및 도 4b의 제1,2,3,4공정과 같아서 설명을 약한다.
계속하여 도 4c 또는 도 5c의 제5공정에서 절연물질로 플로팅 전극(32,38) 위에 게이트 사이 산화막(34)을 약 5nm에서 40 nm 사이의 두께로 형성한다.
제6공정의 도 4d 또는 도 5d에서 게이트 사이 산화막(34) 위에 컨트롤 전극(36)을 형성한다.
도 4d의 경우에 플로팅 전극(32)이 비등방으로 식각되지 않고 남아 있다가 결국 컨트롤 전극(36)을 정의할 때 같이 정의되므로 위에서 본 모양은 컨트롤 전극(36)과 같게 된다.
도 5d에서 게이트 터널링 산화막(42)의 두께를 두껍게 하고 스페이서 플로팅 전극(38)의 높이를 높혀 컨트롤 전극(36)과 스페이서 플로팅 전극(38) 사이의 용량성분을 크게 하면 플래쉬 메모리의 쓰기 전압을 낮출 수 있다.
결국 도 4와 5는 액티브 영역인 채널 즉, Fin 액티브 영역(26)의 양쪽 측벽에 플로팅 전극(32 또는 38), 게이트 사이 산화막(34) 및 컨트롤 전극(36)이 형성되어 이중-게이트 CMOS 소자의 발전된 구조를 갖고 있어 소자의 스케일링 다운에 매우 유리하다.
본 발명은 위에서 언급한 것과 같이, 우수한 소자의 스케일링 다운 특성 외에 부가적으로 얻을 수 있는 새로운 장점이 있다.
스페이서 플로팅 전극(38)을 Fin 액티브 영역(26) 양 측벽에 스페이서 형태로 구현한 도 5d 경우를 살펴보면, 양 측벽에 있는 스페이서 플로팅 전극(38)은 서로 전기적으로 격리되어 있고 독립적으로 전하를 저장할 수 있다.
예를 들어, 왼쪽 스페이서 플로팅 전극(38)의 전하가 누설되어 없어져도 오른쪽 플로팅 전극(38)의 전하는 보존되어 프로그램 특성을 보존할 수 있는 장점이 있다.
정상적으로 양쪽 스페이서 플로팅 전극(38)에 전하가 있는 경우는 종래 평탄 채널에 형성된 플로팅 전극에 저장된 전하가 있는 경우보다 문턱전압을 훨씬 증가시킬 수 있는 특징이 있다.
따라서 양쪽 측벽의 스페이서 플로팅 전극(38)에 상대적으로 작은 양의 전하를 저장해도 메모리 기능에 문제가 없고 이는 결국 게이터 터널링 산화막(42)을 통한 전하의 터널링 양이 작아도 됨을 의미하며, 결국 게이트 터널링 산화막(42)의 수명을 증가시킬 수 있게 된다.
플로팅 전극이 비등방 식각되지 않는 4d의 플로팅 전극(32)에 있어서도 스페이서 형태로 식각되어 있는 도 5d의 스페이서 플로팅 전극(38)과 거의 같은 우수한 특성을 갖는다.
메모리 소자를 위에서 본 플로팅 전극(32)은 컨트롤 전극(36)과 같은 모양이며, 컨트롤 전극(36)의 면적만큼 서로 겹쳐 있기 때문에 두 전극(32,36) 사이의 정전용량이 매우 커서 정보를 저장할 때의 쓰기 전압을 크게 낮출 수 있다.
또한 스페이서 플로팅 전극(38)의 경우와 같이 Fin 액티브 영역(26) 즉, 채널의 양쪽 측벽에 전하를 저장하여 채널의 문턱전압을 올리기 때문에 동적으로 같은 전하량으로 더 크게 문턱전압을 제어할 수 있고 이는 결국 게이트 터널링 산화막(42)의 내구성을 향상시킬 수 있다.
도 6은 도 4, 도 5와 같은 기능을 수행하는 플래쉬 메모리 소자의 구조를 보이고 있다.
도 6의 제조공정은, 실리콘 기판(10), 제1산화막(22), 실리콘 필름(46)으로 구성된 SOI 형태 웨이퍼의 실리콘 필름(46)에 제2산화막(30)을 형성하는 제1공정과, 패턴을 형성한 다음 식각하여 Fin 액티브 영역(26)을 형성하는 제2공정과, Fin 액티브 영역(26)의 양옆과 위에 게이트 터널링 산화막(42)을 형성하는 제3공정과, 상기 게이트 터널링 산화막(42)과 제1,2산화막(22,30) 표면에 트랩을 이용하여 전하를 저장하는 물질인 질화막(40)을 형성하는 제4공정과, 질화막(40) 표면에 제3산화막(44)을 형성하는 제5공정과, 상기 제3산화막(44) 표면에 컨트롤 전극(36)을 형성하는 제6공정을 포함한다.
도 6의 공정이 도 4, 도 5의 공정과 다른 것은, 제3공정에서 형성되는 게이트 터널링 산화막(42)의 두께를 더 얇게 할 수 있다는 것이고, 제4공정의 도 6b에서 플로팅 전극(32,38) 대신에 질화막(40)을 형성한다는 것이다.
즉, 프로그램에 의해 전하를 저장할 수 있는 곳은 도 4, 도 5의 플로팅 전극 (32 또는 38)이 아니라 트랩(trap)을 포함하는 절연물질인 질화막(40)을 사용하고, 질화막(40)과 컨트롤 전극(36) 사이에는 게이트 사이 산화막(34) 대신에 제3산화막(44)을 형성한다.
도 6에 의해 제조된 플래쉬 메모리는 실리콘 기판(10) 표면에 형성된 제1산화막(22)과, 상기 제1산화막(22) 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역(26)과, 상기 Fin 액티브 영역(26)의 양옆과 위에 형성된 게이트 터널링 산화막(42)과, 트랩을 이용하여 전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막(42)과 제1산화막(22) 표면에 형성된 질화막(40)과, 상기 질화막(40) 표면에 형성된 제3산화막(44)과, 상기 제3산화막(44) 표면에 형성된 컨트롤 전극(36)을 포함하는 구조이다.
이것을 SONOS 형태의 플래쉬 메모리 소자구조라고 한다.
이때 도 5의 스페이서 플로팅 전극(38)과 같이, 상기 질화막(40)을 비등방(anisotropic) 식각을 수행하여 스페이서 형태로 함으로써 도 5의 스페이서 플로팅 전극(38)의 효과를 얻을 수 있다.
전하를 트랩에 저장하는 상기 질화막(40)은 기본적으로 절연물질이기 때문에 도 4, 도 5에서 구현된 메모리 소자에 비해 프로그램된 전하가 게이트 터널링 산화막(42)의 문제나 바이어스 조건에 의해 쉽게 채널로 빠져 나가지 않기 때문에 상대적으로 유지(retention) 특성이 우수하고, 제조 공정이 더 간단하다.
SONOS 형태의 플래쉬 메모리 소자에서 게이트 터널링 산화막(42)과 제3산화막(44)의 두께는 도 4와 5의 게이트 터널링 산화막(42)이나 게이트 사이 산화막(34)의 경우에 비해 낮출 수 있기 때문에 프로그램시 쓰기 전압을 낮출 수 있다.
즉, 게이트 터널링 산화막(42)의 두께는 0.5 nm에서 10 nm, 질화막(40)의 두께는 0.5 nm에서 50 nm, 제3산화막(44)의 두께는 0.5nm에서 50nm이다.
본 발명에서 제안한 SONOS형 플래쉬 메모리 소자의 작용 효과를 종래의 것과 비교하기 위해 먼저, 종래 SONOS 구조의 플래쉬 메모리 소자에 있어서 스케일링 다운 특성의 문제 원인을 알아본다.
우선 도 1에서 플로팅 전극(16)이 질화막으로 되어 있다고 가정하면 바로 종래의 SONOS형 플래쉬 메모리 소자구조가 된다.
이와 같은 종래의 SONOS 구조에서 터널링 산화막(14)은 ONO(oixde-nitride-oxide) 구조로 되어 있어 등가 터널링 산화막(14)의 두께가 종래의 MOS 소자에 비해 낮출 수 없는 문제가 있고, 이는 도 1의 설명에서 언급한 것과 같이 소자의 채널길이를 작게 하는 데 한계를 초래한다.
다시 말해 소자의 스케일링 다운이 원할히 이루어지기 위해서는 터널링 산화막(14)의 두께가 얇아져야 짧은 채널효과를 억제할 수 있는데, 종래의 SONOS 구조에서는 불가능하다.
또한 종래의 SONOS 소자 구조가 갖는 문제는 프로그램시 터널링되어 오는 전하를 저장하는 질화막의 트랩 밀도가 웨이퍼 전체에서 불균일하게 형성되기 때문에 위치마다 소자의 문턱전압이 크게 달라 질 수 있다.
예를 들어, 소자의 채널길이와 폭이 작을 때, 그곳에 형성되는 질화막에는 심한 경우 트랩이 거의 없어 프로그램이 되지 않는 문제가 발생할 수 있다.
이를 해결할 수 있는 방법은, 결국 소자의 채널 길이와 폭을 어느 이상으로 유지할 수 밖에 없어 결국 소자가 커지게 되고 아울러 메모리의 집적도를 떨어뜨리는결과를 초래한다.
그러나 본 발명의 도 6에서 제안한 것은, 우선 이중-게이트 구조를 갖고 있기 때문에 상대적으로 스케일링 다운 특성이 종래의 벌크 구조에 비해 훨씬 우수함을 알 수 있다.
또한 채널이 형성되는 Fin 액티브 영역(26)의 높이를 높이면 위에서 본 2차원 상의 면적을 넓히는 것 없이 전하를 저장하는 질화막(40)이 채널을 덮는 면적이 늘어나고, 또한 질화막(40)이 채널의 양쪽에 형성되기 때문에 질화막(40)이 채널을 덮는 면적을 상대적으로 훨씬 크게 할 수 있어 위에서 언급한 트랩 밀도의 불균일에 의한 문제를 크게 완화할 수 있다.
이와 같이 본 발명에 의하면 플래쉬 메모리의 집적도를 크게 개선할 수 있는 소자 구조와 부수적인 우수한 프로그램, 유지, 내구성 특성을 동시에 얻을 수 있다.
이상에서 살펴본 바와 같이 본 발명은 이중-게이트 플래쉬 메모리 구조에 의해 스케일링 다운 특성과 소자의 프로그램 및 유지 특성을 개선할 수 있다.

Claims (20)

  1. 실리콘 기판 표면에 형성된 제1산화막과,
    상기 제1산화막 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역과,
    상기 Fin 액티브 영역의 양옆과 위에 형성된 게이트 터널링 산화막과,
    전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막과 제1산화막 표면에 형성된 플로팅 전극과,
    상기 플로팅 전극 표면에 형성된 게이트 사이 산화막과,
    상기 게이트 사이 산화막 표면에 형성된 컨트롤 전극을,
    포함하는 플래쉬 메모리 소자.
  2. 청구항 1에 있어서, 상기 Fin 액티브 영역의 폭은 1 nm에서 150 nm인 것을 특징으로 하는 플래쉬 메모리 소자.
  3. 청구항 1에 있어서, 상기 플로팅 전극을 구현하기 위한 물질의 두께는 3 nm에서 300 nm인 것을 특징으로 하는 플래쉬 메모리 소자.
  4. 청구항 1 또는 청구항 3에 있어서, 상기 플로팅 전극의 물질은 n+ 폴리실리콘, p+ 폴리실리콘, 일함수를 바꿀 수 있는 SiGe이나 금속물질 중에서 어느 하나인것을 특징으로 하는 플래쉬 메모리 소자.
  5. 청구항 1에 있어서, 상기 게이트 터널링 산화막의 두께는 2 nm에서 15 nm인 것을 특징으로 하는 플래쉬 메모리 소자.
  6. 청구항 1 또는 청구항 5에 있어서, 상기 게이트 터널링 산화막이 Fin 액티브 영역의 양옆과 위에 같은 두께로 형성됨을 특징으로 하는 플래쉬 메모리 소자.
  7. 청구항 1에 있어서, 상기 게이트 터널링 산화막의 두께보다 두껍고 500 nm 보다는 작은 제2산화막이 Fin 액티브 영역 위에 형성됨을 특징으로 하는 플래쉬 메모리 소자.
  8. 청구항 1에 있어서, 상기 게이트 사이 산화막의 두께는 5 nm에서 40 nm인 것을 특징으로 하는 플래쉬 메모리 소자.
  9. 청구항 1에 있어서, 상기 Fin 액티브 영역의 모서리 부분은 둥글게 형성됨을 특징으로 하는 플래쉬 메모리 소자.
  10. 청구항 1에 있어서, 상기 플로팅 전극의 물질을 비등방으로 식각하여 Fin 액티브 영역의 양옆에 플로팅 전극이 스페이스 형태로 형성됨을 특징으로 하는 플래쉬 메모리 소자.
  11. 실리콘 기판 표면에 형성된 제1산화막과,
    상기 제1산화막 위에 폭이 좁고 양쪽 면이 수직인 형태로 형성된 Fin 액티브 영역과,
    상기 Fin 액티브 영역의 양옆과 위에 형성된 게이트 터널링 산화막과,
    트랩을 이용하여 전하를 저장시킬 수 있도록 상기 게이트 터널링 산화막과 제1산화막 표면에 형성된 질화막과,
    상기 질화막 표면에 형성된 제3산화막과,
    상기 제3산화막 표면에 형성된 컨트롤 전극을,
    포함하는 플래쉬 메모리 소자.
  12. 청구항 11에 있어서, 상기 게이트 터널링 산화막의 두께는 0.5 nm에서 10 nm, 질화막의 두께는 0.5 nm에서 50 nm, 질화막과 컨트롤 전극 사이의 제3산화막 두께는 0.5 nm에서 50 nm인 것을 특징으로 하는 플래쉬 메모리 소자.
  13. 실리콘 기판, 제1산화막, 실리콘 필름으로 구성된 SOI 형태 웨이퍼의 실리콘 필름에 제2산화막을 형성하는 제1공정과,
    패턴을 형성한 다음 식각하여 Fin 액티브 영역을 형성하는 제2공정과,
    Fin 액티브 영역의 양옆과 위에 게이트 터널링 산화막을 형성하는 제3공정과,
    상기 게이트 터널링 산화막과 제1,2산화막 표면에 전하를 저장하는 플로팅 전극을 형성하는 제4공정과,
    플로팅 전극 표면에 게이트 사이 산화막을 형성하는 제5공정과,
    상기 게이트 사이 산화막 표면에 컨트롤 전극을 형성하는 제6공정을,
    포함하는 플래쉬 메모리 소자의 제조방법.
  14. 청구항 13에 있어서, 상기 제2공정에서 Fin 액티브 영역을 완전 공핍시키거나 부분 공핍시킴을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  15. 청구항 13 또는 청구항 14에 있어서, 상기 Fin 액티브 영역을 900℃ 이상의 온도에서 건식이나 습식으로 산화하여 Fin 액티브 영역의 네 모서리를 둥글게 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  16. 청구항 13에 있어서, 상기 제4공정에서 플로팅 전극의 물질을 비등방으로 식각하여 Fin 액티브 영역의 양옆에 스페이스 형태로 스페이서 플로팅 전극을 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  17. 청구항 16에 있어서, 상기 게이트 터널링 산화막 양옆의 스페이서 플로팅 전극을 서로 전기적으로 독립시킴을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  18. 청구항 16에 있어서, 상기 스페이서 플로팅 전극의 높이를 높이고 게이트 터널링 산화막의 두께를 두껍게 하여 컨트롤 전극과 스페이서 플로팅 전극 사이의 용량성분을 크게 함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  19. 실리콘 기판, 제1산화막, 실리콘 필름으로 구성된 SOI 형태 웨이퍼의 실리콘 필름에 제2산화막을 형성하는 제1공정과,
    패턴을 형성한 다음 식각하여 Fin 액티브 영역을 형성하는 제2공정과,
    Fin 액티브 영역의 양옆과 위에 게이트 터널링 산화막을 형성하는 제3공정과,
    상기 게이트 터널링 산화막과 제1,2산화막 표면에 트랩을 이용하여 전하를 저장하는 물질인 질화막을 형성하는 제4공정과,
    질화막 표면에 제3산화막을 형성하는 제5공정과,
    상기 제3산화막 표면에 컨트롤 전극을 형성하는 제6공정을.
    포함하는 플래쉬 메모리 소자의 제조방법.
  20. 청구항 19에 있어서, 상기 전하를 저장하는 질화막을 비등방 식각에 의해 스페이서 형태로 형성함을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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