KR100615581B1 - 핀펫구조를 갖는 플래시 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명의 실시예들은 핀펫구조를 갖는 플래시 메모리 소자 및 그 제조방법을 제공한다. 상기 플래시 메모리 소자는 반도체기판을 가로지르는 핀구조의 활성영역을 구비한다. 상기 핀구조의 활성영역을 가로지르는 어시스트 게이트들이 배치된다. 상기 어시스트 게이트들 상부 및 측벽들을 덮는 게이트 스페이서들이 배치된다. 상기 이웃하는 어시스트 게이트들 사이의 상기 핀구조의 활성영역을 덮는 콘포말한 터널산화막이 배치된다. 상기 이웃하는 게이트 스페이서들의 측벽들 및 상기 터널산화막을 덮는 콘포말한 플로팅 게이트 패턴들이 배치된다. 상기 플로팅 게이트 패턴들 상에 콘포말한 유전막 패턴들이 배치된다. 상기 핀구조의 활성영역을 따라 상기 유전막 패턴들을 덮으면서 상기 어시스트 게이트들 상부를 가로지르는 콘트롤 게이트 패턴들이 배치된다.
핀구조의 활성영역, 어시스트 게이트, channel hot electron, coupling ratio

Description

핀펫구조를 갖는 플래시 메모리 소자 및 그 제조방법{flash memory device having FinFET structure and fabrication method thereof}
도 1은 종래기술에 따른 어시스트 게이트를 갖는 플래시 메모리 소자의 프로그래밍 원리를 설명하기 위한 모식도이다.
도 2a는 종래기술에 따른 어시스트 게이트를 갖는 플래시 메모리 소자를 설명하기 위한 평면도이다.
도 2b는 도 2a의 X-X'선을 따른 단면도이다.
도 2c는 도 2a의 Y-Y'선을 따른 단면도이다.
도 2d는 도 2a의 Y1-Y1'선을 따른 단면도이다.
도 3a 내지 3e는 본 발명의 실시예에 따른 핀펫구조의 활성영역 제조방법의 단면도들이다.
도 4a 내지 도 11a는 본 발명의 실시예에 따른 핀펫구조를 갖는 플래시 메모리 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 11b는 각각 도 4a 내지 도 11a의 X-X'선들을 따른 단면도들이다.
도 4c 내지 도 11c는 각각 도 4a 내지 도 11a의 Y-Y'선들을 따른 단면도들이다.
도 7d 내지 도 11d는 각각 도 7a 내지 도 11a의 Y1-Y1'선들을 따른 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로서, 특히 핀펫구조를 갖는 플래시 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자는 휘발성 메모리 소자와 달리 전원이 공급되지 않아도 이전 상태의 정보(previous data)가 유지되는 특성을 갖는다. 따라서, 플래시 메모리 소자와 같은 비휘발성 메모리 소자는 파일 시스템, 메모리 카드, 휴대용 장치 등에 널리 사용되고 있다.
플래시 메모리 소자는 크게 비트 선과 접지선 사이에 셀이 병렬로 배치된 NOR형 구조와 직렬로 배치된 NAND형 구조로 나눌 수 있고, 다시 NOR형은 그 변형 구조인 AND형, DINOR형, VGA(Virtual Ground Array)형으로 나눌 수 있다. NOR형은 읽기와 프로그램 동작을 위한 address decoding을 DRAM의 것과 유사하게 구성하여 주변회로가 간단해지고 read access time이 작아지는 장점이 있다. 또한 프로그래밍을 위해 hot electron injection 방법을 사용함으로써 프로그래밍 속도가 빠른 장점도 가지고 있다. 그러나, 각 셀마다 비트선의 접촉전극이 필요하므로 NAND형에 비하여 셀 면적이 커지는 단점이 있다.
이에 반해, NAND형은 집적화에는 유리하나 프로그래밍을 위해 게이트와 실리 콘 기판의 전압차이를 이용한 F-N tunneling 방식을 사용함으로써 프로그래밍 속도가 hot electron injection 방법에 비해 느리게 되며, 또한 읽기 동작에 앞서 먼저 해당 block을 선택해야만 하고, 각 셀이 직렬로 연결되어 동작 저항이 크기 때문에 읽기 속도가 상대적으로 느리다는 단점이 있다.
따라서, 기존의 NOR형과 NAND형의 장점을 취한 것으로 NAND와 비슷한 집적도를 가지면서 NOR형의 프로그래밍 방법인 CHE(channel hot electron) injection 방법을 이용함으로써 프로그래밍 속도를 개선할 수 있는 연구가 진행되고 있다. 그 중 T. KoByashi 등에 의해 '컨텐트 다운로딩 적용에 대해 20 MB/s 프로그래밍 throughput을 가지는 Giga 스케일의 어시스트 게이트 AND형 플래시 메모리 셀(A Giga-Scale Assist-Gate(AG)-AND-Type Flash Memory Cell with 20-MB/s Programming Throughput for Content-Downloading Applications)'에 대한 연구가 제시된 바 있다(International Electron Devices Meeting, 2001, P29~32). 상기 연구는 어시스트 게이트를 이용하여 각 셀마다 CHE(channel hot electron) injection이 가능해짐에 따라 프로그래밍 속도를 향상시킬 수 있는 결과를 얻었다.
도 1은 종래기술에 따른 어시스트 게이트를 갖는 플래시 메모리 소자의 프로그래밍 원리를 설명하기 위한 모식도이다.
도 1을 참조하면, 반도체기판(S)에 0V를 인가하고, 선택된 어시스트 게이트(selected AG)에 0.6V를 인가하고 플로팅 게이트(FG)에 8V, 데이터 라인(DL)에는 5V를 인가하여 프로그램을 행한다. 상기 선택된 어시스트 게이트(selected AG)에 0.6V를 인가함으로써 채널이 형성되어 게이트의 소오스(S)에서 드레인(D)으 로 전자가 이동하게 되며 이때 플로팅 게이트(FG)에 인가된 전압에 의해 상기 플로팅 게이트(FG) 내로 전자가 유입되어 프로그램밍이 된다. 이때, 이웃하는 선택되지 않은 어시스트 게이트(unselected AG)는 0V를 유지하여 소자분리 역할을 하게 된다. 상기 플로팅 게이트(FG)의 전압은 상기 어시스트 게이트를 가로지르는 워드라인(WL)을 통해 이루어진다.
도 2a는 종래기술에 따른 어시스트 게이트를 갖는 플래시 메모리 소자를 설명하기 위한 평면도이다.
도 2b는 도 2a의 X-X'선을 따른 단면도이다.
도 2c는 도 2a의 Y-Y'선을 따른 단면도이다.
도 2d는 도 2a의 Y1-Y1'선을 따른 단면도이다.
도 2a 내지 도 2d를 참조하면, 반도체기판(110) 상에 상기 반도체기판(110)을 가로지르는 어시스트 게이트들(G)이 배치된다. 상기 어시스트 게이트들(G)은 차례로 적층된 게이트 절연막 패턴(130), 폴리실리콘 패턴(133) 및 텅스텐실리사이드 패턴(135)으로 구성된다. 상기 어시스트 게이트들(G) 상부 및 측벽들을 덮는 게이트 스페이서들(137)이 배치된다. 상기 어시스트 게이트들(G)의 일측의 반도체기판 내에 고농도 소오스/드레인 영역(140)이 배치된다.
상기 이웃하는 어시스트 게이트들(G) 사이의 상기 반도체기판(110)을 덮는 터널산화막 패턴들(142)이 배치된다. 상기 이웃하는 게이트 스페이서들(137)의 측벽들 및 상기 터널산화막 패턴들(142)을 덮는 콘포말한 플로팅 게이트 패턴들(145)이 배치된다. 상기 플로팅 게이트 패턴들(145) 상에 콘포말한 유전막 패턴들(150) 이 배치된다. 상기 유전막 패턴들(150) 및 플로팅 게이트 패턴들(145)은 도 2a 및 도 2d에서 보는 바와 같이 상기 이웃하는 어시스트 게이트들(G) 사이의 상기 반도체기판(110) 상에 일정 간격을 두고 균일하게 배치된다. 상기 유전막 패턴들(150)을 덮으면서 상기 어시스트 게이트들(G) 상부를 가로지르는 콘트롤 게이트 패턴들(152) 및 도전막 패턴들(155)이 배치된다.
그러나, 최근 소자의 집적도가 증가함에 따라 MOSFET의 채널 길이가 짧아져서 short channel effect에 의해 Ioff가 증가하고 MOSFET의 채널 너비가 작아져서 Ion이 감소하여 Ion/Ioff ratio가 작아지게 되어 sensing 마진이 작아지고 있다. 이는 소자의 오동작의 원인이 된다. 또한 소자가 축소됨에 따라 게이트에 인가된 전압이 채널에 인가되는 비율을 결정하는 coupling ratio가 작아져서 프로그램/소거 동작을 위해 더 높은 게이트 전압을 인가해야한다 그 결과, 전력소모가 증가될 뿐만 아니라 채널영역이 느끼는 전압을 감소시켜 전류의 양을 감소시키는 문제가 발생하게 된다.
따라서, 어시스트 게이트를 사용하여 프로그래밍 속도를 증가시키면서 Ion/Ioff ratio 및 coupling ratio을 향상시킬 수 있는 연구가 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 어시스트 게이트를 사용하여 NAND와 비슷한 집적도를 가지면서 CHE 방식에 의한 프로그램을 행하여 프로그래밍 속도를 증가시키면서 Ion/Ioff ratio 및 coupling ratio을 향상시킬 수 있는 핀펫구조를 갖는 플래시 메모리 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 실시예들은 핀펫구조를 갖는 플래시 메모리 소자를 제공한다. 상기 플래시 메모리 소자는 반도체기판을 가로지르는 핀구조의 활성영역을 구비하는 것을 포함한다. 상기 핀구조의 활성영역을 가로지르는 어시스트 게이트들이 배치된다. 상기 어시스트 게이트들 상부 및 측벽들을 덮는 게이트 스페이서들이 배치된다. 상기 이웃하는 어시스트 게이트들 사이의 상기 핀구조의 활성영역을 덮는 콘포말한 터널산화막이 배치된다. 상기 이웃하는 게이트 스페이서들의 측벽들 및 상기 터널산화막을 덮는 콘포말한 플로팅 게이트 패턴들이 배치된다. 상기 플로팅 게이트 패턴들 상에 콘포말한 유전막 패턴들이 배치된다. 상기 핀구조의 활성영역을 따라 상기 유전막 패턴들을 덮으면서 상기 어시스트 게이트들 상부를 가로지르는 콘트롤 게이트 패턴들이 배치된다.
상기 핀구조의 활성영역의 핀구조의 모서리가 완만한 곡면인 것이 바람직하다.
상기 어시스트 게이트는 차례로 적층된 게이트 절연막 패턴, 폴리실리콘 패턴 및 텅스텐실리사이드 패턴일 수 있다.
상기 게이트 스페이서들은 SiN 물질일 수 있다.
상기 어시스트 게이트들의 일측의 반도체기판 내에 고농도 소오스/드레인 영역을 갖을 수 도 있다.
상기 핀구조의 활성영역들 사이에 산화막 패턴을 더 포함할 수 있다.
상기 유전막 패턴은 ONO(oxide-nitride-oxide)막인 것이 바람직하다.
본 발명의 다른 실시예들은 핀펫구조를 갖는 플래시 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판을 가로지르는 핀구조의 활성영역을 형성하는 것을 포함한다. 상기 핀구조의 활성영역 상에 상기 핀구조의 활성영역을 가로지르되, 서로 평행한 어시스트 게이트들을 형성한다. 상기 어시스트 게이트들 상부 및 측벽들을 덮는 게이트 스페이서들을 형성한다. 상기 게이트 스페이서들을 갖는 반도체기판을 열산화시켜 터널산화막을 형성하고, 상기 터널산화막 및 상기 게이트 스페이서들의 측벽들 상에 콘포말한 플로팅 게이트막을 형성한다. 이어, 상기 플로팅 게이트막 상에 콘포말한 유전막을 형성하고, 상기 유전막을 갖는 반도체기판 상에 콘트롤 게이트막을 형성한다. 그 후, 상기 콘트롤 게이트막, 상기 유전막 및 상기 플로팅 게이트막을 차례로 패터닝하여 상기 어시스트 게이트들을 가로지르되, 상기 핀구조의 활성영역을 감싸는 콘트롤 게이트 패턴들, 및 상기 어시스트 게이트들 사이의 상기 핀구조의 활성영역을 감싸는 유전막 패턴들 및 플로팅 게이트막 패턴들을 형성한다.
상기 핀구조의 활성영역을 형성하는 것은, 상기 반도체기판 상에 패드 산화막 및 패드 질화막을 형성할 수 있다. 이어, 상기 패드 질화막 및 상기 패드 산화막을 차례로 패터닝하여 상기 반도체기판을 가로지르는 패드 질화막 패턴 및 패드 산화막 패턴을 형성한다. 상기 반도체기판을 열산화시켜 상기 반도체기판 내에 제 1 열산화막을 형성한다. 상기 제 1 열산화막을 갖는 반도체기판을 에치백하여 상기 반도체기판 내에 트렌치를 형성한다. 상기 트렌치를 갖는 반도체기판을 열산화시켜 상기 트렌치 내벽에 제 2 열산화막을 형성한다. 상기 제 2 열산화막을 갖는 반도체기판 상에 상기 트렌치를 채우면서 상기 패드 질화막 패턴의 상부면을 노출시키는 산화막을 형성한다. 상기 산화막을 습식식각하여 핀구조의 활성영역을 노출시키는 산화막 패턴을 형성한 후, 상기 패드 질화막 및 상기 패드 산화막을 제거한다. 상기 산화막은 HDP 산화막으로 형성할 수 있다.
상기 어시스트 게이트들은 차례로 적층된 게이트 절연막, 폴리실리콘 패턴 및 텅스텐실리사이드 패턴으로 형성될 수 있다.
상기 게이트 절연막, 폴리실리콘 패턴 및 텅스텐실리사이드 패턴으로 형성하는 것은, 상기 핀구조의 활성영역을 갖는 반도체기판을 열산화시켜 상기 게이트 절연막을 형성할 수 있다. 상기 게이트 절연막을 갖는 반도체기판 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막을 평탄화시키고, 상기 평탄화된 폴리실리콘막 상에 텅스텐실리사이드막을 형성한다. 상기 텅스텐실리사이드막 및 상기 폴리실리콘막을 패터닝하여 상기 핀구조의 활성영역을 가로지르는 상기 폴리실리콘 패턴 및 상기 텅스텐실리사이드 패턴을 형성한다.
상기 게이트 스페이서들을 형성한 후 상기 터널산화막을 형성하기 전에, 상기 게이트 스페이서들을 갖는 반도체기판 상에 상기 게이트 스페이서들을 이용하여 경사 이온 주입을 행하여 self-align에 의한 고농도 소오스/드레인 영역을 형성하는 것을 더 포함할 수 있다.
상기 터널산화막 및 상기 게이트 스페이서들의 측벽들 상에 콘포말한 플로팅 게이트막을 형성하는 것은, 상기 터널산화막을 갖는 반도체기판 상에 콘포말한 예 비 플로팅 게이트막을 형성하는 것을 포함할 수 있다. 이어, 상기 예비 플로팅 게이트막 상에 희생막을 형성한다. 상기 희생막을 평탄화시켜 상기 게이트 스페이서 상부의 상기 예비 플로팅 게이트막을 노출시키는 희생막 패턴을 형성한다. 상기 노출된 예비 플로팅 게이트막을 에치백하여 상기 게이트 스페이서의 상부를 노출시키면서, 상기 희생막 패턴과 동일한 높이를 갖는 플로팅 게이트막을 형성한다. 그 후, 상기 희생막 패턴을 습식식각에 의해 제거한다.
상기 핀구조 활성영역의 핀구조의 모서리를 완만한 곡면으로 형성하는 것이 바람직하다.
상기 게이트 스페이서들은 SiN 물질로 형성할 수 있다.
상기 유전막 패턴은 ONO(oxide-nitride-oxide)막으로 형성할 수 있다.
상기 유전막을 갖는 반도체기판 상에 콘트롤 게이트막을 형성한 후, 상기 콘트롤 게이트막을 갖는 반도체기판 상에 도전막을 형성하는 것을 더 포함할 수 있다.
상기 도전막, 상기 콘트롤 게이트막, 상기 유전막 및 상기 플로팅 게이트막을 차례로 패터닝하여 상기 어시스트 게이트들을 가로지르되, 상기 핀구조의 활성영역을 감싸는 도전막 패턴들 및 콘트롤 게이트 패턴들, 및 상기 어시스트 게이트들 사이의 상기 핀구조의 활성영역을 감싸는 유전막 패턴들 및 플로팅 게이트막 패턴들을 형성할 수 있다.
상기 도전막은 텅스텐실리사이드막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 층 및 영역의 길이, 두께 등은 설명의 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 또한, 명세서 전체에 걸쳐서 '콘포말한'은 하부막의 단차와 동일한 단차를 갖는다는 의미를 나타낸다. 다시 말해, '콘포말하게 형성한다'는 상부막을 형성할 때 하부막의 형상(morphology)을 그대로 유지하면서 형성한다는 의미를 나타낸다.
도 3a 내지 3e는 본 발명의 실시예에 따른 핀구조의 활성영역 제조방법의 단면도들이다.
도 3a를 참조하면, 반도체기판(10) 상에 패드 산화막을 형성한다. 상기 패드 산화막 상에 패드 질화막을 형성한다. 이어, 상기 패드 질화막 및 패드 산화막을 패터닝하여 디자인된 핀구조의 폭을 갖는 패드 질화막 패턴들(15) 및 패드 산화막 패턴들(12)을 형성한다.
도 3b를 참조하면, 상기 패드 질화막 패턴들(15)을 갖는 반도체기판을 열산화시켜 상기 패턴들 사이의 노출된 반도체기판 내에 제 1 열산화막(17) 성한다. 상기 제 1 열산화막(17)은 상기 패드 산화막 패턴들(12)의 가장자리 하부를 침투하여 형성된다.
도 3c를 참조하면, 상기 제 1 열산화막(17)을 갖는 반도체기판을 에치백한다. 이에 따라, 상기 반도체기판(10)내에 트렌치(20)가 형성된다. 그 후, 상기 트렌치(20)를 갖는 반도체기판을 열산화시킨다. 상기 열산화에 의해 상기 트렌치(20) 내벽에 제 2 열산화막(22)이 형성된다. 상기 열산화의 목적은 상기 에칙백 공정에 의해 트렌치 내벽에 입은 손상을 완화시키기 위해 행해진다.
도 3d를 참조하면, 상기 트렌치(20)를 갖는 반도체기판 상에 산화막(25)을 형성한다. 상기 산화막(25)을 평탄화시켜 상기 패드 질화막 패턴들(15)의 상부를 노출시킨다. 상기 산화막(25)은 HDP(high density plasma) 산화막으로 형성할 수 있다.
도 3e를 참조하면, 상기 산화막(25)을 갖는 반도체기판을 습식식각하여 상기 산화막(25)을 일정 두께로 식각하여 산화막 패턴(25a)을 형성한다. 이에 따라, 상기 반도체기판(10)에 핀구조의 활성영역(A)을 형성한다. 이때, 상기 패드 산화막 패턴들(12)의 가장자리 하부를 침투하여 형성된 잔여 제 1 열산화막(17)이 동시에 제거된다. 그 후, 상기 패드 질화막 패턴(15) 및 상기 패드 산화막 패턴(12)을 제거한다. 상기 패드 산화막 패턴들(12)의 가장자리 하부를 침투하여 형성된 제 1 열산화막(17)에 의해 상기 핀구조의 활성영역(A)의 모서리 부분이 곡면으로 형성될 수 있다.
도 4a 내지 도 11a, 도 4b 내지 도 11b, 도 4c 내지 도 11c 및 도 7d 내지 도 11d는 본 발명의 실시예에 따른 핀펫구조를 갖는 플래시 메모리 소자의 제조방법을 설명한다.
도 4a 내지 도 11a는 본 발명의 실시예에 따른 핀펫구조를 갖는 플래시 메모리 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4b 내지 도 11b는 각각 도 4a 내지 도 11a의 X-X'선들을 따른 단면도들이다.
도 4c 내지 도 11c는 각각 도 4a 내지 도 11a의 Y-Y'선들을 따른 단면도들이다.
도 7d 내지 도 11d는 각각 도 7a 내지 도 11a의 Y1-Y1'선들을 따른 단면도들이다.
도 4a 내지 도 4c를 참조하면, 도 3a 내지 도3e까지의 제조방법에 걸쳐 형성된 핀구조의 활성영역(A)을 갖는 반도체기판(10)을 준비한다. 상기 반도체기판(10)은 핀구조의 활성영역(A) 사이에 트렌치(20)가 형성되며, 상기 트렌치(20) 내에 트렌치 바닥을 채우는 산화막 패턴(25a)이 형성된다. 산화막 패턴(25a)과 반도체기판(10) 사이에 제 2 열산화막(22)이 형성된다. 상기 핀구조의 활성영역(A)을 갖는 반도체기판(10)을 열처리하여 상기 반도체기판(10) 상에 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30)을 갖는 반도체기판 상에 폴리실리콘막(33)을 형성한다. 상기 폴리실리콘막(33)을 평탄화시킨다. 상기 평탄화된 폴리실리콘막(33) 상에 텅스텐실리사이드막(35)을 형성한다.
도 5a 내지 5c를 참조하면, 상기 텅스텐실리사이드막(35) 및 상기 폴리실리콘막(33)을 패터닝하여 상기 핀구조의 활성영역(A)을 가로지르는 텅스텐실리사이드 패턴들(35a) 및 폴리실리콘 패턴들(33a)을 형성한다. 이때, 상기 게이트 절연막(30)이 같이 패터닝되어 게이트 절연막 패턴(30a)이 될 수도 있다. 상기 게이트 절연막 패턴(30a), 폴리실리콘 패턴(33a) 및 텅스텐실리사이드 패턴(35a)은 어시스트 게이트(AG)를 구성한다. 이어, 상기 어시스트 게이트(AG)의 상부 및 측벽들을 둘러싸는 게이트 스페이서(37)를 형성한다. 상기 게이트 스페이서(37)는 SiN 물질일 수 있다.
도 6a 내지 6c를 참조하면, 상기 반도체기판(10) 내에 경사 이온 주입을 행한다. 이때, 어시스트 게이트(AG) 및 게이트 스페이서(37)를 이용하여 self-align에 의한 고농도 소오스/드레인 영역(40)을 형성할 수 있다. 상기 고농도 소오스/드레인 영역(40)은 상기 어시스트 게이트(AG) 일측 하부의 상기 반도체기판 내에 형성되게 된다.
도 7a 내지 7d를 참조하면, 상기 고농도 소오스/드레인 영역(40)을 갖는 반도체기판을 열처리하여 상기 반도체기판 상에 터널산화막(42)을 형성한다. 상기 터널산화막(42)을 갖는 반도체기판 상에 예비 플로팅 게이트막(45)을 형성한다. 상기 예비 플로팅 게이트막(45)은 하부막들의 단차 즉, 상기 게이트 스페이서(37) 및 상기 터널산화막(42)의 단차와 동일한 단차를 갖도록 콘포말하게 형성된다. 상기 예비 플로팅 게이트막(45)은 폴리실리콘으로 형성할 수 있다. 상기 예비 플로팅 게이트막(45) 상에 희생막(47)을 형성한다. 상기 희생막(47)은 BPSG(borophosphate silicate glass)로 형성할 수 있다.
도 8a 내지 도 8d를 참조하면, 상기 희생막(47)을 상기 어시스트 게이트(AG) 보다 낮게 평탄화시키어 상기 게이트 스페이서(37) 상부의 상기 예비 플로팅 게이트막(45)을 노출시키는 희생막 패턴(47a)을 형성한다. 이어, 상기 예비 플로팅 게이트막(45)을 에치백하여 상기 게이트 스페이서(37) 상부를 노출시키는 플로팅 게이트막(45a)을 형성한다.
도 9a 내지 도 9d를 참조하면, 상기 희생막 패턴(47a)을 제거하여 상기 플로팅 게이트막(45a)을 노출시킨다. 상기 노출된 플로팅 게이트막(45a) 상에 콘포말한 유전막(50)을 형성한다. 상기 유전막(50)은 ONO(oxide-nitride-oxide)막으로 형성 할 수 있다. 상기 유전막(50)의 면적은 상기 어시스트 게이트(AG)에 의해 3차원적으로 형성하게 된다. 따라서 상기 유전막(50)의 수직 부분들(B)은 상기 어시스트 게이트(AG)에 의해 증가된 부분이다. 또한 상기 수직 부분들(B)은 상기 핀구조의 활성영역(A)에 의해 핀의 측벽을 따라 증가하게 되어 평면구조의 활성영역에 비해 측벽부분의 증가량까지 포함하게 된다. 따라서, 상기 유전막(50)의 정전용량이 증가하게 되어 이 후 제작하게 될 플래시 메모리 소자의 coupling ratio가 증가하게 된다. 통상적인 핀펫 플래시 구조에서 coupling ratio의 감소로 소거 전압이 올라가는 문제가 발생하였으나, 상기 어시스트 게이트(AG) 구조와 핀펫구조를 동시에 적용함으로써 이 문제를 해결할 수 있으며 더 나아가 coupling ratio를 증가시킬 수 있게 된다.
도 10a 내지 도 10d를 참조하면, 상기 유전막(50)을 갖는 반도체기판 상에 콘트롤 게이트막(52)을 형성한 후, 평탄화공정에 의해 평탄화 시킨다. 상기 콘트롤 게이트막(52)은 폴리실리콘막일 수 있다. 상기 콘트롤 게이트막(52) 상에 도전막(55)을 형성한다. 상기 도전막(55)은 텅스텐실리사이드막으로 형성할 수 있다.
도 11a 내지 도 11d를 참조하면, 상기 도전막(55), 콘트롤 게이트막(52), 유전막(50) 및 플로팅 게이트막(45a)을 차례로 패터닝하여 도전막 패턴들(55a), 콘트롤 게이트 패턴들(52a), 유전막 패턴들(50a) 및 플로팅 게이트 패턴들(45b)을 형성한다. 상기 도전막 패턴들(55a) 및 콘트롤 게이트 패턴들(52a)은 상기 어시스트 게이트들(AG)을 가로지르되, 상기 핀구조의 활성영역(A)을 감싸도록 형성된다. 또한 상기 유전막 패턴들(50a) 및 플로팅 게이트 패턴들(45b)은 상기 어시스트 게이트들(AG) 사이의 상기 핀구조의 활성영역(A)을 감싸도록 형성된다.
상기와 같이 제작된 플래시 메모리 소자는 트랜지스터 소자를 평면구조가 아닌 핀구조에 형성함으로써 트랜지스터의 게이트가 핀의 3면을 감싸는 구조로 형성된다. 이에 따라, 게이트의 채널 통제능력(controlability)을 향상시켜 Ioff를 약 10배 이상 감소시킬 수 있게 된다. 또한, 핀구조에 의해 채널 너비가 측벽들까지 증가함에 따라 Ion이 약 3배 증가하게 된다. 이에 따라, Ion/Ioff ratio가 증가하게 되어 sensing 마진폭이 증가하게 되어 소자의 성능을 향상시킬 수 있다. 또한 Ion의 증가에 따라 프로그램 시 CHE의 절대 양이 증가하여 종래기술에서의 어시스트 게이트를 플래시 메모리 소자와 비교하여 프로그래밍 속도도 향상시킬 수 있게 된다.
도 11a 내지 도 11d를 다시 참조하여 본 발명의 실시예에 따른 플래시 메모리 소자를 설명하기로 한다.
도 11a 내지 도 11d를 참조하면, 반도체기판(10) 상에 반도체기판을 가로지르는 핀구조의 활성영역(A)이 배치된다. 상기 핀구조의 활성영역(A)의 핀구조의 모서리가 완만한 곡면일 수 있다. 상기 핀구조의 활성영역(A) 사이에 트렌치(20)가 배치되며, 상기 트렌치(20) 내에 트렌치 바닥을 채우는 산화막 패턴(25a)이 배치된다. 또한 상기 산화막 패턴(25a)과 반도체기판(10) 사이에 제 2 열산화막(22)이 배치된다.
상기 핀구조의 활성영역(A)을 가로지르는 어시스트 게이트들(AG)이 배치된 다. 상기 어시스트 게이트들(AG)은 차례로 적층된 게이트 절연막 패턴(30a), 폴리실리콘 패턴(33a) 및 텅스텐실리사이드 패턴(35a)으로 구성된다. 상기 어시스트 게이트들(AG) 상부 및 측벽들을 덮는 게이트 스페이서들(37)이 배치된다. 상기 게이트 스페이서들(37)은 SiN 물질일 수 있다. 상기 어시스트 게이트들(AG)의 일측의 반도체기판 내에 고농도 소오스/드레인 영역(40)이 배치될 수 도 있다.
상기 이웃하는 어시스트 게이트들(AG) 사이의 상기 핀구조의 활성영역(A)을 덮는 콘포말한 터널산화막(42)이 배치된다. 상기 이웃하는 게이트 스페이서들(37)의 측벽들 및 상기 터널산화막(42)을 덮는 콘포말한 플로팅 게이트 패턴들(45b)이 배치된다. 상기 플로팅 게이트 패턴들(45b)은 폴리실리콘 물질일 수 있다. 상기 플로팅 게이트 패턴들(45b) 상에 콘포말한 유전막 패턴들(50a)이 배치된다. 상기 유전막 패턴들(50a)은 ONO(oxide-nitride-oxide)일 수 있다. 상기 유전막 패턴들(50a) 및 플로팅 게이트 패턴들(45b)은 도 11a 및 도 11d에서 보는 바와 같이 상기 이웃하는 어시스트 게이트들(AG) 사이의 상기 반도체기판(10) 상에 일정 간격을 두고 균일하게 배치된다. 상기 핀구조의 활성영역(A)을 따라 상기 유전막 패턴들(50a)을 덮으면서 상기 어시스트 게이트들(AG) 상부를 가로지르는 콘트롤 게이트 패턴들(52a) 및 도전막 패턴들(55a)이 배치된다. 상기 콘트롤 게이트 패턴들(52a)는 폴리실리콘 물질일 수 있다. 상기 도전막 패턴들(55a)은 텅스텐실리사이드 물질일 수 있다.
전술한 바와 같이 이루어지는 본 발명은, NAND와 비슷한 집적도를 가지면서 CHE 방식에 의한 프로그램을 행하는 어시스트 게이트 AND형 플래시 메모리 소자에 핀펫구조를 접목하여 종래의 어시스트 게이트 AND형 플래시 메모리 소자와 비교하여 프로그래밍 속도를 더욱 증가시키고, 또한 소자의 Ion/Ioff ratio 및 coupling ratio을 향상시켜 우수한 성능의 플래시 메모리 소자를 구현할 수 있게 된다.

Claims (20)

  1. 반도체기판;
    상기 반도체기판을 가로지르는 핀구조의 활성영역;
    상기 핀구조의 활성영역을 가로지르는 어시스트 게이트들;
    상기 어시스트 게이트들 상부 및 측벽들을 덮는 게이트 스페이서들;
    상기 이웃하는 어시스트 게이트들 사이의 상기 핀구조의 활성영역을 덮는 콘포말한 터널산화막;
    상기 이웃하는 게이트 스페이서들의 측벽들 및 상기 터널산화막을 덮는 콘포말한 플로팅 게이트 패턴들;
    상기 플로팅 게이트 패턴들 상에 배치된 콘포말한 유전막 패턴들;
    상기 핀구조의 활성영역을 따라 상기 유전막 패턴들을 덮으면서 상기 어시스트 게이트들 상부를 가로지르는 콘트롤 게이트 패턴들을 포함하는 플래시 메모리 소자.
  2. 제 1 항에 있어서,
    상기 핀구조의 활성영역의 핀구조의 모서리가 완만한 곡면인 것을 특징으로 하는 플래시 메모리 소자.
  3. 제 1 항에 있어서,
    상기 어시스트 게이트는 차례로 적층된 게이트 절연막 패턴, 폴리실리콘 패턴 및 텅스텐실리사이드 패턴인 것을 특징으로 하는 플래시 메모리 소자.
  4. 제 1 항에 있어서,
    상기 게이트 스페이서들은 SiN 물질인 것을 특징으로 하는 플래시 메모리 소자.
  5. 제 1 항에 있어서,
    상기 어시스트 게이트들의 일측의 반도체기판 내에 고농도 소오스/드레인 영역을 갖는 것을 더 포함하는 플래시 메모리 소자.
  6. 제 1 항에 있어서,
    상기 핀구조의 활성영역들 사이에 산화막 패턴을 더 포함하는 것을 특징으로 하는 플래시 메모리 소자.
  7. 제 1 항에 있어서,
    상기 유전막 패턴은 ONO(oxide-nitride-oxide)막인 것을 특징으로 하는 플래시 메모리 소자.
  8. 반도체기판을 가로지르는 핀구조의 활성영역을 형성하고,
    상기 핀구조의 활성영역 상에 상기 핀구조의 활성영역을 가로지르되, 서로 평행한 어시스트 게이트들을 형성하고,
    상기 어시스트 게이트들 상부 및 측벽들을 덮는 게이트 스페이서들을 형성하고,
    상기 게이트 스페이서들을 갖는 반도체기판을 열산화시켜 터널산화막을 형성하고,
    상기 터널산화막 및 상기 게이트 스페이서들의 측벽들 상에 콘포말한 플로팅 게이트막을 형성하고,
    상기 플로팅 게이트막 상에 콘포말한 유전막을 형성하고,
    상기 유전막을 갖는 반도체기판 상에 콘트롤 게이트막을 형성하고,
    상기 콘트롤 게이트막, 상기 유전막 및 상기 플로팅 게이트막을 차례로 패터닝하여 상기 어시스트 게이트들을 가로지르되, 상기 핀구조의 활성영역을 감싸는 콘트롤 게이트 패턴들, 및 상기 어시스트 게이트들 사이의 상기 핀구조의 활성영역을 감싸는 유전막 패턴들 및 플로팅 게이트막 패턴들을 형성하는 것을 포함하는 플래시 메모리 소자 제조방법.
  9. 제 8 항에 있어서,
    상기 핀구조의 활성영역을 형성하는 것은,
    상기 반도체기판 상에 패드 산화막 및 패드 질화막을 형성하고,
    상기 패드 질화막 및 상기 패드 산화막을 차례로 패터닝하여 상기 반도체기 판을 가로지르는 패드 질화막 패턴 및 패드 산화막 패턴을 형성하고,
    상기 반도체기판을 열산화시켜 상기 반도체기판 내에 제 1 열산화막을 형성하고,
    상기 제 1 열산화막을 갖는 반도체기판을 에치백하여 상기 반도체기판 내에 트렌치를 형성하고,
    상기 트렌치를 갖는 반도체기판을 열산화시켜 상기 트렌치 내벽에 제 2 열산화막을 형성하고,
    상기 제 2 열산화막을 갖는 반도체기판 상에 상기 트렌치를 채우면서 상기 패드 질화막 패턴의 상부면을 노출시키는 산화막을 형성하고,
    상기 산화막을 습식식각하여 핀구조의 활성영역을 노출시키는 산화막 패턴을 형성하고,
    상기 패드 질화막 및 상기 패드 산화막을 제거하는 것을 포함하는 플래시 메모리 소자 제조방법.
  10. 제 9 항에 있어서,
    상기 산화막은 HDP 산화막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  11. 제 8 항에 있어서,
    상기 어시스트 게이트들은 차례로 적층된 게이트 절연막, 폴리실리콘 패턴 및 텅스텐실리사이드 패턴으로 형성되는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  12. 제 11 항에 있어서,
    상기 게이트 절연막, 폴리실리콘 패턴 및 텅스텐실리사이드 패턴으로 형성하는 것은,
    상기 핀구조의 활성영역을 갖는 반도체기판을 열산화시켜 게이트 절연막을 형성하고,
    상기 게이트 절연막을 갖는 반도체기판 상에 폴리실리콘막을 형성하고,
    상기 폴리실리콘막을 평탄화시키고,
    상기 평탄화된 폴리실리콘막 상에 텅스텐실리사이드막을 형성하고,
    상기 텅스텐실리사이드막 및 상기 폴리실리콘막을 패터닝하여 상기 핀구조의 활성영역을 가로지르는 상기 폴리실리콘 패턴 및 상기 텅스텐실리사이드 패턴을 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  13. 제 8 항에 있어서,
    상기 게이트 스페이서들을 형성한 후, 상기 터널산화막을 형성하기 전에,
    상기 게이트 스페이서들을 갖는 반도체기판 상에 상기 게이트 스페이서들을 이용하여 경사 이온 주입을 행하여 self-align에 의한 고농도 소오스/드레인 영역을 형성하는 것을 더 포함하는 플래시 메모리 소자 제조방법.
  14. 제 8 항에 있어서,
    상기 터널산화막 및 상기 게이트 스페이서들의 측벽들 상에 콘포말한 플로팅 게이트막을 형성하는 것은,
    상기 터널산화막을 갖는 반도체기판 상에 콘포말한 예비 플로팅 게이트막을 형성하고,
    상기 예비 플로팅 게이트막 상에 희생막을 형성하고,
    상기 희생막을 평탄화시켜 상기 게이트 스페이서 상부의 상기 예비 플로팅 게이트막을 노출시키는 희생막 패턴을 형성하고,
    상기 노출된 예비 플로팅 게이트막을 에치백하여 상기 게이트 스페이서의 상부를 노출시키면서, 상기 희생막 패턴과 동일한 높이를 갖는 플로팅 게이트막을 형성하고,
    상기 희생막 패턴을 습식식각에 의해 제거하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  15. 제 8 항에 있어서,
    상기 핀구조 활성영역의 핀구조의 모서리가 완만한 곡면으로 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  16. 제 8 항에 있어서,
    상기 게이트 스페이서들은 SiN 물질로 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  17. 제 8 항에 있어서,
    상기 유전막 패턴은 ONO(oxide-nitride-oxide)막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  18. 제 8 항에 있어서,
    상기 유전막을 갖는 반도체기판 상에 콘트롤 게이트막을 형성한 후,
    상기 콘트롤 게이트막을 갖는 반도체기판 상에 도전막을 형성하는 것을 더 포함하는 플래시 메모리 소자 제조방법.
  19. 제 18 항에 있어서,
    상기 도전막, 상기 콘트롤 게이트막, 상기 유전막 및 상기 플로팅 게이트막을 차례로 패터닝하여 상기 어시스트 게이트들을 가로지르되, 상기 핀구조의 활성영역을 감싸는 도전막 패턴들 및 콘트롤 게이트 패턴들, 및 상기 어시스트 게이트들 사이의 상기 핀구조의 활성영역을 감싸는 유전막 패턴들 및 플로팅 게이트막 패턴들을 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
  20. 제 18 항에 있어서,
    상기 도전막은 텅스텐실리사이드막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자 제조방법.
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