KR100790905B1 - 반도체 메모리 소자 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자에 관한 것이다. 본 발명에 따른 반도체 메모리 소자는 반도체 기판; 상기 반도체 기판으로부터 각각 돌출되고 서로 대향되도록 이격된 적어도 한 쌍의 핀들; 상기 한 쌍의 핀들의 사이 및 상기 한 쌍의 핀들 상부에 형성된 절연층; 상기 한 쌍의 핀들 및 상기 절연층 상에 순차적으로 형성된 스토리지 노드; 및 게이트 전극;을 포함한다.
Description
도 1은 본 발명의 실시예에 따른 반도체 메모리 소자를 나타낸 사시도이다.
도 2a는 도 1의 I-I' 선을 따라 절단한 수직 단면을 나타낸 도면이다.
도 2b는 도 1의 J-J' 선을 따라 절단한 단면을 나타낸 평단면도를 나타낸 도면이다.
도 3a 내지 도 3g는 본 발명의 실시예에 의한 반도체 메모리 소자의 제조 공정을 나타낸 도면이다.
도 4a는 도 3a의 l-l' 선을 따라 절단한 단면을 나타낸 도면이다.
도 4b는 도 4a 구조의 제조 공정을 나타낸 도면이다.
도 5a는 도 3c의 A-A' 선을 따라 절개한 단면도이다.
도 5b는 도 3c의 B-B' 선을 따라 절개한 단면도이다.
도 5c는 도 3c의 C-C' 선을 따라 절개한 단면도이다.
도 6a는 도 3d의 A-A' 선을 따라 절개한 단면도이다.
도 6b는 도 3d의 B-B' 선을 따라 절개한 단면도이다.
도 6c는 도 3d의 C-C' 선을 따라 절개한 단면도이다.
도 7a는 도 3e의 A-A' 선을 따라 절개한 단면도이다.
도 7b는 도 3e의 B-B' 선을 따라 절개한 단면도이다.
도 8a는 도 3f의 A-A' 선을 따라 절개한 단면도이다.
도 8b는 도 3e의 B-B' 선을 따라 절개한 단면도이다.
도 9a는 도 3g의 A-A' 선을 따라 절개한 단면도이다.
도 9b는 도 3f의 B-B' 선을 따라 절개한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 20... 반도체 기판 11a, 11b, 21a, 21b... 핀
12, 22... 제 1 절연층 13, 23... 제 2 절연층
16, 26... 스토리지 노드 17, 27... 게이트 전극
24... PR층 25... 산화층
CH1, CH2... 채널 영역
본 발명은 반도체 소자에 관한 것으로서, 특히 핀-타입 채널 영역을 구비하는 반도체 소자 및 랜덤 액세스 메모리(random access memory; RAM)에 관한 것이다. 예를 들어, 반도체 소자는 핀-펫(FinFET)을 포함할 수 있고, 랜덤 액세스 메모리는 DRAM, RRAM, FeRAM 또는 노어-타입 플래시 메모리를 포함할 수 있다.
반도체 소자의 성능을 향상시킬 수 있는 핀-펫(FinFET) 구조가 연구되고 있다. 예를 들어, David M. Fried등에 의한 미국등록특허 US 6,664,582호, "FIN MEMORY CELL AND METHOD OF FABRICATION"은 핀-펫 및 핀 메모리 셀에 대해서 개시 하고 있다. 다른 예로, Bin Yu 등에 의한 미국등록특허 US 6,876,042호, "ADDITIONAL GATE CONTROL FOR A DOUBLE-GATE MOSFET"은 절연층 상에 형성된 핀을 포함하는 핀-펫에 대해서 개시하고 있다.
핀-펫은 물고기 지느러미 모양으로 형성된 핀(fin)의 상면 및 측면들을 채널 영역으로 이용할 수 있다. 이에 따라, 핀-펫은 평면형 트랜지스터보다 채널 면적을 넓게 할 수 있어, 큰 전류의 흐름을 제공할 수 있다. 그 결과, 핀-펫은 평면형 트랜지스터보다 높은 성능을 제공할 수 있다.
하지만, David M. Fried 등 및 Bin Yu 등에 의한 핀-펫은 SOI 기판을 이용하여 제조됨으로써, 핀이 기판 몸체로부터 플로팅 되는 문제가 있다. 이에 따라, 바디-바이어스(body-bias)를 이용한 트랜지스터의 문턱전압 제어가 불가능하고, 그 결과 CMOS 트랜지스터의 문턱전압 조절이 어렵다. 반면, 통상의 벌크 기판을 이용하면 드레인 공핍 영역이 확장되어 접합 누설 전류, 오프 전류 및 접합 커패시턴스 증가될 수 있다. 나아가, 고집적 소자에서는 단채널 효과에 의해 문턱전압이 감소하고 오프 전류가 더욱 증가할 수 있다.
핀-펫에 있어서 또 하나의 문제는 높은 콘택 저항이다. 예를 들어, David M. Fried에 의한 핀-펫은 핀들을 가로질러 형성된 비트 라인 콘택들을 포함한다. 이 경우, 비트 라인 콘택과 핀들의 좁은 상면이 접촉하게 되어, 비트 라인 콘택 저항이 매우 높을 수 있다. 더불어, 비트 라인 콘택을 형성하기 위하여 핀들이 굽어지는 구조가 될 수 있어 제조상의 어려움이 있다.
Bin Yu 등에 의하면, 소오스 및 드레인 영역이 핀과 연결되고 콘택 면적을 확보하도록 넓게 형성되어 있다. 하지만, 소오스 및 드레인 영역 때문에 핀들 간의 거리가 넓어지게 되고, 그 결과 핀-펫의 집적도가 낮아지는 문제가 발생할 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전술한 문제점을 극복하기 위한 것으로서, 바디-바이어스 제어가 가능하면서 SOI 구조의 장점을 채택할 수 있고, 높은 동작 전류와 낮은 콘택 저항을 제공하여 높은 성능을 갖는 반도체 소자를 제공하는 데 있다.
본 발명에서는 상기 목적을 달성하기 위해,
반도체 기판;
상기 반도체 기판으로부터 각각 돌출되고 서로 대향되도록 이격된 적어도 한 쌍의 핀들;
상기 한 쌍의 핀들의 사이 및 상기 한 쌍의 핀들 상부에 형성된 절연층;
상기 한 쌍의 핀들 및 상기 절연층 상에 순차적으로 형성된 스토리지 노드; 및 게이트 전극;을 포함하는 반도체 메모리 소자를 제공한다.
본 발명에 있어서, 상기 한 쌍의 핀들의 외측부 하단의 상기 반도체 기판 및 상기 스토리지 노드 사이에 형성된 산화층;을 더 포함하는 것을 특징으로 한다.
반도체 기판;
상기 반도체 기판으로부터 각각 돌출되고 서로 대향되도록 이격된 적어도 한 쌍의 핀들;
상기 한 쌍의 핀들의 사이 및 상기 한 쌍의 핀들 상부에 형성된 절연층;
상기 한 쌍의 핀들 및 상기 절연층 상에 순차적으로 형성된 스토리지 노드; 및 게이트 전극;을 포함하는 반도체 메모리 소자를 제공한다.
본 발명에 있어서, 상기 한 쌍의 핀들의 외측부 하단의 상기 반도체 기판 및 상기 스토리지 노드 사이에 형성된 산화층;을 더 포함하는 것을 특징으로 한다.
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본 발명에 있어서, 상기 스토리지 노드는 폴리실리콘, 실리콘-게르마늄, 금속 도트, 실리콘 도트 또는 실리콘 질화막을 포함하여 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 스토리지 노드는 유전 물질, 저항 변환 물질, 상전이 물질 또는 강유전체 물질을 포함하여 형성된 것을 특징으로 한다.
본 발명에 있어서, 상기 반도체 기판은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 한 쌍의 핀들 및 상기 스토리지 노드가 접촉하는 영역을 중심으로 서로 이격되어 상기 한 쌍의 핀들에 각각 형성된 소스 및 드레인; 및 상기 소스 및 드레인 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된 한 쌍의 채널 영역;을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 스토리지 노드가 접촉하는 영역의 상기 한 쌍의 핀들의 폭은 상기 소스 및 드레인이 형성된 영역의 한 쌍의 핀들의 폭보다 작은 것을 특징으로 한다.
본 발명에 있어서, 상기 한 쌍의 핀들 및 상기 스토리지 노드가 접촉하는 영역을 중심으로 서로 이격되어 상기 한 쌍의 핀들에 각각 형성된 소스 및 드레인; 및 상기 소스 및 드레인 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된 한 쌍의 채널 영역;을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 스토리지 노드가 접촉하는 영역의 상기 한 쌍의 핀들의 폭은 상기 소스 및 드레인이 형성된 영역의 한 쌍의 핀들의 폭보다 작은 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 매몰된 채널 구조를 지닌 반도체 메모리 소자에 대해 상세하게 설명하고자 한다. 여기서, 본 발명은 이하에서 개시된 실시예에 한정되지 않으며, 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의 를 위하여 그 크기가 다소 과장된 것임을 명심하여야 한다.
도 1은 본 발명의 실시예에 의한 반도체 메모리 소자를 나타낸 사시도이다. 도 2a는 도 1에 나타낸 반도체 메모리 소자의 I-I' 라인을 따라 절개한 수직 단면도이며, 도 2b는 도 1에 나타낸 반도체 메모리 소자의 J-J' 라인을 따라 절개한 평단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 본 발명의 실시예에 의한 반도체 메모리 소자는 반도체 기판(10)의 상에 제 1핀(11a) 및 제 2핀(11b)을 포함하는 한 쌍의 핀들(11a, 11b)이 형성되어 있다. 한 쌍의 핀들(11a, 11b)의 외측부 하단, 즉 제 1핀(11a)의 좌측 및 제 2핀(11b)의 우측 하단의 기판(10) 상에는 제 1절연층(12)이 형성되어 있으며, 한 쌍의 핀들(11a, 11b) 사이 및 그 상부에는 제 2절연층(13)이 형성되어 있다. 한 쌍의 핀들(11a, 11b), 제 1절연층(12) 및 제 2절연층(13)의 노출된 부위에는 스토리지 노드(16) 및 게이트 전극(17)이 순차적으로 형성되어 있다.
스토리지 노드(16)와 한 쌍의 핀들(11a, 11b)이 접촉하는 영역에는 각각 채널 영역(CH1, CH2)이 형성되어 있다. 채널 영역(CH1, CH2)의 양쪽의 한 쌍의 핀들(11a, 11b) 영역에는 소스(S) 및 드레인(D)이 형성된다. 따라서, 본 발명의 실시예에 의한 메모리 소자는 한 쌍의 핀들(11a, 11b) 영역에 채널 영역(CH1, CH2)이 형성되어 있으므로 핀-펫(FinFET) 구조를 지니고 있다. 스토리지 노드(16)가 형성된 부위의 한 쌍의 핀들(11a, 11b)의 폭은 스토리지 노드(16)가 형성되지 않은 영역, 즉 소스 및 드레인이 형성된 영역의 한 쌍의 핀들(11a, 11b)의 폭에 비해 크게 감소된 것을 알 수 있다. 이에 따라 공핍 영역이 크게 제한된다. 여기서, 스토리지 노드(16)는 메모리의 종류에 따라 선택적으로 형성시킬 수 있다. 예를 들어, DRAM의 경우, 유전물질을 도포하여 캐패시터 구조로 형성시킬 수 있으며, RRAM의 경우 전이금속 산화물을 도포할 수 있고, PRAM의 경우 상전이 물질을 도포할 수 있으며, FeRAM의 경우 강유전체 물질을 도포할 수 있다. SONOS 구조의 경우 산화물, 질화물, 산화물의 다층 구조로 형성시킬 수 있다. 상기 스토리지 노드는 폴리실리콘, 실리콘-게르마늄, 금속 도트, 실리콘 도트 또는 실리콘 질화막을 포함하여 형성된 것일 수 있다. 또한, 상기 스토리지 노드는 유전 물질, 저항 변환 물질, 상전이 물질 또는 강유전체 물질을 포함하여 형성된 것일 수 있다.
반도체 기판(10)은 통상적으로 반도체 메모리 소자에 사용되는 재료를 사용할 수 있으며, 예를 들어, 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층을 포함하는 복합 구조일 수 있다. 반도체 기판(10) 상에 형성된 한 쌍의 핀들(11a, 11b)은 반도체 기판(10)과 동일한 물질이거나, 반도체 기판(10) 상에 형성된 에피층일 수도 있다. 제 1절연층(12) 및 제 2절연층(13)은 실리콘 산화막, 실리콘 질화막 또는 고-유전율막으로 형성되거나 또는 그들의 복합막으로 형성될 수 있다. 후술할 제조 공정상의 편의를 위해 제 2절연층(13)은 제 1절연층과 다른 물질로 형성된 것이 바람직하다. 예를 들어 제 1절연층(12)은 실리콘 산화물로 형성되며, 제 2절연층은 실리콘 질화물로 형성된 것일 수 있다.
채널 영역(CH1, CH2)은 한 쌍의 핀들(11a, 11b)이 스토리지 노드(16)와 접촉하는 부위의 표면 내에 형성될 수 있으며, 소스(S) 및 드레인(D) 사이의 전하의 이동 경로의 역할을 한다. 도면을 참조하면, 하나의 게이트 전극(17)에 대해 두 개의 채널 영역(CH1, CH2)이 전하의 이동 경로로 제공되는 것을 알 수 있다. 따라서, 두 개의 채널 영역(CH1, CH2)를 동시에 이용할 수 있으므로 반도체 메모리 소자의 동작 전류를 높일 수 있으며, 결과적으로 동작 속도도 높일 수 있는 장점이 있다. 따라서, 높은 동작 전류가 필요한 메모리, 예를 들어, 상전이 메모리(PRAM) 또는 저항 변환 메모리(RRAM) 소자에 이용될 수 있다. 또한, DRAM에 사용되는 경우, 동작 전류를 높임으로써 센싱 마진을 증가시킬 수 있는 장점이 있다.
채널 영역(CH1, CH2)들 양쪽의 핀들(11a, 11b) 부분에는 적어도 한 쌍의 소스(S) 및 드레인(D)이 형성될 수 있으며, 소스(S) 및 드레인(D)은 명칭에 의해 구분되지 않고, 그 기능에 의해 구분되며 서로 바뀌어 불릴 수도 있다. 소스(S) 및 드레인(D)은 반도체 기판(10) 또는 소스(S) 및 드레인(D) 영역을 제외한 핀들(11a, 11b) 부분에 다이오드 접합 되어 있다. 예를 들어, 소스(S) 및 드레인(D)이 n형 불순물로 도핑된 경우, 소스(S) 및 드레인(D) 영역을 제외한 핀들(11a, 11b) 부분 또는 반도체 기판(10)은 p형 불순물로 도핑될 수 있으며, 그 반대의 경우도 가능하다.
게이트 전극(17)은 스토리지 노드(16) 상에 형성되며, 전도성 물질로 형성된다. 예를 들어, 폴리 실리콘, 금속, 금속 실리사이드 또는 이들의 복합 물질로 형성될 수 있다. 도면에 나타낸 바와 같이, 게이트 전극(17)은 한 쌍의 채널 영역(CH1, CH2)에 공통으로 대응할 수 있으며, 어레이 구조로 형성시킨 경우, 제 2절연층(13) 상부를 통하여 다른 단위 소자에도 전기적으로 연결될 수 있다.
이하, 도 1, 도 2a 및 도 2b를 참조하여 본 발명의 실시예에 의한 반도체 메 모리 소자의 동작 특성에 대해 설명하고자 한다.
도 1, 도 2a 및 도 2b를 참조하면, 먼저 게이트 전극(17)에 턴-온(turn-on) 전압을 인가하면, 채널 영역(CH1, CH2)들은 동시에 턴-온 되어 도전 통로를 형성할 수 있다. 이에 따라, 핀들(11a, 11b)에 형성된 소오스(S) 및 드레인(D) 사이에 동작 전압이 인가되고, 드레인(D)으로부터 채널 영역(CH1, CH2)을 통하여 소스(S)로 전류가 흐를 수 있다. 즉, 반도체 소자는 하나의 핀-펫 동작을 제공할 수 있다.
반도체 소자의 동작 시, 핀들(11a, 11b)의 폭이 얇을수록 공핍 영역은 제한될 수 있다. 따라서, 핀들(11a, 11b)이 반도체 기판(10)에 연결되어 있음에도 불구하고, 반도체 기판(10)은 SOI 구조와 유사한 즉, SOI-유사 구조가 된다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류, 접합 누설 전류, 접합 커패시턴스가 감소될 수 있다. 접합 누설 전류의 감소는 반도체 소자, 예컨대 메모리 소자의 센싱 마진을 개선시킬 수 있고 파워 소비를 감소시킬 수 있다. 또한, 반도체 소자의 집적도가 높아질수록 문제가 될 수 있는 단채널 효과(short channel effect)도 억제될 수 있다. 그러나, 반도체 기판(10)에 전압을 인가함으로써 핀들(11a, 11b)에 바디-바이어스를 인가할 수 있는 장점은 유지된다. 이에 따라, 반도체 소자, 예컨대 CMOS 핀-펫의 문턱 전압을 용이하게 조절할 수 있다. 예를 들어, NMOS 핀-펫과 PMOS 핀-펫의 바디-바이어스를 조절하여 두 핀-펫들의 문턱전압을 비슷하게 조절할 수 있다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 반도체 메모리 소자의 제조 공정에 대해 상세히 설명하도록 한다. 도 3a 내지 도 3g는 본 발명의 실시예에 따 른 반도체 메모리 소자의 제조 공정을 나타낸 평면도이다.
도 3a를 참조하면, 제 1방향으로 형성된 다수의 제 1절연층(22) 및 제 2절연층(23)이 마련되어 있다. 도 3a의 l-l' 방향으로 절개한 단면은 도 4a에 나타내었다. 도 4a를 참조하면, 상방으로 돌출된 한 쌍의 핀들(21a, 21b)를 포함하는 반도체 기판(20)을 제공한다. 한 쌍의 핀들(21a, 21b) 외측의 반도체 기판(20) 상에는 제 1절연층(22)이 형성되어 있으며, 제 1핀(21a) 및 제 2핀(21b) 사이에는 제 2절연층(23)이 형성되어 있다.
도 4b는 도 4a에 나타낸 구조를 형성하는 공정을 나타내었다. 도 4b를 참조하면, 핀들(21a, 21b)의 형성 방법은 발명이 속하는 기술 분야의 통상의 지식을 지닌 자들에게 알려진 일반적인 방법을 이용할 수 있다. 구체적으로 예를 들면 Si 기판에 핀들이 형성될 위치를 제외한 영역을 포토리소그래피 및 식각 기술을 이용하여 트랜치(30a, 30b)를 형성함으로써 핀들(21a, 21b)을 용이하게 형성할 수 있다. 그리고, 제 1트렌치(30a) 및 제 2 트렌치(30b)를 매립하는 제 1 절연층(22)을 형성한다. 제 1 절연층(22)은 예를 들어, 실리콘 산화물을 도포하여 트렌치들(30a, 30b)을 매립하고 평탄화하여 형성할 수 있다. 그리고, 제 2트랜치(30b)에 매립된 절연물질을 식각하여 제거한다. 그리고, 제 2트랜치(30b)를 매립하는 제 2절연층(23)을 형성한 뒤 평탄화 공정을 실시한다. 제 2절연층(23)은 예를 들어, 실리콘 질화물을 도포하여 형성할 수 있다. 여기서, 제 2트랜치(30b)를 매립하기 전에 노출된 핀들(21a, 21b)의 노출된 상면 및 내측면에 불순물을 주입하여 소스 및 드레인을 형성할 수 있다.
도 3b를 참조하면, 제 1절연층(22) 및 제 2절연층(23)과 교차하는 제 2방향 으로 패턴된 PR(photoresist)층(24)을 형성시킨다. 도 3c를 참조하면, 노출된 제 1절연층(22) 영역을 식각하여 홀(미도시)을 형성시킨다. 그리고, PR층(24)을 제거한다.
도 5a는 도 3c의 A-A' 선을 따라 절개한 단면도이다. 도 3c의 A-A' 부분은 PR층(24)을 형성시켜 제 1절연층(22)이 식각되지 않고 잔존하고 있음을 알 수 있다. 도 5b는 도 3c의 B-B' 선을 따라 절개한 단면도이다. 도 5b를 참조하면, 도 3b의 PR층(24) 사이의 제 1절연층(22)이 식각되어 제거됨으로써, 홀(h1)이 핀들(21a, 21b) 사이 영역에 형성되어 있음을 알 수 있다. 도 5c는 도 3c의 C-C' 선을 따라 절개한 단면도이다. 도 5c를 참조하면, 식각되지 않고 잔존한 제 1절연층(22)사이 영역에 홀(h1)이 형성된 것을 확인할 수 있다.
도 5b에 나타낸 홀(h1) 내부에 산화 공정을 실시한다. 예를 들어 열산화 공정을 실시할 수 있다. 산화 공정에 의해 홀(h1) 측면의 핀들(21a, 21b)은 예를 들어 실리콘 산화물이 형성되며 핀들(21a, 21b)의 폭이 감소한다. 따라서, 도 3d를 참조하면, 홀(h)이 형성된 부위의 핀들(21a, 21b) 및 제 2절연층(23)의 폭이 좁아진 것을 알 수 있다. 제 2절연층(23)의 폭이 좁은 영역은 도 5b에 나타낸 홀(h1) 측면의 핀들(21a, 21b)이 산화되어 산화물(25)이 형성된 영역이다.
도 6a는 도 3d의 A-A' 선을 따라 절개한 단면도로서, 제 1절연층(22)이 그대로 잔존하고 있는 것을 알 수 있다. 도 6b는 도 3d의 B-B' 선을 따라 절개한 단면도로서, 핀들(21a, 21b)의 측면이 식각되어 폭이 감소된 것을 확인할 수 있다. 그리고, 핀들(21a, 21b)의 측면 및 반도체 기판(21) 상부에는 산화물(25)이 형성되어 있음을 알 수 있다. 도 6c는 도 3d의 C-C' 선을 따라 절개한 단면도이다. 도 6c를 참조하면, 반도체 기판(21) 상에 제 1절연층(22)이 패턴된 구조로 형성되어 있으며, 제 1절연층(22)의 측면 및 제 1절연층(22) 사이의 기판 상에는 절연층(25)이 형성되어 있음을 알 수 있다. 여기서, 산화물(25)은 제 1절연층(22)과 동일한 물질을 사용할 수 있으며, 예를 들어 실리콘 산화물일 수 있다. 이하, 산화물(25)과 제 1절연층(22)을 동일한 부재 번호를 사용하여 표기하기로 한다.
도 3e를 참조하면, 도 3d의 홀(h1) 내부에 산화물을 매립(fill up)한 뒤, 예를 들어 CMP 공정에 의해 평탄화를 실시한다. 도 7a는 도 3e의 A-A' 선을 따라 절개한 단면도로서, 제 1절연층(22)이 그대로 잔존하고 있는 것을 알 수 있다. 도 7b는 도 3e의 B-B' 선을 따라 절개한 단면도로서, 폭이 감소한 핀들(21a, 21b) 사이의 반도체 기판(21) 상에는 제 1절연층(22)이 매립된 구조인 것을 알 수 있다.
도 3f를 참조하면, 제 1절연층(22)을 소정 깊이만큼 선택적으로 식각한다. 이때 잔존한 제 1절연층(22')은 소자 분리막의 역할을 할 수 있다. 도 8a는 도 3f의 A-A' 선을 따라 절개한 단면도로서, 제 1절연층(22)이 소정 깊이만큼 식각된 것을 알 수 있다. 도 8b는 도 3e의 B-B' 선을 따라 절개한 단면도로서, 폭이 감소한 핀들(21a, 21b) 사이의 반도체 기판(21) 상에는 제 1절연층(22)이 소정 깊이만큼 식각된 것을 알 수 있다.
도 3g를 참조하면, 측면이 식각된 핀들(21a, 21b) 영역 사이에 스토리지 노드(26)(미도시)를 형성시킨 뒤, 전도성 물질을 도포하여 게이트 전극(27)을 형성시킨다. 도 9a는 도 3g의 A-A' 선을 따라 절개한 단면도로서, 이 영역에는 별도의 공 정을 진행하지 않으므로 제 1절연층(22)이 소정 깊이만큼 식각된 상태인 것을 알 수 있다. 도 9b는 도 3f의 B-B' 선을 따라 절개한 단면도로서, 폭이 감소한 핀들(21a, 21b) 사이의 반도체 기판(21) 상에는 제 1절연층(22)이 형성되어 있으며, 그 상부에 스토리지 노드(26) 및 게이트 전극(27)이 형성되어 있음을 알 수 있다.
여기서, 스토리지 노드(26)는 메모리의 종류에 따라 선택적으로 형성시킬 수 있다. 예를 들어, DRAM의 경우, 유전물질을 도포하여 캐패시터 구조로 형성시킬 수 있으며, RRAM의 경우 전이금속 산화물을 도포할 수 있고, PRAM의 경우 상전이 물질을 도포할 수 있으며, FeRAM의 경우 강유전체 물질을 도포할 수 있다. SONOS 구조의 경우 산화물, 질화물, 산화물의 다층 구조로 형성시킬 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 예를 들어, 본 발명에서 반도체 소자는 핀-펫 및 이를 이용하는 메모리 소자를 포함할 수 있다. 또한, 본 발명에서 랜덤 액세스 메모리는 제시한 단위셀이 행렬로 배열된 노어-타입의 어레이 구조를 포함할 수 있다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른, 반도체 소자는 하나의 게이트 전극에 대응하여 한 쌍의 핀들에 각각 형성된 채널 영역들을 전하의 도전 통로로 동시에 이용할 수 있다. 따라서, 하나의 소자 내에서 두 개의 채널을 동시에 구현하는 것이 가능하며, 2개의 메 모리 노드를 구현할 수 있다. 또한, 반도체 소자의 동작 전류를 높일 수 있고, 그 결과 동작 속도를 높일 수 있다. 이에 따라, 반도체 소자는 높은 동작 전류가 필요한 메모리, 예컨대 PRAM 또는 RRAM에 이용될 수 있다. 더불어, 반도체 소자는 DRAM에 이용된 경우, 동작 전류를 높임으로써 증가된 센싱 마진을 가질 수 있다.
또한, 본 발명의 반도체 소자에 따르면, 반도체 기판의 핀들이 몸체에 연결되어 있음에도 불구하고, 반도체 기판은 SOI 구조와 유사한 즉, SOI-유사 구조가 될 수 있다. 이에 따라, 공핍 영역의 확장에 의해서 발생할 수 있는 오프-전류, 접합 누설 전류 및 접합 커패시턴스가 감소될 수 있다. 또한, 반도체 기판에 전압을 인가함으로써 핀들에 바디-바이어스를 인가할 수 있다. 나아가, 반도체 소자의 집적도가 높아질수록 문제가 될 수 있는 단채널 효과도 억제될 수 있다.
Claims (9)
- 반도체 기판;상기 반도체 기판으로부터 각각 돌출되고 서로 대향되도록 이격된 적어도 한 쌍의 핀들;상기 한 쌍의 핀들의 사이 및 상기 한 쌍의 핀들 상부에 형성된 절연층;상기 한 쌍의 핀들 및 상기 절연층 상에 순차적으로 형성된 스토리지 노드; 및 게이트 전극;을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 삭제
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- 제 1 항에 있어서,상기 한 쌍의 핀들의 외측부 하단의 상기 반도체 기판 및 상기 스토리지 노드 사이에 형성된 산화층;을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 스토리지 노드는 폴리실리콘, 실리콘-게르마늄, 금속 도트, 실리콘 도트 또는 실리콘 질화막을 포함하여 형성된 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 스토리지 노드는 유전 물질, 저항 변환 물질, 상전이 물질 또는 강유전체 물질을 포함하여 형성된 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항에 있어서,상기 반도체 기판은 벌크 실리콘, 벌크 실리콘-게르마늄 또는 이들 상에 실리콘 또는 실리콘-게르마늄 에피층을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1항, 제 4항 내지 제 7항 중 어느 한 항에 있어서,상기 한 쌍의 핀들 및 상기 스토리지 노드가 접촉하는 영역을 중심으로 서로 이격되어 상기 한 쌍의 핀들에 각각 형성된 소스 및 드레인; 및상기 소스 및 드레인 사이의 상기 한 쌍의 핀들 부분의 적어도 내측면 표면 부근에 각각 형성된 한 쌍의 채널 영역;을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 8항에 있어서,상기 스토리지 노드가 접촉하는 영역의 상기 한 쌍의 핀들의 폭은 상기 소스 및 드레인이 형성된 영역의 한 쌍의 핀들의 폭보다 작은 것을 특징으로 하는 반도체 메모리 소자.
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