JP6439705B2 - 半導体装置およびメモリ回路 - Google Patents
半導体装置およびメモリ回路 Download PDFInfo
- Publication number
- JP6439705B2 JP6439705B2 JP2015556744A JP2015556744A JP6439705B2 JP 6439705 B2 JP6439705 B2 JP 6439705B2 JP 2015556744 A JP2015556744 A JP 2015556744A JP 2015556744 A JP2015556744 A JP 2015556744A JP 6439705 B2 JP6439705 B2 JP 6439705B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- semiconductor layer
- diffusion
- groove
- channel portion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 403
- 230000015654 memory Effects 0.000 title claims description 42
- 238000009792 diffusion process Methods 0.000 claims description 159
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 230000005291 magnetic effect Effects 0.000 claims description 5
- 230000004048 modification Effects 0.000 description 87
- 238000012986 modification Methods 0.000 description 87
- 238000004519 manufacturing process Methods 0.000 description 60
- 238000010586 diagram Methods 0.000 description 56
- 238000002955 isolation Methods 0.000 description 45
- 239000000758 substrate Substances 0.000 description 26
- 238000000034 method Methods 0.000 description 20
- 239000000463 material Substances 0.000 description 18
- 230000000694 effects Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 230000009471 action Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 6
- 238000013461 design Methods 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000005294 ferromagnetic effect Effects 0.000 description 4
- 239000012528 membrane Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 230000005415 magnetization Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 229910005883 NiSi Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004335 scaling law Methods 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823406—Combination of charge coupled devices, i.e. CCD, or BBD
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
- H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/80—Constructional details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
Description
1.第1の実施の形態(半導体装置)
2.第1の実施の形態の変形例(半導体装置)
3.第2の実施の形態(メモリ回路)
4.第2の実施の形態の変形例(メモリ回路)
[構成]
図1は、本技術の第1の実施の形態に係る半導体装置1の斜視構成を表したものである。図2は、図1の半導体装置1のA−A’線における断面構成の一例を表したものである。図3は、図1の半導体装置1のB−B’線における断面構成の一例を表したものである。図4は、図2の半導体装置1のC−C’線における断面構成の一例を表したものである。この半導体装置1は、半導体層10と、半導体層10に形成されたトランジスタ20とを備えている。
トランジスタ20は、埋め込みゲート型の縦型トランジスタである。トランジスタ20は、p型MOSトランジスタ、または、n型MOSトランジスタである。トランジスタ20は、2つのソース・ドレイン部21、ソース・ドレイン部22、チャネル部23、ゲート部24、電極部25、電極部26、電極部27およびゲート絶縁膜28を備えている。なお、ソース・ドレイン部21が、本技術の「第2拡散部」の一具体例に相当する。ソース・ドレイン部22が、本技術の「第1拡散部」の一具体例に相当する。チャネル部23が、本技術の「チャネル部」の一具体例に相当する。ゲート部24が、本技術の「ゲート部」の一具体例に相当する。電極部25が、本技術の「第2電極部」の一具体例に相当する。電極部26が、本技術の「第1電極部」の一具体例に相当する。電極部27が、本技術の「第3電極部」の一具体例に相当する。
次に、本実施の形態の半導体装置1の製造方法の一例について説明する。図10〜図22は、半導体装置1の製造工程の一例を順番に表したものである。なお、図10、図12〜図22は、図1のA−A’線に対応する箇所の断面図である。図11は、図2のC−C’線に対応する箇所の断面図である。
次に、本実施の形態の半導体装置1の動作について説明する。本実施の形態では、配線層41、42を介して、電極部25、26に電圧が印加され、電極部25、26間の電位差が閾値を超えると、トランジスタ20がオンし、例えば、図2に示したような電流が積層方向に流れる。また、電極部25、26への電圧印加を停止し、電極部25、26間の電位差が閾値を下回ると、トランジスタ20がオフし、電流が流れなくなる。
次に、本実施の形態の半導体装置1の効果について説明する。
次に、上記実施の形態の半導体装置1の変形例について説明する。なお、以下では、上記実施の形態の半導体装置1と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の半導体装置1と共通する構成要素についての説明は、適宜、省略されるものとする。
上記実施の形態では、ソース・ドレイン部22を、溝部10Aの底面を介して半導体層10に形成していた。しかし、以下の方法を採ることにより、半導体層10にソース・ドレイン部22を形成した後に溝部10Aを形成することが可能である。
上記実施の形態において、半導体層10をエピタキシャル結晶成長によって形成してもよい。図31〜図36は、本変形例に係る半導体装置1の製造工程の一例を順番に表したものである。なお、図31、図32、図34〜図36は、図1のA−A’線に対応する箇所の断面図である。図33は、図2のC−C’線に対応する箇所の断面図である。
上記実施の形態において、ソース・ドレイン部21,22を半導体層10上にエピタキシャル結晶成長によって形成してもよい。図37、図38は、本変形例に係る半導体装置1の製造工程の一例を順番に表したものである。なお、図37、図38は、図1のA−A’線に対応する箇所の断面図である。
上記実施の形態およびその変形例(変形例その1〜その3)では、半導体装置1は、1つのソース・ドレイン部22に対して2つのチャネル部23を有していた。しかし、半導体装置1が、例えば、2つのソース・ドレイン部22を有し、かつ、ソース・ドレイン部22ごとに1つずつチャネル部23を有していてもよい。
次に、図39に記載の半導体装置1の製造方法について説明する。図40〜図43は、図39に記載の半導体装置1の製造工程の一例を順番に表したものである。なお、図40〜図43は、図1のA−A’線に対応する箇所の断面図である。
変形例その4では、配線層41,42が、2つのトランジスタTr1,Tr2によって共有されていた。しかし、例えば、図46に示したように、配線層41,42が、2つのトランジスタTr1,Tr2に対して1つずつ、別個に割り当てられていてもよい。このようにした場合には、トランジスタTr1と、トランジスタTr2とを、互いに独立に駆動することが可能となる。さらに、例えば、図47に示したように、溝部10Aの内部に、ゲート部24を2つに分離する絶縁層111が設けられていてもよい。図47に記載のトランジスタTr2は、他のトランジスタ(例えばトランジスタTr1)とゲート部24を共用しておらず、独自にゲート部24を有している。例えば、溝部10Aの内部にゲート部24を形成したのち、ゲート部24に溝を設けて、ゲート部24を2つに分離し、その溝を埋め込むように絶縁層111を形成することにより、トランジスタごとに独自のゲート部24を設けることができる。このようにした場合にも、トランジスタTr1と、トランジスタTr2とを、互いに独立に駆動することが可能となる。
変形例その4、その5において、半導体層106、107、108が応力印加部として機能するようになっていてもよい。半導体層105、106、108およびチャネル部23がp型トランジスタを構成し、チャネル部23が(110)面に形成され、かつチャネル方位が<110>方向となっている場合には、半導体層106および半導体層108のうち少なくとも一方の格子定数が、半導体層107の格子定数よりも大きくなっている。また、半導体層105、106、108およびチャネル部23がp型トランジスタを構成し、チャネル部23が(110)面に形成され、かつチャネル方位が<100>方向となっている場合には、半導体層106および半導体層108のうち少なくとも一方の格子定数が、半導体層107の格子定数よりも小さくなっている。また、半導体層105、106、108およびチャネル部23がn型トランジスタを構成し、チャネル部23が、(001)面に形成され、かつチャネル方位が<110>方向となっている場合には、半導体層106および半導体層108のうち少なくとも一方の格子定数が、半導体層107の格子定数よりも小さくなっている。本変形例において、半導体層106、107、108は、格子定数の調整の可能な材料で構成されており、例えば、SiGeを含んで構成されている。
上記実施の形態およびその変形例(変形例その1〜その6)において、絶縁層36が、ソース・ドレイン部22と対向する部分に凸部36Aを有していてもよい。例えば、図48に示したように、絶縁層36が、ソース・ドレイン部22と対向する部分に凸部36Aを有していてもよい。例えば、図16において、絶縁層36を形成する際に、ソース・ドレイン部22と対向する部分以外の部分をエッチバックすることにより、凸部36Aを形成することができる。このように、絶縁層36に凸部36Aを設けることにより、応力印加膜31は、凸部36Aの上面と、凸部36Aの両脇の窪んだ部分の面とに形成される。その結果、応力印加膜31からチャネル部23へ与える応力をより大きくすることができる。
上記実施の形態およびその変形例(変形例その1〜その7)において、素子分離膜33の上面が、ソース・ドレイン部21の上面よりも低い箇所に形成されていてもよい。例えば、図49に示したように、素子分離膜33の上面が、ソース・ドレイン部21の上面よりも低い箇所に形成されていてもよい。このとき、ソース・ドレイン部21(または導電層34)の上部が、素子分離膜33の上面との関係で、凸部10Bを構成している。例えば、図11において、素子分離膜33を形成する際に、素子分離膜33をエッチバックすることにより、素子分離膜33の上面をソース・ドレイン部21の上面よりも低くすることができる。このように、素子分離膜33の上面をソース・ドレイン部21の上面よりも低くすることにより、応力印加膜31は、ソース・ドレイン部21(または導電層34)の上面と、素子分離膜33の上面とに形成される。つまり、応力印加膜31は、凸部10Bをまたいて形成される。その結果、応力印加膜31からチャネル部23へ与える応力をより大きくすることができる。
上記実施の形態およびその変形例(変形例その1〜その8)において、素子分離膜33の裏面が、ソース・ドレイン部22の裏面よりも窪んだ箇所に形成されていてもよい。例えば、図50に示したように、素子分離膜33の裏面が、ソース・ドレイン部22の裏面よりも窪んだ箇所に形成されていてもよい。このとき、ソース・ドレイン部22(または導電層35)の下部が、素子分離膜33の裏面との関係で、凸部10Cを構成している。例えば、図22において、絶縁層38を除去した上で、素子分離膜33をエッチバックすることにより、素子分離膜33の裏面をソース・ドレイン部22の裏面よりも窪ませることができる。このように、素子分離膜33の裏面をソース・ドレイン部22の裏面よりも窪ませることにより、応力印加膜32は、ソース・ドレイン部22(または導電層35)の裏面と、素子分離膜33の裏面とに形成される。つまり、応力印加膜32は、凸部10Cをまたいて形成される。その結果、応力印加膜32からチャネル部23へ与える応力をより大きくすることができる。
上記実施の形態およびその変形例(変形例その1〜その9)において、半導体層101がGe基板またはGe層であってもよい。このとき、半導体層10、106、107、108は、Ge層となっており、チャネル部23が、Ge層に形成されている。このようにした場合には、チャネル部23がGe層に形成されていることによる作用によって、さらにトランジスタ特性を改善することができる。また、上記実施の形態およびその変形例(変形例その1〜その9)において、半導体層101がSiGe基板またはSiGe層であってもよい。このとき、半導体層10、106、107、108は、SiGe層となっており、チャネル部23が、SiGe層に形成されている。このようにした場合には、チャネル部23がSiGe層に形成されていることによる作用によって、さらにトランジスタ特性を改善することができる。
上記実施の形態およびその変形例(変形例その1〜その10)では、応力印加部は、応力印加膜31,32および素子分離膜33を含んで構成されていた。しかし、上記実施の形態およびその変形例(変形例その1〜その10)において、応力印加部は、応力印加膜31,32および素子分離膜33のうち、少なくとも1つを含んで構成されていてもよい。
上記実施の形態およびその変形例(変形例その1〜その11)において、絶縁層36が省略されていてもよい。例えば、図59、図60、図61、図62に示したように、絶縁層36が省略され、絶縁層36のあった箇所に、応力印加膜31が設けられていてもよい。このとき、さらに、例えば、応力印加膜32が省略されていてもよい。
上記実施の形態およびその変形例(変形例その1〜その12)において、チャネル部23が、面方位が互いに等しく、互いに対向する2つの側面と、面方位が互いに等しく、互いに対向する2つの側面とに対して形成されていてもよい。例えば、チャネル部23が、溝部10Aの内部で互いに対向する2つの側面(第1側面)と、一方の第1側面に隣接する側面であって、かつ第1側面と直交する2つの側面(第2側面)とに対して形成されていてもよい。
上記実施の形態およびその変形例(変形例その1〜その13)において、電極部26と、導電層35またはソース・ドレイン部22との間に、ダイポールを発生し、かつトンネル電流が流れる程度に薄い(具体的には厚さ1nm以下の)絶縁膜が設けられていてもよい。例えば、図64に示したように、電極部26と、導電層35との間に、ダイポールを発生し、かつトンネル電流が流れる程度に薄い(具体的には厚さ1nm以下の)絶縁膜51が設けられていてもよい。絶縁膜51は、例えば、TiO2、Al2O3、La2O3、Hf系材料、またはTa系材料を含んで構成されている。このようにした場合に、ゲート絶縁膜28が上記high−k材料で構成され、ゲート部24が金属材料で構成されているときには、ゲート絶縁膜28の界面に発生したダイポールにより、導電層35またはソース・ドレイン部22と、ゲート部24とのショットキー障壁の高さを下げることができる。その結果、ゲート絶縁膜28にトンネル電流を流すことができる。
上記実施の形態およびその変形例(変形例その1〜その14)において、素子分離膜33が、半導体層10または、半導体層105〜108を貫通していなくてもよい。例えば、図65に示したように、素子分離膜33が、半導体層10を貫通しておらず、素子分離膜33の底部に半導体層10の一部が存在していてもよい。このようにした場合であっても、本変形例に係る半導体装置1は、上記実施の形態の半導体装置1と同様の効果を備えている。
[構成]
図66は、本技術の第2の実施の形態に係るメモリ回路2の回路構成を表したものである。メモリ回路2は、行列状に配置された複数のメモリ素子2Aを備えている。各メモリ素子2Aは、不揮発性素子R1と、スイッチ素子Swとを有している。メモリ回路2において、複数の不揮発性素子R1は、行例状に配置されており、複数のスイッチ素子Swも行例状に配置されている。複数のスイッチ素子Swは、不揮発性素子R1ごとに1つずつ、割り当てられている。メモリ回路2は、さらに、行方向に延在する複数のワード線WLと、列方向に延在する複数のビット線BLと、列方向に延在する複数のデータ線DLとを有している。複数のワード線WLは、例えば、行列状に配置された複数のスイッチ素子Swの行ごとに1本ずつ割り当てられている。複数のビット線BLは、例えば、行列状に配置された複数のスイッチ素子Swの列ごとに1本ずつ割り当てられている。複数のデータ線DLは、例えば、行列状に配置された複数の不揮発性素子R1の列ごとに1本ずつ割り当てられている。
第2の実施の形態では、スイッチ素子Swとして、図2に記載の半導体装置1が設けられている場合が例示されていたが、例えば、図68に示したように、図46に記載の半導体装置1が設けられていてもよい。このとき、1つのゲート部23を共有する2つのトランジスタTr1,Tr2が、メモリ素子2Aごとに1つずつ割り当てられていてもよい。また、第2の実施の形態において、スイッチ素子Swとして、例えば、図47に記載の半導体装置1が設けられていてもよい。
(1)
溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部と
を備えた
半導体装置。
(2)
前記応力印加部は、以下の(a)〜(d)のうち少なくとも1つを含んで構成されている
(1)に記載の半導体装置。
(a)前記半導体層の上面側に設けられた第1応力印加膜
(b)前記半導体層の裏面側に設けられた第2応力印加膜
(c)前記チャネル部の両脇に設けられた第3応力印加膜
(d)前記チャネル部の格子定数とは異なる格子定数の前記第1拡散部およ
び前記第2拡散部のうち少なくとも一方の拡散部
(3)
前記応力印加部は、前記チャネル部に対してコンプレッシブ応力を与えるように構成され、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記チャネル部が[110]面に形成され、かつチャネル方位が<110>方向となっている
(1)または(2)に記載の半導体装置。
(4)
前記応力印加部は、前記チャネル部に対してテンソル応力を与えるように構成され、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記チャネル部が[110]面に形成され、かつチャネル方位が<100>方向となっている
(1)または(2)に記載の半導体装置。
(5)
前記応力印加部は、前記チャネル部に対してテンソル応力を与えるように構成され、
前記第1拡散部、前記第2拡散部および前記チャネル部がn型トランジスタで構成され、
前記チャネル部が[100]面に形成され、かつチャネル方位が<110>方向となっている
(1)または(2)に記載の半導体装置。
(6)
前記チャネル部が、GeあるいはSiGeを含んで構成されている
(1)ないし(5)のいずれか1つに記載の半導体装置。
(7)
前記第1拡散部および前記第2拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも大きくなっており、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記チャネル部が[110]面に形成され、かつチャネル方位が<110>方向となっている
(2)に記載の半導体装置。
(8)
前記第1拡散部および前記第2拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも小さくなっており、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記チャネル部が[110]面に形成され、かつチャネル方位が<100>方向となっている
(2)に記載の半導体装置。
(9)
前記第1拡散部および前記第2拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも小さくなっており、
前記第1拡散部、前記第2拡散部および前記チャネル部がn型トランジスタで構成され、
前記チャネル部が[100]面に形成され、かつチャネル方位が<110>方向となっている
(2)に記載の半導体装置。
(10)
前記第3応力印加膜の上面は、前記第2拡散部の上面よりも低い箇所に形成され、
前記第1応力印加膜は、前記第2拡散部の上面および前記第3応力印加膜の上面に形成されている
(2)に記載の半導体装置。
(11)
前記第3応力印加膜の裏面は、前記第1拡散部の裏面よりも窪んだ箇所に形成され、
前記第2応力印加膜は、前記第1拡散部の上面および前記第3応力印加膜の裏面に形成されている
(2)に記載の半導体装置。
(12)
前記チャネル部は、前記溝部の内部で互いに対向する2つの側面にそれぞれ形成されている
(1)ないし(11)のいずれか1つに記載の半導体装置。
(13)
前記チャネル部は、前記溝部の内部で互いに対向する2つの第1側面に形成された第1チャネル部と、前記第1側面に隣接する側面であって、かつ前記第1側面と直交する2つの第2側面に形成された第2チャネル部とを有する
(1)ないし(11)のいずれか1つに記載の半導体装置。
(14)
前記チャネル部は、前記溝部の内部で互いに対向する2つの第1側面に形成された第1チャネル部と、前記第1側面に隣接する側面であって、かつ前記第1側面と直交する2つの第2側面に形成された第2チャネル部とを有し、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記第1チャネル部は[110]面に形成され、かつ前記第1チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部は[100]面に形成され、かつ前記第2チャネル部のチャネル方位が<110>方向となっており、
前記第1チャネル部のチャネル幅が、前記第2チャネル部のチャネル幅よりも広くなっている
(13)に記載の半導体装置。
(15)
前記チャネル部は、前記溝部の内部で互いに対向する2つの第1側面に形成された第1チャネル部と、前記第1側面に隣接する側面であって、かつ前記第1側面と直交する2つの第2側面に形成された第2チャネル部とを有し、
前記第1拡散部、前記第2拡散部および前記チャネル部がn型トランジスタで構成され、
前記第1チャネル部は[110]面に形成され、かつ前記第1チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部は[100]面に形成され、かつ前記第2チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部のチャネル幅が、前記第1チャネル部のチャネル幅よりも広くなっている
(13)に記載の半導体装置。
(16)
前記第1電極部と前記第1拡散部との間に、ダイポールを発生し、かつトンネル電流が流れる程度に薄い絶縁膜をさらに備えた
(1)ないし(15)のいずれか1つに記載の半導体装置。
(17)
前記溝部の内部であって、かつ当該溝部の底部側に埋め込まれた絶縁層をさらに備え、
前記ゲート部は、前記絶縁層上に形成されている
(1)ないし(16)のいずれか1つに記載の半導体装置。
(18)
不揮発性素子または揮発性素子と、前記不揮発性素子または前記揮発性素子に流れる電流を制御するスイッチ素子とを含み、
前記スイッチ素子は、
溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部と
を有する
メモリ回路。
(19)
前記不揮発性素子は、MTJ(Magnetic tunnel junctions)素子である
(18)に記載のメモリ回路。
(20)
溝部を有する半導体層において、前記溝部を介して、前記溝部の底部に第1拡散部を形成するとともに、前記溝部の上端部に第2拡散部を形成し、これにより、前記第1拡散部と前記第2拡散部との間にチャネル部を形成することと、
前記溝部の内面を含む表面全体に、シリコン酸化物よりも比誘電率が高いhigh−k材料でゲート絶縁膜を形成したのち、前記溝部の内部であって、かつ前記チャネル部と対向する位置に金属材料からなるゲート部を形成し、さらに、前記ゲート絶縁膜のうち前記溝部からはみ出した部分を除去することと、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部を形成することと
を含む
半導体装置の製造方法。
(21)
第1導電型の第1半導体層、第2導電型の第2半導体層および前記第1導電型の第3半導体層がこの順に形成された半導体層を貫通する溝部を形成したのち、前記溝部の内部であって、かつ前記溝部の底面側に絶縁層を形成することと、
前記絶縁層が形成された前記溝部の内面を含む表面全体に、シリコン酸化物よりも比誘電率が高いhigh−k材料でゲート絶縁膜を形成したのち、前記溝部の内部であって、かつ前記第2半導体層と対向する位置に金属材料からなるゲート部を形成し、これにより、前記第2半導体層にチャネル部を形成し、さらに、前記ゲート絶縁膜のうち前記溝部からはみ出した部分を除去することと、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部を形成することと
を含む
半導体装置の製造方法。
(22)
前記半導体層の裏面側に前記第1拡散部と電気的に接続された第1電極部と、前記半導体層の上面側に前記第2拡散部と電気的に接続された第2電極部と、前記半導体層の上面側に前記ゲート部と電気的に接続された第3電極部を形成することと
をさらに含む
(20)または(21)に記載の半導体装置の製造方法。
Claims (19)
- 溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と
を備え、
前記応力印加部は、以下の(a)〜(d)のうち少なくとも1つを含んで構成され、
前記第3応力印加膜の上面は、前記第2拡散部の上面よりも低い箇所に形成され、
前記第1応力印加膜は、前記第2拡散部の上面および前記第3応力印加膜の上面に形成されている
半導体装置。
(a)前記半導体層の上面側に設けられた第1応力印加膜
(b)前記半導体層の裏面側に設けられた第2応力印加膜
(c)前記チャネル部の両脇に設けられた第3応力印加膜
(d)前記チャネル部の格子定数とは異なる格子定数の前記第1拡散部および前記第2拡散部のうち少なくとも一方の拡散部 - 溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と
を備え、
前記応力印加部は、以下の(a)〜(d)のうち少なくとも1つを含んで構成され、
前記第3応力印加膜の裏面は、前記第1拡散部の裏面よりも窪んだ箇所に形成され、
前記第2応力印加膜は、前記第1拡散部の上面および前記第3応力印加膜の裏面に形成されている
半導体装置。
(a)前記半導体層の上面側に設けられた第1応力印加膜
(b)前記半導体層の裏面側に設けられた第2応力印加膜
(c)前記チャネル部の両脇に設けられた第3応力印加膜
(d)前記チャネル部の格子定数とは異なる格子定数の前記第1拡散部および前記第2拡散部のうち少なくとも一方の拡散部 - 前記応力印加部は、前記チャネル部に対してコンプレッシブ応力を与えるように構成され、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記チャネル部が[110]面に形成され、かつチャネル方位が<110>方向となっている
請求項1または請求項2に記載の半導体装置。 - 前記応力印加部は、前記チャネル部に対してテンソル応力を与えるように構成され、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記チャネル部が[110]面に形成され、かつチャネル方位が<100>方向となっている
請求項1または請求項2に記載の半導体装置。 - 前記応力印加部は、前記チャネル部に対してテンソル応力を与えるように構成され、
前記第1拡散部、前記第2拡散部および前記チャネル部がn型トランジスタで構成され、
前記チャネル部が[100]面に形成され、かつチャネル方位が<110>方向となっている
請求項1または請求項2に記載の半導体装置。 - 前記チャネル部が、GeあるいはSiGeを含んで構成されている
請求項1ないし5のいずれか一項に記載の半導体装置。 - 前記第1拡散部および前記第2拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも大きくなっており、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記チャネル部が[110]面に形成され、かつチャネル方位が<110>方向となっている
請求項1または請求項2に記載の半導体装置。 - 前記第1拡散部および前記第2拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも小さくなっており、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記チャネル部が[110]面に形成され、かつチャネル方位が<100>方向となっている
請求項1または請求項2に記載の半導体装置。 - 前記第1拡散部および前記第2拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも小さくなっており、
前記第1拡散部、前記第2拡散部および前記チャネル部がn型トランジスタで構成され、
前記チャネル部が[100]面に形成され、かつチャネル方位が<110>方向となっている
請求項1または請求項2に記載の半導体装置。 - 前記チャネル部は、前記溝部の内部で互いに対向する2つの側面にそれぞれ形成されている
請求項1ないし請求項9のいずれか一項に記載の半導体装置。 - 溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と
を備え、
前記チャネル部は、前記溝部の内部で互いに対向する2つの第1側面に形成された第1チャネル部と、前記第1側面に隣接する側面であって、かつ前記第1側面と直交する2つの第2側面に形成された第2チャネル部とを有し、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記第1チャネル部は[110]面に形成され、かつ前記第1チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部は[100]面に形成され、かつ前記第2チャネル部のチャネル方位が<110>方向となっており、
前記第1チャネル部のチャネル幅が、前記第2チャネル部のチャネル幅よりも広くなっている
半導体装置。 - 溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と
を備え、
前記チャネル部は、前記溝部の内部で互いに対向する2つの第1側面に形成された第1チャネル部と、前記第1側面に隣接する側面であって、かつ前記第1側面と直交する2つの第2側面に形成された第2チャネル部とを有し、
前記第1拡散部、前記第2拡散部および前記チャネル部がn型トランジスタで構成され、
前記第1チャネル部は[110]面に形成され、かつ前記第1チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部は[100]面に形成され、かつ前記第2チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部のチャネル幅が、前記第1チャネル部のチャネル幅よりも広くなっている
半導体装置。 - 溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と、
前記第1電極部と前記第1拡散部との間に設けられた、ダイポールを発生し、かつトンネル電流が流れる程度に薄い絶縁膜と
を備えた
半導体装置。 - 前記溝部の内部であって、かつ当該溝部の底部側に埋め込まれた絶縁層をさらに備え、
前記ゲート部は、前記絶縁層上に形成されている
請求項1ないし請求項13のいずれか一項に記載の半導体装置。 - 不揮発性素子または揮発性素子と、前記不揮発性素子または前記揮発性素子に流れる電流を制御するスイッチ素子とを含み、
前記スイッチ素子は、
溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と
を有し、
前記応力印加部は、以下の(a)〜(d)のうち少なくとも1つを含んで構成され、
前記第3応力印加膜の上面は、前記第2拡散部の上面よりも低い箇所に形成され、
前記第1応力印加膜は、前記第2拡散部の上面および前記第3応力印加膜の上面に形成されている
半導体装置。
(a)前記半導体層の上面側に設けられた第1応力印加膜
(b)前記半導体層の裏面側に設けられた第2応力印加膜
(c)前記チャネル部の両脇に設けられた第3応力印加膜
(d)前記チャネル部の格子定数とは異なる格子定数の前記第1拡散部および前記第2拡散部のうち少なくとも一方の拡散部
メモリ回路。 - 不揮発性素子または揮発性素子と、前記不揮発性素子または前記揮発性素子に流れる電流を制御するスイッチ素子とを含み、
前記スイッチ素子は、
溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と
を有し、
前記応力印加部は、以下の(a)〜(d)のうち少なくとも1つを含んで構成され、
前記第3応力印加膜の裏面は、前記第1拡散部の裏面よりも窪んだ箇所に形成され、
前記第2応力印加膜は、前記第1拡散部の上面および前記第3応力印加膜の裏面に形成されている
メモリ回路。
(a)前記半導体層の上面側に設けられた第1応力印加膜
(b)前記半導体層の裏面側に設けられた第2応力印加膜
(c)前記チャネル部の両脇に設けられた第3応力印加膜
(d)前記チャネル部の格子定数とは異なる格子定数の前記第1拡散部および前記第2拡散部のうち少なくとも一方の拡散部 - 不揮発性素子または揮発性素子と、前記不揮発性素子または前記揮発性素子に流れる電流を制御するスイッチ素子とを含み、
前記スイッチ素子は、
溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と
を備え、
前記チャネル部は、前記溝部の内部で互いに対向する2つの第1側面に形成された第1チャネル部と、前記第1側面に隣接する側面であって、かつ前記第1側面と直交する2つの第2側面に形成された第2チャネル部とを有し、
前記第1拡散部、前記第2拡散部および前記チャネル部がp型トランジスタで構成され、
前記第1チャネル部は[110]面に形成され、かつ前記第1チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部は[100]面に形成され、かつ前記第2チャネル部のチャネル方位が<110>方向となっており、
前記第1チャネル部のチャネル幅が、前記第2チャネル部のチャネル幅よりも広くなっている
メモリ回路。 - 不揮発性素子または揮発性素子と、前記不揮発性素子または前記揮発性素子に流れる電流を制御するスイッチ素子とを含み、
前記スイッチ素子は、
溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第1拡散部と、
前記半導体層のうち、前記溝部の上端部に形成された第2拡散部と、
前記半導体層のうち、前記第1拡散部と前記第2拡散部との間に形成されたチャネル部と、
前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
前記第1拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第1電極部と、
前記第2拡散部と電気的に接続され、前記半導体層の上面側に設けられた第2電極部と、
前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第3電極部と、
前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ(compressive)応力もしくはテンソル(tensile)応力を加える応力印加部と
を備え、
前記チャネル部は、前記溝部の内部で互いに対向する2つの第1側面に形成された第1チャネル部と、前記第1側面に隣接する側面であって、かつ前記第1側面と直交する2つの第2側面に形成された第2チャネル部とを有し、
前記第1拡散部、前記第2拡散部および前記チャネル部がn型トランジスタで構成され、
前記第1チャネル部は[110]面に形成され、かつ前記第1チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部は[100]面に形成され、かつ前記第2チャネル部のチャネル方位が<110>方向となっており、
前記第2チャネル部のチャネル幅が、前記第1チャネル部のチャネル幅よりも広くなっている
メモリ回路。 - 前記不揮発性素子は、MTJ(Magnetic tunnel junctions)素子である
請求項15ないし請求項18のいずれか一項に記載のメモリ回路。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014001806 | 2014-01-08 | ||
JP2014001806 | 2014-01-08 | ||
PCT/JP2014/082871 WO2015104947A1 (ja) | 2014-01-08 | 2014-12-11 | 半導体装置、メモリ回路、および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2015104947A1 JPWO2015104947A1 (ja) | 2017-03-23 |
JP6439705B2 true JP6439705B2 (ja) | 2018-12-19 |
Family
ID=53523785
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015556744A Active JP6439705B2 (ja) | 2014-01-08 | 2014-12-11 | 半導体装置およびメモリ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10269867B2 (ja) |
JP (1) | JP6439705B2 (ja) |
CN (1) | CN105874578B (ja) |
TW (1) | TWI689920B (ja) |
WO (1) | WO2015104947A1 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015082564A (ja) * | 2013-10-22 | 2015-04-27 | ソニー株式会社 | メモリセル構造、メモリ製造方法、メモリ装置 |
US9847416B1 (en) * | 2016-11-15 | 2017-12-19 | Globalfoundries Inc. | Performance-enhanced vertical device and method of forming thereof |
US10916582B2 (en) * | 2017-12-30 | 2021-02-09 | Spin Memory, Inc. | Vertically-strained silicon device for use with a perpendicular magnetic tunnel junction (PMTJ) |
JP2019192869A (ja) * | 2018-04-27 | 2019-10-31 | 東芝メモリ株式会社 | 半導体記憶装置 |
US10910435B2 (en) * | 2019-03-27 | 2021-02-02 | International Business Machines Corporation | Stackable symmetrical operation memory bit cell structure with bidirectional selectors |
US11164816B2 (en) | 2019-09-05 | 2021-11-02 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
JP7365306B2 (ja) | 2020-09-09 | 2023-10-19 | 株式会社東芝 | 半導体装置 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6781195B2 (en) * | 2001-01-23 | 2004-08-24 | Semiconductor Components Industries, L.L.C. | Semiconductor bidirectional switching device and method |
KR100399436B1 (ko) * | 2001-03-28 | 2003-09-29 | 주식회사 하이닉스반도체 | 마그네틱 램 및 그 형성방법 |
JP4301816B2 (ja) * | 2003-01-06 | 2009-07-22 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
US6943407B2 (en) * | 2003-06-17 | 2005-09-13 | International Business Machines Corporation | Low leakage heterojunction vertical transistors and high performance devices thereof |
TWI263328B (en) * | 2005-01-04 | 2006-10-01 | Samsung Electronics Co Ltd | Semiconductor devices having faceted channels and methods of fabricating such devices |
JP2006245267A (ja) * | 2005-03-03 | 2006-09-14 | Fujitsu Ltd | 半導体装置 |
JP2007329239A (ja) * | 2006-06-07 | 2007-12-20 | Sharp Corp | パワーicデバイス及びその製造方法 |
JP5072392B2 (ja) | 2007-03-08 | 2012-11-14 | 株式会社東芝 | 縦型スピントランジスタ及びその製造方法 |
JP2009130098A (ja) * | 2007-11-22 | 2009-06-11 | Toyota Motor Corp | 半導体装置の製造方法 |
WO2009095997A1 (ja) * | 2008-01-29 | 2009-08-06 | Unisantis Electronics (Japan) Ltd. | 半導体装置およびその製造方法 |
WO2010010865A1 (ja) * | 2008-07-22 | 2010-01-28 | 日本電気株式会社 | 半導体装置 |
US8237195B2 (en) * | 2008-09-29 | 2012-08-07 | Fairchild Semiconductor Corporation | Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate |
KR101333914B1 (ko) * | 2011-02-22 | 2013-11-27 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 진보된 실리콘 프로세스로 감소된 소프트 에러 레이트(ser)를 갖는 반도체 디바이스를 제조하는 방법 및 그러한 반도체 디바이스 |
US8466513B2 (en) * | 2011-06-13 | 2013-06-18 | Semiconductor Components Industries, Llc | Semiconductor device with enhanced mobility and method |
JP5852863B2 (ja) * | 2011-11-28 | 2016-02-03 | 株式会社日立製作所 | 4h−SiC半導体素子及び半導体装置 |
JP2013187482A (ja) * | 2012-03-09 | 2013-09-19 | Fuji Electric Co Ltd | Mos型半導体装置およびその製造方法 |
-
2014
- 2014-12-03 TW TW103142026A patent/TWI689920B/zh active
- 2014-12-11 JP JP2015556744A patent/JP6439705B2/ja active Active
- 2014-12-11 WO PCT/JP2014/082871 patent/WO2015104947A1/ja active Application Filing
- 2014-12-11 US US15/107,977 patent/US10269867B2/en active Active
- 2014-12-11 CN CN201480071921.5A patent/CN105874578B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
WO2015104947A1 (ja) | 2015-07-16 |
US10269867B2 (en) | 2019-04-23 |
TWI689920B (zh) | 2020-04-01 |
JPWO2015104947A1 (ja) | 2017-03-23 |
TW201532039A (zh) | 2015-08-16 |
US20160322422A1 (en) | 2016-11-03 |
CN105874578A (zh) | 2016-08-17 |
CN105874578B (zh) | 2019-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6439705B2 (ja) | 半導体装置およびメモリ回路 | |
KR100657964B1 (ko) | 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자 및 랜덤 액세스 메모리 | |
TWI604596B (zh) | 記憶胞、非揮發性半導體記憶裝置、及非揮發性半導體記憶裝置之製造方法 | |
KR101050034B1 (ko) | 상이한 도전성 타입 영역들에 유리한 게이트들을 포함하는플로팅 바디 메모리 셀 | |
US8124976B2 (en) | Semiconductor device and method of manufacturing the same | |
JP5864058B2 (ja) | 半導体装置 | |
JP6081704B2 (ja) | 半導体メモリ装置 | |
US20060131666A1 (en) | Field effect transistor with buried gate pattern | |
JP2008166808A (ja) | 半導体素子及びその製造方法 | |
KR101177282B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
JP4429798B2 (ja) | フィン型チャネルfetを用いたシステムlsi及びその製造方法 | |
JP2008153355A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP2011014753A (ja) | 半導体装置 | |
KR100842905B1 (ko) | 벌크 실리콘을 이용한 더블 게이트 1-트랜지스터 디램 셀과이를 구비한 디램 소자 및 그의 제조방법 | |
JP5450480B2 (ja) | 半導体装置 | |
JP2006012991A (ja) | 半導体記憶装置 | |
KR100866125B1 (ko) | 스위치드 스토리지 노드 콘택 구조를 이용한 디램 | |
KR100790905B1 (ko) | 반도체 메모리 소자 | |
JP4480541B2 (ja) | 不揮発性半導体記憶装置 | |
JP3880492B2 (ja) | 半導体記憶装置 | |
KR20060097896A (ko) | 반도체 기억장치 및 그 제조방법 | |
KR20060118898A (ko) | 반도체 기억 소자들 및 그 제조방법들 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171207 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20171207 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180814 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20181023 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20181105 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6439705 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |