WO2015104947A1 - 半導体装置、メモリ回路、および半導体装置の製造方法 - Google Patents

半導体装置、メモリ回路、および半導体装置の製造方法 Download PDF

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孝司 横山
梅林　拓
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Definitions

  • the present technology relates to a semiconductor device in which a channel of a transistor is formed in a normal direction of a substrate surface and a memory circuit including the semiconductor device.
  • the present technology also relates to a method for manufacturing the semiconductor device.
  • Patent Document 1 proposes to provide a transistor channel in a direction perpendicular to the substrate surface.
  • a semiconductor device includes a first diffusion section, a second diffusion section, a channel section, a gate section, a first electrode section, a second electrode section, a third electrode section, and a stress application section.
  • the first diffusion portion is formed at or near the bottom of the groove in the semiconductor layer having the groove.
  • the second diffusion part is formed in the upper end part of the groove part in the semiconductor layer.
  • the channel part is formed between the first diffusion part and the second diffusion part in the semiconductor layer.
  • the gate portion is embedded in the groove portion and at a position facing the channel portion.
  • the first electrode part is electrically connected to the first diffusion part and is provided on the back side of the semiconductor layer.
  • the second electrode part is electrically connected to the second diffusion part and is provided on the upper surface side of the semiconductor layer.
  • the third electrode portion is electrically connected to the gate portion and is provided on the upper surface side of the semiconductor layer.
  • the stress applying unit applies a compressive stress or a tensor stress to the channel portion in the normal direction of the semiconductor layer.
  • a memory circuit includes a nonvolatile element or a volatile element, and a switch element that controls a current flowing through the nonvolatile element or the volatile element.
  • the switch element has the same components as the semiconductor device described above.
  • a method for manufacturing a semiconductor device includes the following four procedures. (1) In the semiconductor layer having a groove portion, a first diffusion portion is formed at the bottom portion of the groove portion via the groove portion, and a second diffusion portion is formed at the upper end portion of the groove portion, whereby the first diffusion portion and the first diffusion portion are formed. (2) After forming a gate insulating film with a high-k material having a relative dielectric constant higher than that of silicon oxide on the entire surface including the inner surface of the groove portion, the channel portion is formed between the two diffusion portions. Forming a gate portion made of a metal material inside at a position facing the channel portion, and further removing a portion of the gate insulating film protruding from the groove portion.
  • the semiconductor layer Forming a stress applying portion for applying compressive stress or tensor stress in the normal direction of the first electrode portion; and (4) a first electrode portion electrically connected to the first diffusion portion on the back side of the semiconductor layer.
  • the semiconductor layer A second electrode portion which is connected to the second diffusion portion and electrically to the side, forming a third electrode portion which is the gate portion electrically connected to the upper surface of the semiconductor layer
  • the first diffusion portion, the channel portion, and the second diffusion portion are arranged side by side in the normal direction of the semiconductor layer, and the gate portion is A buried gate type vertical transistor buried in the groove is provided in the semiconductor layer.
  • transistor characteristics can be improved as compared with a transistor in which all electrodes are provided on the upper surface side of the semiconductor layer.
  • a stress application unit that applies a compressive stress or a tensor stress in the normal direction of the semiconductor layer to the channel unit is provided. Thereby, transistor characteristics can be further improved.
  • a second electrode portion electrically connected to the second diffusion portion and a third electrode portion electrically connected to the gate portion are provided on the upper surface side of the semiconductor layer, and are electrically connected to the first diffusion portion.
  • the 1st electrode part connected to is provided in the back surface side of a semiconductor layer. Accordingly, the occupation area can be reduced as compared with a transistor in which all the electrodes are provided on the upper surface side of the semiconductor layer.
  • the stress applying unit is provided for the embedded gate type vertical transistor, and the electrode of the vertical transistor is formed on the semiconductor layer. Since it is provided on the upper surface side and the back surface side, it is possible to cope with the design shrink while improving the transistor characteristics.
  • the effect of the present technology is not necessarily limited to the effect described herein, and may be any effect described in the present specification.
  • FIG. 1 is a perspective configuration diagram of a semiconductor device according to a first embodiment of the present technology.
  • FIG. 2 is a cross-sectional configuration view taken along line A-A ′ of the semiconductor device of FIG. 1.
  • FIG. 2 is a cross-sectional configuration view taken along line B-B ′ of the semiconductor device of FIG. 1.
  • FIG. 3 is a cross-sectional configuration view taken along line C-C ′ of the semiconductor device of FIG. 2.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line A-A ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 1.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line B-B ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 1. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG.
  • FIG. 14 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 13. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG.
  • FIG. 20 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 19. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line A-A ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 1.
  • FIG. 24 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 23.
  • FIG. 25 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 24.
  • FIG. 26 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 25.
  • FIG. 27 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 26.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line A-A ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 1.
  • FIG. 29 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 28.
  • FIG. 30 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 29.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line A-A ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 1.
  • FIG. 32 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 31.
  • FIG. 33 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 32.
  • FIG. 34 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 33.
  • FIG. 35 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 34.
  • FIG. 36 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 35.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line A-A ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 1.
  • FIG. 38 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 37.
  • FIG. 37 is a diagram illustrating a modification of the semiconductor device in FIG. 36.
  • FIG. 40 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line A-A ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 39. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG. It is a figure showing an example of the cross-sectional structure in the manufacturing process following FIG.
  • FIG. 43 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 42.
  • FIG. 40 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line A-A ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 39.
  • FIG. 40 is a diagram illustrating an example of a cross-sectional configuration at a position corresponding to the line A-A ′ of FIG. 1 in a semiconductor substrate used for manufacturing the semiconductor device of FIG. 39.
  • FIG. 45 is a diagram illustrating an example of a cross-sectional configuration in a manufacturing process subsequent to FIG. 44.
  • FIG. 40 is a diagram illustrating a modification of the semiconductor device in FIG. 39.
  • FIG. 47 is a diagram illustrating a modification of the semiconductor device in FIG. 46.
  • FIG. 4 is a diagram illustrating a modification of the semiconductor device in FIG. 3.
  • FIG. 6 is a diagram illustrating a modification of the semiconductor device in FIG. 4.
  • FIG. 6 is a diagram illustrating a modification of the semiconductor device in FIG. 4.
  • FIG. 5 is a diagram illustrating a modification of the semiconductor device in FIG. 2.
  • FIG. 37 is a diagram illustrating a modification of the semiconductor device in FIG. 36.
  • FIG. 40 is a diagram illustrating a modification of the semiconductor device in FIG. 39.
  • FIG. 47 is a diagram illustrating a modification of the semiconductor device in FIG. 46.
  • FIG. 5 is a diagram illustrating a modification of the semiconductor device in FIG. 2.
  • FIG. 37 is a diagram illustrating a modification of the semiconductor device in FIG. 36.
  • FIG. 40 is a diagram illustrating a modification of the semiconductor device in FIG. 39.
  • FIG. 47 is a diagram illustrating a modification of the semiconductor device in FIG. 46.
  • FIG. 5 is a diagram illustrating a modification of the semiconductor device in FIG. 2.
  • FIG. 37 is a diagram illustrating a modification of the semiconductor device in FIG. 36.
  • FIG. 40 is a diagram illustrating a modification of the semiconductor device in FIG. 39.
  • FIG. 47 is a diagram illustrating a modification of the semiconductor device in FIG. 46.
  • FIG. 5 is a diagram illustrating a modification of the semiconductor device in FIG. 2.
  • FIG. 37 is a diagram illustrating a modification of the semiconductor device in FIG. 36.
  • FIG. 40 is
  • FIG. 10 is a diagram illustrating a modification of the semiconductor device in FIG. 1.
  • FIG. 5 is a diagram illustrating a modification of the semiconductor device in FIG. 2.
  • FIG. 6 is a diagram illustrating a modification of the semiconductor device in FIG. 4. It is a figure showing an example of circuit composition of a memory circuit concerning a 2nd embodiment of this art.
  • FIG. 67 is a diagram illustrating an example of a cross-sectional configuration of the memory circuit in FIG. 66.
  • FIG. 67 is a diagram illustrating an example of a cross-sectional configuration of the memory circuit in FIG. 66.
  • FIG. 67 is a diagram illustrating a modification of the circuit configuration of the memory circuit in FIG. 66.
  • FIG. 67 is a diagram illustrating a modification of the circuit configuration of the memory circuit in FIG. 66.
  • FIG. 70 is a diagram illustrating a modification of the circuit configuration of the memory circuit in FIG. 69.
  • FIG. 1 illustrates a perspective configuration of a semiconductor device 1 according to the first embodiment of the present technology.
  • FIG. 2 illustrates an example of a cross-sectional configuration along the line AA ′ of the semiconductor device 1 of FIG.
  • FIG. 3 illustrates an example of a cross-sectional configuration taken along the line BB ′ of the semiconductor device 1 of FIG.
  • FIG. 4 illustrates an example of a cross-sectional configuration along the line CC ′ of the semiconductor device 1 of FIG.
  • the semiconductor device 1 includes a semiconductor layer 10 and a transistor 20 formed in the semiconductor layer 10.
  • the transistor 20 is a buried gate type vertical transistor.
  • the transistor 20 is a p-type MOS transistor or an n-type MOS transistor.
  • the transistor 20 includes two source / drain portions 21, a source / drain portion 22, a channel portion 23, a gate portion 24, an electrode portion 25, an electrode portion 26, an electrode portion 27, and a gate insulating film 28.
  • the source / drain part 21 corresponds to a specific example of “second diffusion part” of the present technology.
  • the source / drain part 22 corresponds to a specific example of “first diffusion part” of the present technology.
  • the channel unit 23 corresponds to a specific example of a “channel unit” of the present technology.
  • the gate unit 24 corresponds to a specific example of a “gate unit” of the present technology.
  • the electrode unit 25 corresponds to a specific example of “second electrode unit” of the present technology.
  • the electrode unit 26 corresponds to a specific example of “first electrode unit” of the present technology.
  • the electrode unit 27 corresponds to a specific example of “third electrode unit” of the present technology.
  • the semiconductor layer 10 is a silicon layer.
  • the semiconductor layer 10 is an n-type silicon layer.
  • the semiconductor layer 10 is a p-type silicon layer.
  • the semiconductor layer 10 may be a bulk silicon substrate, or may be a silicon layer separated from an SOI (Silicon-on-Insulator) substrate. In the following description, it is assumed that the semiconductor layer 10 is obtained by separating the silicon layer in the SOI substrate, but the semiconductor layer 10 is not limited to the one obtained by separating the silicon layer in the SOI substrate.
  • the semiconductor layer 10 has a groove 10A on the upper surface side.
  • the groove portion 10 ⁇ / b> A is formed by etching the semiconductor layer 10.
  • the groove 10 ⁇ / b> A has a depth that does not penetrate the semiconductor layer 10, and a predetermined gap exists between the bottom surface of the groove 10 ⁇ / b> A and the back surface of the semiconductor layer 10.
  • the gate insulating film 28 is formed on the inner surface of the groove 10A, and is formed on two side surfaces facing each other on the inner surface of the groove 10A.
  • the gate insulating film 28 is formed at a position facing the channel portion 23 on the side surface of the trench 10A.
  • the gate insulating film 28 is made of, for example, silicon oxide, and is made of, for example, SiO 2 or SiON.
  • the gate insulating film 28 may be formed of, for example, a high-k material having a relative dielectric constant higher than that of silicon oxide.
  • the high-k material is an insulating material having a high dielectric constant such as HfO 2 or ZrO 2 .
  • the gate leakage current can be reduced while increasing the insulating film capacitance (that is, reducing the thickness of the gate insulating film 28).
  • the source / drain portion 22 is formed at the bottom of the groove 10 ⁇ / b> A, and is formed between the bottom surface of the groove 10 ⁇ / b> A and the back surface of the semiconductor layer 10.
  • the source / drain portion 22 is a p-type semiconductor region.
  • the source / drain portion 22 is an n-type semiconductor region.
  • the two source / drain portions 21 are formed at the upper end portions (the upper end portions of the groove portion 10A) of the two side surfaces of the semiconductor layer 10 facing each other on the inner surface of the groove portion 10A.
  • the transistor 20 is a p-type MOS transistor
  • the two source / drain portions 21 are p-type semiconductor regions.
  • the transistor 20 is an n-type MOS transistor
  • the two source / drain portions 21 are n-type semiconductor regions.
  • the channel portion 23 is formed on the two side surfaces described above in the semiconductor layer 10, and is formed between each source / drain portion 21 and the source / drain portion 22.
  • the channel part 23 is a band-like region extending in the thickness direction of the semiconductor layer 10.
  • the channel portion 23 is formed, for example, on the (110) plane, and the channel orientation is the ⁇ 110> direction. Yes.
  • the channel orientation refers to the direction of current flowing through the channel portion 23.
  • the semiconductor layer 10 is a (110) layer or a (110) substrate.
  • the channel portion 23 is formed, for example, on the (110) plane, and the channel orientation is the ⁇ 100> direction. It may be.
  • the semiconductor layer 10 is a (100) layer or a (100) substrate.
  • the source / drain sections 21 and 22 and the channel section 23 constitute an n-type transistor, the channel section 23 is formed, for example, on the (001) plane and the channel orientation is the ⁇ 110> direction. Yes.
  • the semiconductor layer 10 is a (110) layer or a (110) substrate.
  • the gate part 24 is embedded in the groove part 10 ⁇ / b> A and at a position facing the channel part 23.
  • the gate portion 24 extends in a direction parallel to the two side surfaces (or channel portions 23) facing each other in the groove portion 10A.
  • the upper surface of the gate portion 24 is formed at a position lower than the upper end portion of the groove portion 10 ⁇ / b> A, and there is a step between the upper surface of the gate portion 24 and the upper surface of the source / drain portion 21.
  • An insulating layer 36 is provided in such a manner that the step is embedded.
  • the gate portion 24 is made of, for example, polysilicon or metal. When the gate insulating film 28 is made of silicon oxide, the gate portion 24 is made of, for example, polysilicon. In the case where the gate insulating film 28 is made of the high-k material, the gate portion 24 is made of metal.
  • the electrode part 25 is electrically connected to the source / drain part 21 and is provided on the upper surface side of the semiconductor layer 10.
  • the electrode part 25 has, for example, a contact hole shape.
  • the electrode part 25 is embedded with, for example, an insulating layer 37, and a wiring layer 41 electrically connected to the electrode part 25 is provided on the insulating layer 37.
  • a conductive layer 34 made of, for example, silicide (for example, NiSi) is provided between the electrode unit 25 and the source / drain unit 21.
  • the electrode part 26 is electrically connected to the source / drain part 22 and is provided on the back side of the semiconductor layer 10.
  • the electrode portion 26 has, for example, a column shape.
  • An insulating layer 38 is provided on the back side of the semiconductor layer 10.
  • the insulating layer 38 has openings at locations facing the source / drain portions 22.
  • the back surface of the source / drain portion 22 is exposed at the bottom surface of the opening of the insulating layer 38, and the wiring layer 42 is electrically connected to the source / drain portion 22 through the opening of the insulating layer 38.
  • a conductive layer 35 made of, for example, silicide (for example, NiSi) is provided between the electrode part 26 and the source / drain part 22, a conductive layer 35 made of, for example, silicide (for example, NiSi) is provided.
  • the electrode part 27 is electrically connected to the gate part 24 and is provided on the upper surface side of the semiconductor layer 10.
  • the electrode part 27 has, for example, a contact hole shape or a slit shape.
  • the electrode part 27 is embedded with, for example, an insulating layer 37, and a wiring layer 43 electrically connected to the electrode part 27 is provided on the insulating layer 37.
  • the semiconductor device 1 further includes a stress applying unit that applies compressive stress or tensor stress to the channel unit 23 in the normal direction of the semiconductor layer 10 (longitudinal direction of the channel unit 23). ing.
  • the semiconductor device 1 includes a stress application film 31, a stress application film 32, and an element isolation film 33 as stress application units.
  • the stress application film 31 and the stress application film 32 are arranged so as to sandwich the channel portion 23 from the vertical direction (the extending direction of the channel portion 23).
  • the element isolation film 33 is disposed so as to sandwich the channel portion 23 from the width direction of the channel portion 23.
  • the stress application film 31 corresponds to a specific example of “first stress application film” of the present technology.
  • the stress application film 32 corresponds to a specific example of “second stress application film” of the present technology.
  • the element isolation film 33 corresponds to a specific example of “third stress applying film” of the present technology.
  • the stress application film 31 is provided on the upper surface side of the semiconductor layer 10. Specifically, the stress application film 31 is provided in contact with the upper surfaces of the two source / drain portions 21 and extends in a direction orthogonal to the extending direction of the gate portion 24. The width of the stress application film 31 is wider than the width of the source / drain portion 21.
  • the stress application film 31 is a tensor film, and is configured to apply a compressive stress to the channel portion 23.
  • the stress application film 32 is provided on the back side of the semiconductor layer 10. Specifically, the stress application film 32 is provided at a position facing the back surface of the source / drain portion 22 and extends in a direction orthogonal to the extending direction of the gate portion 24. The width of the stress application film 32 is wider than the width of the source / drain portion 22. For example, as shown in FIG. 6, the stress application film 32 is a tensor film, and is configured to apply a compressive stress to the channel portion 23.
  • the element isolation film 33 is provided on both sides of the channel portion 23.
  • the element isolation film 33 is for electrically isolating the transistor 20 from other elements formed in the semiconductor layer 10.
  • the element isolation film 33 is configured by STI (Shallow trench isolation).
  • the element isolation film 33 is a tensor film, and is configured to apply a compressive stress to the channel portion 23.
  • the stress application film 31, the stress application film 32, and the element isolation film 33 are all tensor films and, for example, apply compressive stress to the channel portion 23 as shown in FIG. It is configured as follows.
  • the stress application film 31, the stress application film 32, and the element isolation film 33 may all be composed of a compressive film.
  • the stress application film 31, the stress application film 32, and the element isolation film 33 are configured to apply a tensor stress to the channel portion 23 as shown in FIG. 9, for example.
  • the stress application part is a tensor film, and is configured to apply a compressive stress to the channel part 23.
  • the stress application part is a compressive film, and is configured to apply a tensor stress to the channel part 23.
  • the source / drain portions 21 and 22 and the channel portion 23 constitute an n-type transistor
  • the channel portion 23 is formed on the (001) plane
  • the channel orientation is the ⁇ 110> direction.
  • the stress application part is a compressive film, and is configured to apply a tensor stress to the channel part 23.
  • the mobility is maximized by setting the formation surface and the channel orientation of the channel portion 23 as described above.
  • the transistor characteristics are further improved by setting the stress application portion as described above after the formation surface and the channel orientation of the channel portion 23 are set as described above.
  • FIGS. 12 to 22 are cross-sectional views taken along the line AA ′ in FIG.
  • FIG. 11 is a cross-sectional view of a portion corresponding to the line CC ′ in FIG.
  • the semiconductor substrate 100 is prepared (FIG. 10).
  • the semiconductor substrate 100 is an SOI substrate in which an insulating layer 38 made of SiO 2 is provided between the semiconductor layer 101 and the semiconductor layer 10.
  • the element isolation film 33 is provided on the semiconductor layer 10 of the semiconductor substrate 100 (FIG. 11). Specifically, a pair of element isolation films 33 are provided at positions facing each other with a location where the source / drain portion 21 is formed later.
  • the semiconductor layer 10 and the pair of element isolation films 33 are selectively used with the insulating layer 102 as a mask.
  • Etching is performed to form the groove 10A (FIG. 12).
  • a gate insulating film 28 is formed on the inner surface of the trench 10A. Specifically, after forming the gate insulating film 28 on the two side surfaces facing each other on the inner surface of the trench 10A (FIG. 13), the source / drain portion 22 is formed at the bottom of the trench 10A via the trench 10A. (FIG. 14).
  • an insulating layer 36 is formed to fill the step between the upper surface of the gate portion 24 and the upper surface of the semiconductor layer 10 (FIG. 16).
  • the insulating layer 102 is removed.
  • the source / drain portion 21 is formed at the upper end portion of the groove portion 10A.
  • the source / drain portions 21 are formed one by one at the upper end portions of the two side surfaces facing each other in the groove portion 10A (the upper end portion of the groove portion 10A) (FIG. 17).
  • the channel portion 23 is formed between the source / drain portion 22 and the source / drain portion 21 (specifically, a position facing the gate portion 24).
  • a conductive layer 34 is formed on the two source / drain portions 21 (FIG. 18).
  • an insulating layer 37 is formed on the entire upper surface including the stress application film 31 (FIG. 19).
  • an opening is provided in a portion of the stress application film 31 and the insulating layer 37 that faces the upper surface of each source / drain portion 21, and the electrode portion 25 is formed in the opening, and is located at a position including the upper surface of the electrode portion 25.
  • a wiring layer 41 is formed (FIG. 20).
  • an opening is provided in a portion of the stress applying film 31 and the insulating layer 37 facing the upper surface of the gate portion 24, an electrode portion 27 is formed in the opening, and the wiring layer 43 is formed at a position including the upper surface of the electrode portion 27. (Not shown).
  • the manufacturing method shown above is suitable when the gate insulating film 28 is formed of silicon oxide.
  • a manufacturing method suitable for forming the gate insulating film 28 with the high-k material will be described below.
  • 23 to 27 show other examples of the manufacturing process of the semiconductor device 1 in order.
  • 23 to 27 are cross-sectional views of a portion corresponding to the line A-A ′ of FIG.
  • the groove 10A is formed in the semiconductor layer 10 through the same procedure as that shown in FIGS.
  • an insulating film 28a similar to the gate insulating film 28 is formed on the inner surface of the trench 10A.
  • an insulating film 28a similar to the gate insulating film 28 is formed on two side surfaces facing each other on the inner surface of the trench 10A (FIG. 23).
  • the source / drain part 22 is formed on the bottom of the groove 10A via the groove 10A. Further, a source / drain portion 21 is formed at the upper end of the groove 10A.
  • the source / drain portions 21 are formed one by one at the upper end portions of the two side surfaces facing each other in the groove portion 10A (the upper end portion of the groove portion 10A) (FIG. 24). As a result, a channel portion 23 is formed between the source / drain portion 22 and the source / drain portion 21.
  • the gate insulating film 28 is formed of the high-k material on the entire surface including the inner surface of the trench 10A (FIG. 25).
  • the gate portion 24 made of a metal material is formed so as to fill the groove portion 10A (FIG. 26).
  • an insulating layer 36 that fills the step between the upper surface of the gate portion 24 and the upper surface of the semiconductor layer 10 is formed (FIG. 26).
  • portions of the insulating layer 102 and the gate insulating film 28 that protrude from the trench 10A are removed (FIG. 27).
  • the conductive layer 34, the stress applying film 31, the insulating layer 37, the electrode part 25, the wiring layer 41, the electrode part 27, and the wiring layer 43 are formed by a method similar to the manufacturing method shown above (FIG. 18 to FIG. 18). FIG. 20).
  • the conductive layer 35 is formed (see FIGS. 21 and 22).
  • the stress applying film 32, the electrode 26, and the wiring layer 42 are formed by a method similar to the manufacturing method shown above (see FIG. 2). Even in this case, the semiconductor device 1 of the present embodiment is manufactured.
  • the transistor 20 is turned off and no current flows.
  • the source / drain section 22, the channel section 23, and the source / drain section 21 are arranged side by side in the normal direction of the semiconductor layer 10, and the gate section 24 is embedded in the trench section 10A.
  • a vertical transistor is provided in the semiconductor layer 10. Accordingly, as compared with a transistor in which all electrodes are provided on the upper surface side of the semiconductor layer, the channel length and the channel width can be easily increased, so that transistor characteristics can be improved.
  • a stress applying unit that applies a compressive stress or a tensor stress in the normal direction of the semiconductor layer 10 is provided for the channel unit 23. Thereby, transistor characteristics can be further improved.
  • an electrode part 25 electrically connected to the source / drain part 21 and an electrode part 27 electrically connected to the gate part 24 are provided on the upper surface side of the semiconductor layer 10.
  • An electrically connected electrode portion 26 is provided on the back side of the semiconductor layer 10. Accordingly, the occupation area can be reduced as compared with a transistor in which all the electrodes are provided on the upper surface side of the semiconductor layer. Therefore, it is possible to cope with the design shrink while improving the transistor characteristics.
  • the source / drain portion 22 is formed in the semiconductor layer 10 via the bottom surface of the groove portion 10A.
  • the source / drain 103 is formed near the back surface of the semiconductor layer 10 by using, for example, an ion implantation method.
  • the separation layer 104 having a conductivity type different from that of the source / drain portion 103 is formed by using, for example, an ion implantation method. It forms in places other than the place which forms. As a result, the remaining source / drain portion 103 becomes the source / drain portion 22.
  • a groove 10 ⁇ / b> A having a depth reaching the source / drain 22 is formed. Thereafter, the semiconductor device 1 is manufactured through the same processes as those described in the above embodiment.
  • the semiconductor layer 10 may be formed by epitaxial crystal growth.
  • FIGS. 31 to 36 show an example of the manufacturing process of the semiconductor device 1 according to this modification in order. 31, FIG. 32, and FIGS. 34 to 36 are cross-sectional views taken along the line AA ′ in FIG. 33 is a cross-sectional view of a portion corresponding to the line CC ′ of FIG.
  • a semiconductor substrate 200 provided with an insulating layer 38 between the semiconductor layer 101 and the semiconductor layer 105 is prepared (FIG. 31).
  • semiconductor layers 106, 107, and 108 are formed in this order on the semiconductor layer 105 by performing epitaxial crystal growth (FIG. 32). At this time, the conductivity types of the semiconductor layers 105, 106, and 108 are different from the conductivity type of the semiconductor layer 107.
  • a pair of element isolation films 33 are formed on the semiconductor layers 105, 106, 107, and 108 (FIG. 33).
  • the pair of element isolation films 33 is formed by the same method as the manufacturing method in the above embodiment.
  • an isolation layer 109 having a conductivity type different from that of the semiconductor layers 105 and 106 is formed in a portion of the semiconductor layers 105 and 106 other than the portion where the source / drain portion 22 is formed by using ion implantation, for example. (FIG. 34). As a result, the remaining semiconductor layers 105 and 106 become the source / drain portions 22.
  • the semiconductor layer 10 is selectively etched using the insulating layer 102 as a mask to form a groove 10A (FIG. 35).
  • the groove 10A is formed so that the source / drain 22 is the bottom of the groove 10A.
  • the semiconductor device 1 having the cross-sectional configuration as shown in FIG. 36 is manufactured through the same steps as those described in the above embodiment.
  • the source / drain portions 21 and 22 may be formed on the semiconductor layer 10 by epitaxial crystal growth.
  • 37 and 38 show an example of the manufacturing process of the semiconductor device 1 according to this modification in order.
  • 37 and 38 are cross-sectional views of a portion corresponding to the line AA ′ in FIG.
  • a groove 10A is formed in the semiconductor layer 10 (FIG. 37).
  • the semiconductor layer is stacked by performing epitaxial crystal growth on the entire top surface including the groove 10A.
  • the source / drain portion 22 is formed at the bottom of the trench 10A, and the source / drain portion 21 is formed at a portion other than the trench 10A on the upper surface of the semiconductor layer 10 (FIG. 38).
  • the semiconductor device 1 is manufactured through the same steps as those described in the above embodiment.
  • the source / drain portions 21 and 22 are formed by one epitaxial crystal growth. Therefore, the source / drain portions 21 and 22 can be formed very easily as compared with the manufacturing method according to the above embodiment.
  • the semiconductor device 1 has two channel parts 23 for one source / drain part 22.
  • the semiconductor device 1 may include, for example, two source / drain portions 22 and one channel portion 23 for each source / drain portion 22.
  • FIG. 39 illustrates an example of a cross-sectional configuration of the semiconductor device 1 according to this modification.
  • FIG. 39 corresponds to a cross section at a position corresponding to the line A-A ′ of FIG. 1 in the semiconductor device 1 according to the present modification.
  • the groove portion 10 ⁇ / b> A is formed so as to penetrate the semiconductor layers 105, 106, 107, and 108 without forming the isolation layer 109. This corresponds to the semiconductor layer 105, 106, 107, 108 separated into two.
  • the semiconductor device 1 shown in FIG. 39 has two semiconductor layers 105 corresponding to the source / drain portions 22 in the vicinity of the bottom of the groove 10A. Specifically, the two semiconductor layers 105 are formed in the groove portions. One 10A is provided in each of two regions facing each other with the bottom surface therebetween.
  • the semiconductor device 1 shown in FIG. 39 has two semiconductor layers 106 corresponding to the source / drain portions 22 in the vicinity of the bottom of the trench 10A. Specifically, the two semiconductor layers 106 are provided. , One in each of two regions facing each other with the bottom surface of the groove 10A in between.
  • the semiconductor device 1 shown in FIG. 39 has two semiconductor layers 108 corresponding to the source / drain portions 21 at the upper end of the trench 10A.
  • the two semiconductor layers 108 are One in each of two regions facing each other with the upper portion of the groove portion 10A in between.
  • the semiconductor device 1 shown in FIG. 39 includes two semiconductor layers 107 including the channel portion 23. Specifically, the two semiconductor layers 107 are opposed to each other with the groove portion 10A interposed therebetween. One in each area. Each semiconductor layer 107 is provided between the semiconductor layer 106 and the semiconductor layer 108. Therefore, the semiconductor device 1 illustrated in FIG. 39 includes two stacked bodies in which the semiconductor layers 105, 106, 107, and 108 are stacked in this order, one in each of two regions facing each other with the groove 10A interposed therebetween. is doing.
  • the semiconductor device 1 shown in FIG. 39 includes one gate portion 24 in the groove portion 10A.
  • One gate portion 24 is shared by two channel portions 23 provided on both sides of the groove portion 10A. Therefore, in the semiconductor device 1 illustrated in FIG. 39, the transistor 20 includes two transistors Tr ⁇ b> 1 and Tr ⁇ b> 2 that share one gate part 24.
  • a semiconductor device 1 illustrated in FIG. 39 includes an insulating layer 110 embedded on the bottom side of the groove 10A, and an insulating layer 29 provided between the insulating layer 110 and the side surfaces of the semiconductor layers 105 and 106. .
  • the upper surfaces of the insulating layer 110 and the insulating layer 29 are, for example, in the same plane as the interface between the semiconductor layer 106 and the semiconductor layer 107 or at a position higher than the interface.
  • the semiconductor device 1 shown in FIG. 39 further includes a gate portion 24 embedded in the groove portion 10 ⁇ / b> A and at a position facing the channel portion 23.
  • the gate part 24 is formed on the insulating layer 110.
  • the position of the bottom surface of the gate portion 24 is defined by the positions of the top surfaces of the insulating layer 110 and the insulating layer 29.
  • the upper surface of the gate portion 24 is formed at a position lower than the upper end portion of the groove portion 10A, and is, for example, in the same plane as the boundary surface between the semiconductor layer 107 and the semiconductor layer 108, or the boundary surface thereof. Is in a lower position.
  • An insulating layer 36 is provided in such a manner that the step is embedded.
  • one electrode portion 25, 26 is further provided for the transistor Tr1, and one electrode portion 25, 26 is also provided for the transistor Tr2. .
  • 40 to 43 show an example of the manufacturing process of the semiconductor device 1 shown in FIG. 39 in order.
  • 40 to 43 are cross-sectional views of a portion corresponding to the line AA ′ in FIG.
  • semiconductor layers 106, 107, and 108 are formed in this order on the semiconductor substrate 200 (FIG. 32). At this time, the conductivity types of the semiconductor layers 105, 106, and 108 are different from the conductivity type of the semiconductor layer 107.
  • a pair of element isolation films 33 are formed on the semiconductor layers 105 to 108 (FIG. 33).
  • an insulating layer 102 having a strip-shaped opening across the pair of element isolation films 33 is formed on the upper surface of the semiconductor layer 108, the semiconductor layers 105 to 108 and the pair of element isolation films 33 are formed using the insulating layer 102 as a mask.
  • the groove 10A is formed by selective etching (FIG. 40).
  • the insulating film 29 and the insulating layer 110 are formed inside the groove 10A and on the bottom side of the groove 10A.
  • the insulating film 29 is formed on two side surfaces facing each other inside the groove portion 10A and on the bottom side of the groove portion 10A, and inside the groove portion 10A and at the bottom surface of the groove portion 10A.
  • the insulating layer 110 is formed so as to bury the side (FIGS. 41 and 42).
  • the insulating layers 29 are formed on the entire side surface of the groove 10A by oxidizing the semiconductor layers 105 to 108 exposed on the side surface of the groove 10A.
  • the insulating layer 110 is etched (etched back) together with the insulating film 29, thereby forming the inside of the groove portion 10A.
  • the insulating film 29 and the insulating layer 110 are formed only on the bottom surface side of the groove 10A.
  • the insulating film 29 and the insulating layer 110 are so formed that the upper surfaces of the insulating film 29 and the insulating layer 110 are flush with or higher than the boundary surface between the semiconductor layer 106 and the semiconductor layer 107.
  • the layer 110 is etched (etched back) (FIG. 42).
  • the gate insulating film 28 is formed on the inner surface of the groove 10A in which the insulating film 29 and the insulating layer 110 are formed on the bottom surface side. Specifically, the gate insulating film 28 is formed on two side surfaces facing each other on the inner surface of the trench 10A (FIG. 43). Subsequently, the gate portion 24 is formed so as to fill the groove portion 10A. Specifically, the gate portion 24 is formed inside the trench portion 10A and at a position facing the semiconductor layer 107 (FIG. 43). Thereby, the channel portion 23 is formed in the semiconductor layer 107.
  • the gate portion 24 is etched to leave the gate portion 24 only in the groove portion 10A.
  • the gate portion 24 is etched so that the upper surface of the gate portion 24 is flush with or lower than the boundary surface between the semiconductor layer 107 and the semiconductor layer 108.
  • the insulating layer 36 is formed so as to fill the groove 10A (FIG. 43).
  • the conductive portion 34, the stress application film 31, the insulating layer 37, the electrode portion 25, the wiring layer 41, the conductive layer 35, the stress application film 32, and the wiring layer 42 are formed in the same manner as in the above embodiment. In this way, the semiconductor device 1 is manufactured.
  • the manufacturing method shown above is a suitable method when the gate insulating film 28 is formed of silicon oxide.
  • a manufacturing method suitable for forming the gate insulating film 28 with the high-k material will be described below.
  • 44 and 45 show another example of the manufacturing process of the semiconductor device 1 in order.
  • 44 and 45 are cross-sectional views of a portion corresponding to the line A-A ′ of FIG.
  • the insulating film 29 and the insulating layer 110 are formed inside the trench 10A and on the bottom side of the trench 10A.
  • the gate insulating film 28 is formed of the high-k material over the entire surface including the inner surface of the trench 10A (FIG. 44).
  • the gate portion 24 made of a metal material is formed in the groove portion 10A and at a position facing the semiconductor layer 107 (FIG. 44). Thereby, the channel portion 23 is formed in the semiconductor layer 107.
  • the insulating layer 36 is formed so as to fill the groove 10A (FIG. 44).
  • portions of the insulating layer 102 and the gate insulating film 28 that protrude from the trench 10A are removed (FIG. 45). Thereafter, the conductive portion 34, the stress application film 31, the insulating layer 37, the electrode portion 25, the wiring layer 41, the conductive layer 35, the stress application film 32, and the wiring layer 42 are formed in the same manner as in the above embodiment. In this way, the semiconductor device 1 is manufactured.
  • the transistor 20 is constituted by two transistors Tr1 and Tr2 that share one gate portion 24. Even in this case, the semiconductor device 1 according to this modification has the same effect as the semiconductor device 1 of the above-described embodiment.
  • the semiconductor layers 105, 106, and 108 corresponding to the source / drain portions 21 and 22 are formed by one epitaxial crystal growth. Therefore, the semiconductor layers 105, 106, and 108 can be formed very easily as compared with the manufacturing method according to the above embodiment.
  • the position of the bottom surface of the gate portion 24 is defined by the thicknesses of the insulating film 29 and the insulating layer 110.
  • the thicknesses of the insulating film 29 and the insulating layer 110 are defined by adjusting the etch back amount. That is, the position where the channel portion 23 is formed can be adjusted by adjusting the etching back amounts of the insulating film 29 and the insulating layer 110.
  • the lower end of the gate portion 24 can be adjusted to a desired position with respect to the boundary between the channel portion 23 and the source / drain portion 22, so that the transistor characteristics can be arbitrarily adjusted.
  • the wiring layers 41 and 42 are shared by the two transistors Tr1 and Tr2.
  • the wiring layers 41 and 42 may be separately assigned to the two transistors Tr1 and Tr2.
  • the transistor Tr1 and the transistor Tr2 can be driven independently of each other.
  • an insulating layer 111 that separates the gate portion 24 into two may be provided inside the groove portion 10A.
  • the transistor Tr2 illustrated in FIG. 47 does not share the gate portion 24 with other transistors (for example, the transistor Tr1), and has a gate portion 24 uniquely.
  • the gate portion 24 is formed inside the groove portion 10A, a groove is provided in the gate portion 24, the gate portion 24 is separated into two, and the insulating layer 111 is formed so as to fill the groove, thereby forming a transistor.
  • Each can have its own gate 24. Even in this case, the transistor Tr1 and the transistor Tr2 can be driven independently of each other.
  • the semiconductor layers 106, 107, and 108 may function as a stress application unit.
  • the semiconductor layers 105, 106, 108 and the channel portion 23 constitute a p-type transistor, the channel portion 23 is formed on the (110) plane, and the channel orientation is the ⁇ 110> direction, the semiconductor layer 106
  • the lattice constant of at least one of the semiconductor layers 108 is larger than the lattice constant of the semiconductor layer 107.
  • the semiconductor layers 105, 106, and 108 and the channel portion 23 constitute a p-type transistor
  • the channel portion 23 is formed on the (110) plane, and the channel orientation is the ⁇ 100> direction
  • the semiconductor The lattice constant of at least one of the layer 106 and the semiconductor layer 108 is smaller than the lattice constant of the semiconductor layer 107.
  • the semiconductor layers 105, 106, 108 and the channel portion 23 constitute an n-type transistor, the channel portion 23 is formed on the (001) plane, and the channel orientation is the ⁇ 110> direction
  • the lattice constant of at least one of the semiconductor layer 106 and the semiconductor layer 108 is smaller than the lattice constant of the semiconductor layer 107.
  • the semiconductor layers 106, 107, and 108 are made of a material whose lattice constant can be adjusted, and for example, contain SiGe.
  • the semiconductor layers 106, 107, and 108 function as stress applying portions.
  • the transistor characteristics can be further improved not only by the action of the stress application films 31 and 32 and the element isolation film 33 but also by the action of the semiconductor layers 106, 107 and 108.
  • this modified example can be applied to modified example 2. That is, in the above description, the semiconductor layers 105 and 106 may be read as the source / drain portion 22 and the semiconductor layer 108 may be read as the source / drain portion 21. Therefore, even when this modification is applied to Modification 2, not only the action by the stress application films 31 and 32 and the element isolation film 33 but also the action by the source / drain portion 22 and the semiconductor layers 106, 107, and 108. Thus, transistor characteristics can be further improved.
  • the insulating layer 36 may have a convex portion 36A at a portion facing the source / drain part 22.
  • the insulating layer 36 may have a convex portion 36 ⁇ / b> A at a portion facing the source / drain portion 22.
  • the protrusions 36 ⁇ / b> A can be formed by etching back portions other than the portions facing the source / drain portions 22.
  • the stress application film 31 is formed on the upper surface of the convex portion 36A and the surfaces of the concave portions on both sides of the convex portion 36A. As a result, the stress applied from the stress application film 31 to the channel portion 23 can be further increased.
  • the upper surface of the element isolation film 33 may be formed at a position lower than the upper surface of the source / drain part 21.
  • the upper surface of the element isolation film 33 may be formed at a position lower than the upper surface of the source / drain portion 21.
  • the upper part of the source / drain part 21 (or the conductive layer 34) constitutes the convex part 10B in relation to the upper surface of the element isolation film 33.
  • the upper surface of the element isolation film 33 can be made lower than the upper surface of the source / drain portion 21 by etching back the element isolation film 33.
  • the stress application film 31 is formed on the upper surface of the source / drain part 21 (or the conductive layer 34) and the element isolation film 33. Formed on the upper surface of the substrate. That is, the stress application film 31 is formed across the convex portion 10B. As a result, the stress applied from the stress application film 31 to the channel portion 23 can be further increased.
  • the back surface of the element isolation film 33 may be formed at a location recessed from the back surface of the source / drain part 22.
  • the back surface of the element isolation film 33 may be formed at a location recessed from the back surface of the source / drain portion 22.
  • the lower portion of the source / drain portion 22 (or the conductive layer 35) constitutes the convex portion 10C in relation to the upper surface of the element isolation film 33.
  • the back surface of the element isolation film 33 can be recessed from the back surface of the source / drain portion 22.
  • the stress applying film 32 is formed on the back surface of the source / drain part 22 (or the conductive layer 35) and the element isolation film 33 by making the back surface of the element isolation film 33 recessed from the back surface of the source / drain part 22. It is formed on the back surface. That is, the stress application film 32 is formed across the convex portion 10C. As a result, the stress applied from the stress application film 32 to the channel portion 23 can be further increased.
  • the semiconductor layer 101 may be a Ge substrate or a Ge layer. At this time, the semiconductor layers 10, 106, 107, and 108 are Ge layers, and the channel portion 23 is formed in the Ge layer. In such a case, the transistor characteristics can be further improved by the action of the channel portion 23 formed in the Ge layer.
  • the semiconductor layer 101 may be a SiGe substrate or a SiGe layer. At this time, the semiconductor layers 10, 106, 107, and 108 are SiGe layers, and the channel portion 23 is formed in the SiGe layer. In such a case, the transistor characteristics can be further improved by the action of the channel portion 23 formed in the SiGe layer.
  • the source / drain portions 21 and 22 and the channel portion 23, or the semiconductor layers 105, 106 and 108, and the channel portion 23 constitute a p-type transistor, and the channel portion 23 further comprises (110). It may be formed on the surface and the channel orientation may be the ⁇ 110> direction. At this time, it is preferable that the stress applying unit is configured to apply a compressive stress to the channel unit 23.
  • the source / drain portions 21 and 22 and the channel portion 23, or the semiconductor layers 105, 106, and 108 and the channel portion 23 constitute a p-type transistor. 110) plane and the channel orientation may be the ⁇ 100> direction.
  • the stress applying unit is configured to apply a tensor stress to the channel unit 23.
  • the source / drain portions 21 and 22 and the channel portion 23, or the semiconductor layers 105, 106 and 108, and the channel portion 23 constitute an n-type transistor. (001) plane and the channel orientation may be the ⁇ 110> direction.
  • the stress applying unit is configured to apply a tensor stress to the channel unit 23.
  • the mobility can be maximized by setting the formation surface and the channel orientation of the channel portion 23 as described above.
  • the transistor characteristics can be further improved by setting the stress application part as described above after the formation surface and the channel orientation of the channel part 23 as described above.
  • the stress application unit includes the stress application films 31 and 32 and the element isolation film 33.
  • the stress application unit is configured to include at least one of the stress application films 31 and 32 and the element isolation film 33. Also good.
  • the stress application film 31 may be omitted.
  • an insulating layer 39 that has no or almost no action of applying stress to the channel portion 23 is provided. It may be provided.
  • the insulating layer 36 may be omitted.
  • the insulating layer 36 may be omitted, and the stress applying film 31 may be provided at a place where the insulating layer 36 was present. At this time, for example, the stress application film 32 may be omitted.
  • the channel portion 23 has two side surfaces that have the same plane orientation and face each other, and two side faces that have the same plane orientation and face each other. And may be formed.
  • the channel portion 23 has two side surfaces (first side surfaces) facing each other inside the groove portion 10A and two side surfaces (first side surfaces) adjacent to one first side surface and orthogonal to the first side surface. 2 side surfaces).
  • the channel portion 23 has two channel portions 23a provided one by one with respect to two side surfaces 10D facing each other on the inner surface of the groove portion 10A. Further, for example, as shown in FIG. 63, the channel portion 23 is a side surface adjacent to one of the side surfaces 10D, and is provided with two two ones with respect to the two side surfaces 10E orthogonal to the side surface 10D. It has a channel portion 23b.
  • the gate part 24 is provided not only in contact with the two channel parts 23a but also in contact with the two channel parts 23b. Therefore, for example, as illustrated in FIG. 63, the gate portion 24 has a cross shape when viewed from the normal direction of the semiconductor layer 10.
  • the channel width can be increased by the channel width of the two channel portions 23b as compared with the case where only the two channel portions 23a are provided. Thereby, transistor characteristics can be further improved.
  • the channel portion 23a is formed in the (110) plane
  • the channel orientation of the channel portion 23a is the ⁇ 110> direction
  • the channel portion 23b is formed in the (001) plane
  • the channel orientation of the channel portion 23b. Is in the ⁇ 110> direction.
  • the channel width of the channel portion 23 a is It is preferable that the channel width of the portion 23b is wider. This is because in the p-type transistor, the mobility in the (110) plane and the ⁇ 110> direction is higher than that in the (001) plane and the ⁇ 110> direction.
  • the channel width of the channel portion 23b is The channel width is preferably wider than 23a. This is because in the n-type transistor, the (001) plane and the ⁇ 110> direction have higher mobility than the (110) plane and the ⁇ 110> direction.
  • a dipole is generated between the electrode part 26 and the conductive layer 35 or the source / drain part 22 and a tunnel current flows.
  • a thin insulating film (specifically, a thickness of 1 nm or less) may be provided.
  • the insulating film 51 is thin enough to generate a dipole between the electrode portion 26 and the conductive layer 35 and a tunnel current flows (specifically, a thickness of 1 nm or less). May be provided.
  • the insulating film 51 includes, for example, TiO 2 , Al 2 O 3 , La 2 O 3 , an Hf-based material, or a Ta-based material.
  • the gate insulating film 28 is made of the high-k material and the gate portion 24 is made of a metal material, the conductive layer 35 or the conductive layer 35 is formed by a dipole generated at the interface of the gate insulating film 28.
  • the height of the Schottky barrier between the source / drain portion 22 and the gate portion 24 can be lowered. As a result, a tunnel current can flow through the gate insulating film 28.
  • the element isolation film 33 may not penetrate the semiconductor layer 10 or the semiconductor layers 105 to 108.
  • the element isolation film 33 may not penetrate the semiconductor layer 10, and a part of the semiconductor layer 10 may exist at the bottom of the element isolation film 33.
  • the semiconductor device 1 according to this modification has the same effect as the semiconductor device 1 of the above-described embodiment.
  • FIG. 66 illustrates a circuit configuration of the memory circuit 2 according to the second embodiment of the present technology.
  • the memory circuit 2 includes a plurality of memory elements 2A arranged in a matrix.
  • Each memory element 2A includes a nonvolatile element R1 and a switch element Sw.
  • the plurality of nonvolatile elements R1 are arranged in a row example, and the plurality of switch elements Sw are also arranged in a row example.
  • the plurality of switch elements Sw are allocated one by one for each nonvolatile element R1.
  • the memory circuit 2 further includes a plurality of word lines WL extending in the row direction, a plurality of bit lines BL extending in the column direction, and a plurality of data lines DL extending in the column direction.
  • one word line WL is assigned to each row of the plurality of switch elements Sw arranged in a matrix.
  • one bit line BL is assigned to each column of the plurality of switch elements Sw arranged in a matrix.
  • one data line DL is allocated to each column of the plurality of nonvolatile elements R1 arranged in a matrix.
  • Nonvolatile element R1 is, for example, an MTJ (Magnetic Tunnel) element, a resistance change film, a ferroelectric film, or the like.
  • the MTJ element has a structure in which an insulating layer is sandwiched between two ferromagnetic layers. One ferromagnetic layer has a fixed magnetization, and the other ferromagnetic layer has a variable magnetization.
  • the direction of magnetization of one ferromagnetic layer is fixed, and the other is changed, so that information is held by the difference in resistance value.
  • the resistance is high when the magnetic directions of the two magnetic layers are different, and the resistance is low at the same time.
  • the stored content (1 or 0) is read by passing a current through the MTJ element and detecting it.
  • the resistance change film changes the resistance by applying a set voltage or a reset voltage.
  • the resistance increases when a reset voltage is applied, and the resistance decreases when a set voltage is applied.
  • the stored content (1 or 0) is read by passing a current through the resistance change film and detecting it.
  • the hysteresis of the ferroelectric is utilized, and a voltage is applied to the ferroelectric film to cause spontaneous polarization to be positive or negative.
  • the stored content (1 or 0) is read by passing a current through the ferroelectric film and detecting it.
  • the switch element Sw is the semiconductor device 1 according to the above-described embodiment and its modified examples (modified examples 1 to 15).
  • the electrode part 27 is electrically connected to the word line WL
  • the electrode part 25 is electrically connected to the bit line BL
  • the electrode part 26 is electrically connected to one end of the nonvolatile element R1. It is connected to the.
  • the switch element Sw serves as a switch for determining whether or not to pass a current to the nonvolatile element R1. When the switch element Sw is turned on, a current flows through the nonvolatile element R1. When the switch element Sw is turned off, the current flowing through the nonvolatile element R1 is stopped.
  • the word line WL controls on / off of the switch element Sw.
  • the electrode portion 27 of the switch element Sw becomes a constant voltage, and the corresponding switch element Sw is turned on.
  • the bit line BL supplies a constant voltage to the electrode part 25 of the switch element Sw.
  • the data line DL is provided in a pair with the bit line BL, and is for forming a current path between the bit line BL and the data line DL.
  • FIG. 67 illustrates an example of a cross-sectional configuration of the memory circuit 2.
  • 67 shows a cross-sectional configuration of the memory circuit 2 when the semiconductor device 1 shown in FIG. 2 is provided as the switch element Sw.
  • a plurality of semiconductor devices 1 switch elements Sw
  • one nonvolatile element R1 is arranged at the bottom of each semiconductor device 1 (switch element Sw).
  • FIG. 67 two semiconductor devices 1 (switch elements Sw) arranged side by side in the row direction and two nonvolatile elements arranged one by one at the bottom of these two semiconductor devices 1 (switch elements Sw)
  • An example of a cross-sectional configuration of R1 is shown.
  • a wiring layer 41 (bit line BL) connected to the two electrode portions 25 is provided immediately above the two electrode portions 25, and is connected to the electrode portion 26 immediately below the electrode portion 26.
  • a nonvolatile element R1 is provided.
  • one end of the nonvolatile element R1 is connected to the electrode part 26, and the other end of the nonvolatile element R1 is connected to the data line DL via the conductive connection part 44.
  • the nonvolatile element R1 and the connection portion 44 are embedded in the insulating layer 45, and the data line DL is formed on the back surface of the insulating layer 45.
  • the semiconductor device 1 according to the above-described embodiment and its modified examples (modified examples 1 to 15) is used as the switch element Sw for controlling the current flowing through the nonvolatile element R1. Since the semiconductor device 1 has superior transistor characteristics compared to a transistor in which all electrodes are provided on the upper surface side of the semiconductor layer, for example, a material having high retention characteristics is selected as the material of the nonvolatile element R1. can do. As a result, performance stability as a memory can be ensured.
  • Second Embodiment the case where the semiconductor device 1 illustrated in FIG. 2 is provided as the switch element Sw is exemplified.
  • the semiconductor illustrated in FIG. A device 1 may be provided.
  • two transistors Tr1 and Tr2 sharing one gate part 23 may be assigned to each memory element 2A.
  • the semiconductor device 1 illustrated in FIG. 47 may be provided as the switch element Sw.
  • a volatile element R2 may be used instead of the nonvolatile element R1.
  • a common potential line for example, a ground line
  • the volatile element R2 is, for example, a capacitive element.
  • the plurality of memory elements 2A are arranged in a matrix, but may be arranged in a line. Further, for example, as shown in FIGS. 70 and 71, the memory circuit 2 may be composed of one memory element 2A.
  • a volatile element such as a capacitor may be provided instead of the nonvolatile element R.
  • the present technology has been described with the embodiment and its modifications.
  • the present technology is not limited to the above-described embodiment and the like, and various modifications are possible.
  • the effect described in this specification is an illustration to the last.
  • the effect of this technique is not limited to the effect described in this specification.
  • the present technology may have effects other than those described in the present specification.
  • the (110) plane is an example of the ⁇ 110 ⁇ plane
  • the (001) plane is an example of the ⁇ 100 ⁇ plane.
  • this technique can take the following composition.
  • a first diffusion part formed in the bottom of the groove or in the vicinity of the bottom;
  • a second diffusion part formed at the upper end of the groove part of the semiconductor layer;
  • a channel portion formed between the first diffusion portion and the second diffusion portion;
  • a first electrode part electrically connected to the first diffusion part and provided on the back side of the semiconductor layer;
  • a second electrode part electrically connected to the second diffusion part and provided on the upper surface side of the semiconductor layer;
  • a third electrode portion electrically connected to the gate portion and provided on the upper surface side of the semiconductor layer;
  • a semiconductor device comprising: a stress applying unit that applies a compressive stress or a tensor stress to the channel unit in a normal direction of the semiconductor layer.
  • the stress applying unit includes at least one of the following (a) to (d). (A) a first stress application film provided on the upper surface side of the semiconductor layer; (b) a second stress application film provided on the back surface side of the semiconductor layer; and (c) a first stress application film provided on both sides of the channel portion.
  • the stress applying part is configured to apply a compressive stress to the channel part
  • the first diffusion part, the second diffusion part and the channel part are configured by p-type transistors,
  • the stress applying unit is configured to give a tensor stress to the channel unit, The first diffusion part, the second diffusion part and the channel part are configured by p-type transistors, The semiconductor device according to (1) or (2), wherein the channel portion is formed in a ⁇ 110 ⁇ plane and a channel orientation is a ⁇ 100> direction.
  • the stress applying unit is configured to give a tensor stress to the channel unit, The first diffusion portion, the second diffusion portion, and the channel portion are configured by n-type transistors, The semiconductor device according to (1) or (2), wherein the channel portion is formed in a ⁇ 100 ⁇ plane and a channel orientation is a ⁇ 110> direction.
  • the lattice constant of at least one of the first diffusion part and the second diffusion part is larger than the lattice constant of the channel part,
  • the first diffusion part, the second diffusion part and the channel part are configured by p-type transistors,
  • the lattice constant of at least one of the first diffusion part and the second diffusion part is smaller than the lattice constant of the channel part,
  • the first diffusion part, the second diffusion part and the channel part are configured by p-type transistors,
  • the lattice constant of at least one of the first diffusion part and the second diffusion part is smaller than the lattice constant of the channel part,
  • the first diffusion portion, the second diffusion portion, and the channel portion are configured by n-type transistors,
  • the upper surface of the third stress application film is formed at a position lower than the upper surface of the second diffusion part, The semiconductor device according to (2), wherein the first stress application film is formed on an upper surface of the second diffusion portion and an upper surface of the third stress application film.
  • the back surface of the third stress application film is formed at a location recessed from the back surface of the first diffusion part, The semiconductor device according to (2), wherein the second stress application film is formed on an upper surface of the first diffusion portion and a back surface of the third stress application film.
  • the channel portion includes a first channel portion formed on two first side surfaces facing each other inside the groove portion, and two side surfaces adjacent to the first side surface and orthogonal to the first side surface.
  • the semiconductor device according to any one of (1) to (11), further including a second channel portion formed on the second side surface.
  • the channel portion includes a first channel portion formed on two first side surfaces facing each other inside the groove portion, and two side surfaces adjacent to the first side surface and orthogonal to the first side surface.
  • a second channel portion formed on the second side surface, The first diffusion part, the second diffusion part and the channel part are configured by p-type transistors,
  • the first channel portion is formed on a ⁇ 110 ⁇ plane, and the channel orientation of the first channel portion is a ⁇ 110> direction
  • the second channel portion is formed on a ⁇ 100 ⁇ plane, and the channel orientation of the second channel portion is a ⁇ 110> direction
  • the semiconductor device according to (13) wherein the channel width of the first channel portion is wider than the channel width of the second channel portion.
  • the channel portion includes a first channel portion formed on two first side surfaces facing each other inside the groove portion, and two side surfaces adjacent to the first side surface and orthogonal to the first side surface.
  • a second channel portion formed on the second side surface, The first diffusion portion, the second diffusion portion, and the channel portion are configured by n-type transistors,
  • the first channel portion is formed on a ⁇ 110 ⁇ plane, and the channel orientation of the first channel portion is a ⁇ 110> direction
  • the second channel portion is formed on a ⁇ 100 ⁇ plane, and the channel orientation of the second channel portion is a ⁇ 110> direction
  • the semiconductor device according to (13) wherein the channel width of the second channel portion is wider than the channel width of the first channel portion.
  • a non-volatile element or a volatile element, and a switch element for controlling a current flowing through the non-volatile element or the volatile element The switch element is Of the semiconductor layer having a groove, a first diffusion part formed in the bottom of the groove or in the vicinity of the bottom; A second diffusion part formed at the upper end of the groove part of the semiconductor layer; Of the semiconductor layer, a channel portion formed between the first diffusion portion and the second diffusion portion; A gate portion embedded in the groove portion and at a position facing the channel portion; A first electrode part electrically connected to the first diffusion part and provided on the back side of the semiconductor layer; A second electrode part electrically connected to the second diffusion part and provided on the upper surface side of the semiconductor layer; A third electrode portion electrically connected to the gate portion and provided on the upper surface side of the semiconductor layer; A memory circuit, comprising:
  • the nonvolatile element is an MTJ (Magnetic tunnel junctions) element.
  • the first diffusion portion is formed at the bottom portion of the groove portion via the groove portion, and the second diffusion portion is formed at the upper end portion of the groove portion. Forming a channel portion between the second diffusion portion; After forming a gate insulating film with a high-k material having a relative dielectric constant higher than that of silicon oxide on the entire surface including the inner surface of the groove portion, the gate insulating film is located inside the groove portion and at a position facing the channel portion.

Abstract

　本技術の半導体装置は、第１拡散部（２２）、第２拡散部（２１）、チャネル部（２３）、ゲート部（２４）および応力印加部（３１，３２，または３３）を備える。溝部（１０Ａ）を有する半導体層（１０）において、溝部（１０Ａ）の底部または底部の近傍に第１拡散部（２２）が、溝部（１０Ａ）の上端部に第２拡散部（２１）が、第１拡散部（２２）と第２拡散部（２１）との間にチャネル部（２３）がそれぞれ形成されている。溝部（１０Ａ）の内部であって、かつチャネル部（２３）と対向する位置にゲート部（２４）が埋め込まれている。応力印加部（３１，３２，または３３）は、チャネル部（２３）に対して、半導体層（１０）の法線方向にコンプレッシブ応力もしくはテンソル応力を加える。

Description

半導体装置、メモリ回路、および半導体装置の製造方法
　本技術は、トランジスタのチャネルが基板面の法線方向に形成された半導体装置およびそれを備えたメモリ回路に関する。また、本技術は、上記半導体装置の製造方法に関する。
　従来、ムーアの法則のスケーリング則に従い、デザインシュリンクをしてテクノロジーノードを進めることで、ＬＳＩの性能が向上してきた。昨今、２０ｎｍノード、１４ｎｍノードの開発が進められているが、トランジスタのショートチャネル特性を抑制することが課題となっている。例えば、ショートチャネル特性の悪化は、スタンバイ時のサブスレシュホールドリークによるリーク電流増大を招き、特に、ＳＲＡＭ等においてリーク電流が大きな問題となっている。よって、近年では、揮発性のメモリから不揮発性のメモリへの置き換えによる、消費電力の低減が急務となっており、各種不揮発メモリが開発されている。中でも、高速書き込み読み出しが可能である、Spin Transfer Torque- Magnetic tunnel junctions (ＳＴＴ－ＭＴＪ)への、期待が高まっている。
　高速書き込みの点からは、選択トランジスタの能力向上が重要である。一般に、書き込みの応答性と、保持特性はトレードオフの関係にあるため、能力の高いトランジスタを適用すると、ＭＴＪの材料として保持特性の高いものを選択することができる。その結果、さらに、メモリとしての性能安定性を確保できる。
　トランジスタ特性を改善する方策として、例えば、基板面に対して垂直方向にトランジスタのチャネルを設けることが特許文献１において提案されている。
特開２００４－２１４４５７号公報
　しかし、デザインシュリンクに対応するには、更なる改善を行うことが望ましい。
　従って、トランジスタ特性を改善しつつ、デザインシュリンクに対応することの可能な　半導体装置、メモリ回路、および半導体装置の製造方法を提供することが望ましい。
　本技術の一実施の形態の半導体装置は、第１拡散部、第２拡散部、チャネル部、ゲート部、第１電極部、第２電極部、第３電極部および応力印加部を備えている。第１拡散部は、溝部を有する半導体層のうち、溝部の底部または底部の近傍に形成されている。第２拡散部は、半導体層のうち、溝部の上端部に形成されている。チャネル部は、半導体層のうち、第１拡散部と第２拡散部との間に形成されている。ゲート部は、溝部の内部であって、かつチャネル部と対向する位置に埋め込まれている。第１電極部は、第１拡散部と電気的に接続され、半導体層の裏面側に設けられている。第２電極部は、第２拡散部と電気的に接続され、半導体層の上面側に設けられている。第３電極部は、ゲート部と電気的に接続され、半導体層の上面側に設けられている。応力印加部は、チャネル部に対して、半導体層の法線方向にコンプレッシブ（compressive）応力もしくはテンソル（tensile）応力を加える。
　本技術の一実施の形態のメモリ回路は、不揮発性素子または揮発性素子と、不揮発性素子または揮発性素子に流れる電流を制御するスイッチ素子とを含んでいる。スイッチ素子は、上記の半導体装置と同一の構成要素を有している。
　本技術の一実施の形態の半導体装置の製造方法は、以下の４つの手順を含むものである。
（１）溝部を有する半導体層において、溝部を介して、溝部の底部に第１拡散部を形成するとともに、溝部の上端部に第２拡散部を形成し、これにより、第１拡散部と第２拡散部との間にチャネル部を形成すること
（２）溝部の内面を含む表面全体に、シリコン酸化物よりも比誘電率が高いｈｉｇｈ－ｋ材料でゲート絶縁膜を形成したのち、溝部の内部であって、かつチャネル部と対向する位置に金属材料からなるゲート部を形成し、さらに、ゲート絶縁膜のうち溝部からはみ出した部分を除去すること
（３）チャネル部に対して、半導体層の法線方向にコンプレッシブ（compressive）応力もしくはテンソル（tensile）応力を加える応力印加部を形成すること
（４）半導体層の裏面側に第１拡散部と電気的に接続された第１電極部と、半導体層の上面側に第２拡散部と電気的に接続された第２電極部と、半導体層の上面側にゲート部と電気的に接続された第３電極部を形成すること
　本技術の一実施の形態の半導体装置、メモリ回路および半導体装置の製造方法では、第１拡散部、チャネル部および第２拡散部が半導体層の法線方向に並んで配置され、かつゲート部が溝部に埋め込まれた埋め込みゲート型の縦型トランジスタが半導体層に設けられている。これにより、全ての電極が半導体層の上面側に設けられたトランジスタと比べて、トランジスタ特性を改善することができる。また、チャネル部に対して半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部が設けられている。これにより、トランジスタ特性をさらに改善することができる。さらに、第２拡散部と電気的に接続された第２電極部と、ゲート部と電気的に接続された第３電極部が、半導体層の上面側に設けられ、第１拡散部と電気的に接続された第１電極部が、半導体層の裏面側に設けられている。これにより、全ての電極が半導体層の上面側に設けられたトランジスタと比べて、占有面積を小さくすることができる。
　本技術の一実施の形態の半導体装置、メモリ回路および半導体装置の製造方法によれば、埋め込みゲート型の縦型トランジスタに対して応力印加部を設け、さらに、縦型トランジスタの電極を半導体層の上面側と裏面側に設けるようにしたので、トランジスタ特性を改善しつつ、デザインシュリンクに対応することができる。本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
本技術の第１の実施の形態に係る半導体装置の斜視構成図である。 図１の半導体装置のＡ－Ａ’線における断面構成図である。 図１の半導体装置のＢ－Ｂ’線における断面構成図である。 図２の半導体装置のＣ－Ｃ’線における断面構成図である。 半導体層の上面側に設けられた応力印加膜によってチャネル部に印加される応力の一例を表す概念図である。 半導体層の裏面側に設けられた応力印加膜によってチャネル部に印加される応力の一例を表す概念図である。 素子分離膜によってチャネル部に印加される応力の一例を表す概念図である。 半導体層の上面側および裏面側に設けられた応力印加膜ならびに素子分離膜によってチャネル部に印加される応力の一例を表す概念図である。 半導体層の上面側および裏面側に設けられた応力印加膜ならびに素子分離膜によってチャネル部に印加される応力の一例を表す概念図である。 図１の半導体装置の製造に用いられる半導体基板における図１のＡ－Ａ’線に対応する位置での断面構成の一例を表す図である。 図１の半導体装置の製造に用いられる半導体基板における図１のＢ－Ｂ’線に対応する位置での断面構成の一例を表す図である。 図１０に続く製造工程における断面構成の一例を表す図である。 図１２に続く製造工程における断面構成の一例を表す図である。 図１３に続く製造工程における断面構成の一例を表す図である。 図１４に続く製造工程における断面構成の一例を表す図である。 図１５に続く製造工程における断面構成の一例を表す図である。 図１６に続く製造工程における断面構成の一例を表す図である。 図１７に続く製造工程における断面構成の一例を表す図である。 図１８に続く製造工程における断面構成の一例を表す図である。 図１９に続く製造工程における断面構成の一例を表す図である。 図２０に続く製造工程における断面構成の一例を表す図である。 図２１に続く製造工程における断面構成の一例を表す図である。 図１の半導体装置の製造に用いられる半導体基板における図１のＡ－Ａ’線に対応する位置での断面構成の一例を表す図である。 図２３に続く製造工程における断面構成の一例を表す図である。 図２４に続く製造工程における断面構成の一例を表す図である。 図２５に続く製造工程における断面構成の一例を表す図である。 図２６に続く製造工程における断面構成の一例を表す図である。 図１の半導体装置の製造に用いられる半導体基板における図１のＡ－Ａ’線に対応する位置での断面構成の一例を表す図である。 図２８に続く製造工程における断面構成の一例を表す図である。 図２９に続く製造工程における断面構成の一例を表す図である。 図１の半導体装置の製造に用いられる半導体基板における図１のＡ－Ａ’線に対応する位置での断面構成の一例を表す図である。 図３１に続く製造工程における断面構成の一例を表す図である。 図３２に続く製造工程における断面構成の一例を表す図である。 図３３に続く製造工程における断面構成の一例を表す図である。 図３４に続く製造工程における断面構成の一例を表す図である。 図３５に続く製造工程における断面構成の一例を表す図である。 図１の半導体装置の製造に用いられる半導体基板における図１のＡ－Ａ’線に対応する位置での断面構成の一例を表す図である。 図３７に続く製造工程における断面構成の一例を表す図である。 図３６の半導体装置の一変形例を表す図である。 図３９の半導体装置の製造に用いられる半導体基板における図１のＡ－Ａ’線に対応する位置での断面構成の一例を表す図である。 図４０に続く製造工程における断面構成の一例を表す図である。 図４１に続く製造工程における断面構成の一例を表す図である。 図４２に続く製造工程における断面構成の一例を表す図である。 図３９の半導体装置の製造に用いられる半導体基板における図１のＡ－Ａ’線に対応する位置での断面構成の一例を表す図である。 図４４に続く製造工程における断面構成の一例を表す図である。 図３９の半導体装置の一変形例を表す図である。 図４６の半導体装置の一変形例を表す図である。 図３の半導体装置の一変形例を表す図である。 図４の半導体装置の一変形例を表す図である。 図４の半導体装置の一変形例を表す図である。 図２の半導体装置の一変形例を表す図である。 図３６の半導体装置の一変形例を表す図である。 図３９の半導体装置の一変形例を表す図である。 図４６の半導体装置の一変形例を表す図である。 図２の半導体装置の一変形例を表す図である。 図３６の半導体装置の一変形例を表す図である。 図３９の半導体装置の一変形例を表す図である。 図４６の半導体装置の一変形例を表す図である。 図２の半導体装置の一変形例を表す図である。 図３６の半導体装置の一変形例を表す図である。 図３９の半導体装置の一変形例を表す図である。 図４６の半導体装置の一変形例を表す図である。 図１の半導体装置の一変形例を表す図である。 図２の半導体装置の一変形例を表す図である。 図４の半導体装置の一変形例を表す図である。 本技術の第２の実施の形態に係るメモリ回路の回路構成の一例を表す図である。 図６６のメモリ回路の断面構成の一例を表す図である。 図６６のメモリ回路の断面構成の一例を表す図である。 図６６のメモリ回路の回路構成の一変形例を表す図である。 図６６のメモリ回路の回路構成の一変形例を表す図である。 図６９のメモリ回路の回路構成の一変形例を表す図である。
　以下、本技術を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
 
１．第１の実施の形態（半導体装置）
２．第１の実施の形態の変形例（半導体装置）
３．第２の実施の形態（メモリ回路）
４．第２の実施の形態の変形例（メモリ回路）
 
＜１．第１の実施の形態＞
[構成]
　図１は、本技術の第１の実施の形態に係る半導体装置１の斜視構成を表したものである。図２は、図１の半導体装置１のＡ－Ａ’線における断面構成の一例を表したものである。図３は、図１の半導体装置１のＢ－Ｂ’線における断面構成の一例を表したものである。図４は、図２の半導体装置１のＣ－Ｃ’線における断面構成の一例を表したものである。この半導体装置１は、半導体層１０と、半導体層１０に形成されたトランジスタ２０とを備えている。
（トランジスタ２０）
　トランジスタ２０は、埋め込みゲート型の縦型トランジスタである。トランジスタ２０は、ｐ型ＭＯＳトランジスタ、または、ｎ型ＭＯＳトランジスタである。トランジスタ２０は、２つのソース・ドレイン部２１、ソース・ドレイン部２２、チャネル部２３、ゲート部２４、電極部２５、電極部２６、電極部２７およびゲート絶縁膜２８を備えている。なお、ソース・ドレイン部２１が、本技術の「第２拡散部」の一具体例に相当する。ソース・ドレイン部２２が、本技術の「第１拡散部」の一具体例に相当する。チャネル部２３が、本技術の「チャネル部」の一具体例に相当する。ゲート部２４が、本技術の「ゲート部」の一具体例に相当する。電極部２５が、本技術の「第２電極部」の一具体例に相当する。電極部２６が、本技術の「第１電極部」の一具体例に相当する。電極部２７が、本技術の「第３電極部」の一具体例に相当する。
　半導体層１０は、シリコン層である。トランジスタ２０がｐ型ＭＯＳトランジスタである場合には、半導体層１０は、ｎ型シリコン層である。トランジスタ２０がｎ型ＭＯＳトランジスタである場合には、半導体層１０は、ｐ型シリコン層である。ここで、半導体層１０は、バルク型のシリコン基板であってもよいし、ＳＯＩ(Silicon on Insulator)基板におけるシリコン層を分離したものであってもよい。なお、以下では、半導体層１０がＳＯＩ基板におけるシリコン層を分離したものであるとして説明を行うが、半導体層１０は、ＳＯＩ基板におけるシリコン層を分離したものに限定されるものではない。
　半導体層１０は、上面側に溝部１０Ａを有している。溝部１０Ａは、半導体層１０をエッチングすることにより形成されたものである。溝部１０Ａは、半導体層１０を貫通しない程度の深さとなっており、溝部１０Ａの底面と、半導体層１０の裏面との間には、所定の間隙が存在している。ゲート絶縁膜２８は、溝部１０Ａの内面に形成されており、溝部１０Ａの内面で互いに対向する２つの側面に形成されている。ゲート絶縁膜２８は、溝部１０Ａの側面のうちチャネル部２３と対向する位置に形成されている。ゲート絶縁膜２８は、例えば、酸化シリコンによって構成されており、例えば、ＳｉＯ２、ＳｉＯＮからなる。なお、ゲート絶縁膜２８は、例えば、シリコン酸化物よりも比誘電率が高いｈｉｇｈ－ｋ材料によって形成されていてもよい。上記ｈｉｇｈ－ｋ材料は、例えば、ＨｆＯ２、ＺｒＯ２などの誘電率の高い絶縁材料である。ゲート絶縁膜２８が上記ｈｉｇｈ－ｋ材料によって形成されている場合、絶縁膜容量を増大（つまり、ゲート絶縁膜２８の薄膜化）させつつ、ゲート漏れ電流を低減することができる。ソース・ドレイン部２２は、溝部１０Ａの底部に形成されており、溝部１０Ａの底面と、半導体層１０の裏面との間に形成されている。トランジスタ２０がｐ型ＭＯＳトランジスタである場合には、ソース・ドレイン部２２は、ｐ型半導体領域である。トランジスタ２０がｎ型ＭＯＳトランジスタである場合には、ソース・ドレイン部２２は、ｎ型半導体領域である。
　２つのソース・ドレイン部２１は、半導体層１０のうち、溝部１０Ａの内面で互いに対向する２つの側面の上端部（溝部１０Ａの上端部）に形成されている。トランジスタ２０がｐ型ＭＯＳトランジスタである場合には、２つのソース・ドレイン部２１は、ｐ型半導体領域である。トランジスタ２０がｎ型ＭＯＳトランジスタである場合には、２つのソース・ドレイン部２１は、ｎ型半導体領域である。
　チャネル部２３は、半導体層１０のうち、上述した２つの側面に形成され、各ソース・ドレイン部２１と、ソース・ドレイン部２２との間に形成される。チャネル部２３は、半導体層１０の厚さ方向に延在する帯状の領域である。ソース・ドレイン部２１、２２およびチャネル部２３がｐ型トランジスタを構成している場合には、チャネル部２３は、例えば、（１１０）面に形成され、かつチャネル方位が＜１１０＞方向となっている。チャネル方位とは、チャネル部２３に流れる電流の向きを指している。このとき、半導体層１０は、（１１０）層、または（１１０）基板となっている。なお、ソース・ドレイン部２１、２２およびチャネル部２３がｐ型トランジスタを構成している場合に、チャネル部２３は、例えば、（１１０）面に形成され、かつチャネル方位が＜１００＞方向となっていてもよい。このとき、半導体層１０は、（１００）層、または（１００）基板となっている。ソース・ドレイン部２１、２２およびチャネル部２３がｎ型トランジスタを構成している場合には、チャネル部２３は、例えば、（００１）面に形成され、かつチャネル方位が＜１１０＞方向となっている。このとき、半導体層１０は、（１１０）層、または（１１０）基板となっている。
　ゲート部２４は、溝部１０Ａの内部であって、かつチャネル部２３と対向する位置に埋め込まれている。ゲート部２４は、溝部１０Ａ内で互いに対向する２つの側面（またはチャネル部２３）と平行な方向に延在している。ゲート部２４の上面は、溝部１０Ａの上端部よりも低い箇所に形成されており、ゲート部２４の上面と、ソース・ドレイン部２１の上面との間には、段差が存在している。この段差を埋め込む態様で、絶縁層３６が設けられている。ゲート部２４は、例えば、ポリシリコン、または、メタルによって構成されている。ゲート絶縁膜２８が、酸化シリコンによって構成されている場合には、ゲート部２４は、例えば、ポリシリコンによって構成されている。ゲート絶縁膜２８が、上記ｈｉｇｈ－ｋ材料によって構成されている場合には、ゲート部２４は、メタルによって構成されている。
　電極部２５は、ソース・ドレイン部２１と電気的に接続され、半導体層１０の上面側に設けられている。電極部２５は、例えば、コンタクトホール形状となっている。電極部２５は、例えば、絶縁層３７によって埋め込まれており、電極部２５と電気的に接続された配線層４１が、絶縁層３７の上に設けられている。電極部２５と、ソース・ドレイン部２１との間には、例えば、シリサイド（例えばＮｉＳｉ）で構成された導電層３４が設けられている。
　電極部２６は、ソース・ドレイン部２２と電気的に接続され、半導体層１０の裏面側に設けられている。電極部２６は、例えば、柱形状となっている。半導体層１０の裏面側には、絶縁層３８が設けられている。絶縁層３８は、ソース・ドレイン部２２と対向する箇所に開口を有している。ソース・ドレイン部２２の裏面が、絶縁層３８の開口の底面に露出しており、配線層４２が、絶縁層３８の開口を介してソース・ドレイン部２２と電気的に接続されている。電極部２６と、ソース・ドレイン部２２との間には、例えば、シリサイド（例えばＮｉＳｉ）で構成された導電層３５が設けられている。
　電極部２７は、ゲート部２４と電気的に接続され、半導体層１０の上面側に設けられている。電極部２７は、例えば、コンタクトホール形状、またはスリット形状となっている。電極部２７は、例えば、絶縁層３７によって埋め込まれており、電極部２７と電気的に接続された配線層４３が、絶縁層３７の上に設けられている。
　半導体装置１は、さらに、チャネル部２３に対して、半導体層１０の法線方向（チャネル部２３の長手方向）にコンプレッシブ（compressive）応力もしくはテンソル（tensile）応力を加える応力印加部を有している。半導体装置１は、応力印加部として、応力印加膜３１、応力印加膜３２および素子分離膜３３を有している。応力印加膜３１および応力印加膜３２は、チャネル部２３を上下方向（チャネル部２３の延在方向）から挟み込むように配置されている。素子分離膜３３は、チャネル部２３を、チャネル部２３の幅方向から挟み込むように配置されている。なお、応力印加膜３１が、本技術の「第１応力印加膜」の一具体例に相当する。応力印加膜３２が、本技術の「第２応力印加膜」の一具体例に相当する。素子分離膜３３が、本技術の「第３応力印加膜」の一具体例に相当する。
　応力印加膜３１は、半導体層１０の上面側に設けられている。具体的には、応力印加膜３１は、２つのソース・ドレイン部２１の上面に接して設けられており、ゲート部２４の延在方向と直交する方向に延在している。応力印加膜３１の幅は、ソース・ドレイン部２１の幅よりも広くなっている。応力印加膜３１は、例えば、図５に示したように、テンソル膜であり、チャネル部２３に対してコンプレッシブ応力を与えるように構成されている。
　応力印加膜３２は、半導体層１０の裏面側に設けられている。具体的には、応力印加膜３２は、ソース・ドレイン部２２の裏面と対向する位置に設けられており、ゲート部２４の延在方向と直交する方向に延在している。応力印加膜３２の幅は、ソース・ドレイン部２２の幅よりも広くなっている。応力印加膜３２は、例えば、図６に示したように、テンソル膜であり、チャネル部２３に対してコンプレッシブ応力を与えるように構成されている。
　素子分離膜３３は、チャネル部２３の両脇に設けられている。素子分離膜３３は、トランジスタ２０を、半導体層１０に形成された他の素子から電気的に分離するためのものである。素子分離膜３３は、ＳＴＩ（Shallow trench isolation）によって構成されている。素子分離膜３３は、例えば、図７に示したように、テンソル膜であり、チャネル部２３に対してコンプレッシブ応力を与えるように構成されている。以上のことから、応力印加膜３１、応力印加膜３２および素子分離膜３３は、いずれも、テンソル膜であり、例えば、図８に示したように、チャネル部２３に対してコンプレッシブ応力を与えるように構成されている。
　なお、応力印加膜３１、応力印加膜３２および素子分離膜３３が、いずれも、コンプレッシブ膜で構成されていてもよい。この場合には、応力印加膜３１、応力印加膜３２および素子分離膜３３は、例えば、図９に示したように、チャネル部２３に対してテンソル応力を与えるように構成されている。
　ソース・ドレイン部２１、２２およびチャネル部２３がｐ型トランジスタを構成し、チャネル部２３が（１１０）面に形成され、かつチャネル方位が＜１１０＞方向となっているとする。この場合には、応力印加部は、テンソル膜であり、チャネル部２３に対してコンプレッシブ応力を与えるように構成されている。また、ソース・ドレイン部２１、２２およびチャネル部２３がｐ型トランジスタを構成し、チャネル部２３が、（１１０）面に形成され、かつチャネル方位が＜１００＞方向となっているとする。この場合には、応力印加部は、コンプレッシブ膜であり、チャネル部２３に対してテンソル応力を与えるように構成されている。また、ソース・ドレイン部２１、２２およびチャネル部２３がｎ型トランジスタを構成し、チャネル部２３が、（００１）面に形成され、かつチャネル方位が＜１１０＞方向となっているとする。この場合には、応力印加部は、コンプレッシブ膜であり、チャネル部２３に対してテンソル応力を与えるように構成されている。本実施の形態において、チャネル部２３の形成面やチャネル方位を上記のようにすることにより、移動度が最も大きくなる。さらに、本実施の形態において、チャネル部２３の形成面やチャネル方位を上記のようにした上で、応力印加部を上記のようにすることにより、トランジスタ特性が更に向上する。
[製造方法] 
　次に、本実施の形態の半導体装置１の製造方法の一例について説明する。図１０～図２２は、半導体装置１の製造工程の一例を順番に表したものである。なお、図１０、図１２～図２２は、図１のＡ－Ａ’線に対応する箇所の断面図である。図１１は、図２のＣ－Ｃ’線に対応する箇所の断面図である。
　まず、半導体基板１００を用意する（図１０）。半導体基板１００は、半導体層１０１と、半導体層１０との間にＳｉＯ２からなる絶縁層３８が設けられたＳＯＩ基板である。まず、半導体基板１００の半導体層１０に対して、素子分離膜３３を設ける（図１１）。具体的には、後にソース・ドレイン部２１を形成する箇所を間にして互いに対向する位置に一対の素子分離膜３３を設ける。
　次に、一対の素子分離膜３３を横切る帯状の開口を有する絶縁層１０２を半導体層１０の上面に形成したのち、絶縁層１０２をマスクとして、半導体層１０および一対の素子分離膜３３を選択的にエッチングすることにより、溝部１０Ａを形成する（図１２）。続いて、溝部１０Ａの内面に対してゲート絶縁膜２８を形成する。具体的には、溝部１０Ａの内面で互いに対向する２つの側面に対してゲート絶縁膜２８を形成したのち（図１３）、溝部１０Ａを介して、溝部１０Ａの底部にソース・ドレイン部２２を形成する（図１４）。次に、溝部１０Ａを埋め込むようにして、ゲート部２４を形成したのち（図１５）、ゲート部２４の上面と半導体層１０の上面との段差を埋め込む絶縁層３６を形成する（図１６）。次に、絶縁層１０２を除去する。続いて、溝部１０Ａの上端部にソース・ドレイン部２１を形成する。具体的には、溝部１０Ａ内で互いに対向する２つの側面の上端部（溝部１０Ａの上端部）に１つずつ、ソース・ドレイン部２１を形成する（図１７）。これにより、ソース・ドレイン部２２とソース・ドレイン部２１との間（具体的には、ゲート部２４と対向する位置）にチャネル部２３を形成する。その後、２つのソース・ドレイン部２１の上部に導電層３４を形成する（図１８）。
　次に、２つのソース・ドレイン部２１の上面に接する位置に応力印加膜３１を形成したのち、応力印加膜３１を含む上面全体に絶縁層３７を形成する（図１９）。次に、応力印加膜３１および絶縁層３７のうち各ソース・ドレイン部２１の上面と対向する部分に開口を設け、その開口内に電極部２５を形成し、電極部２５の上面を含む位置に配線層４１を形成する（図２０）。さらに、応力印加膜３１および絶縁層３７のうちゲート部２４の上面と対向する部分にも開口を設け、その開口内に電極部２７を形成し、電極部２７の上面を含む位置に配線層４３を形成する（図示せず）。
　次に、半導体層１０１を除去したのち（図２１）、絶縁層３８のうちソース・ドレイン部２２と対向する位置に開口を形成し、その開口を介して、ソース・ドレイン部２２に導電層３５を形成する（図２２）。その後、応力印加膜３２、電極２６および配線層４２を形成する（図２）。このようにして、本実施の形態の半導体装置１が製造される。
　上で示した製造方法は、酸化シリコンでゲート絶縁膜２８を形成する場合に好適なものである。以下に、上記ｈｉｇｈ－ｋ材料でゲート絶縁膜２８を形成する場合に好適な製造方法について説明する。図２３～図２７は、半導体装置１の製造工程の他の例を順番に表したものである。なお、図２３～図２７は、図１のＡ－Ａ’線に対応する箇所の断面図である。
　まず、図１０～図１２に示した手順と同一の手順を経て、半導体層１０に溝部１０Ａを形成する。次に、溝部１０Ａの内面に対して、ゲート絶縁膜２８と同様の絶縁膜２８ａを形成する。具体的には、溝部１０Ａの内面で互いに対向する２つの側面に対して、ゲート絶縁膜２８と同様の絶縁膜２８ａを形成する（図２３）。次に、溝部１０Ａを介して、溝部１０Ａの底部にソース・ドレイン部２２を形成する。さらに、溝部１０Ａの上端部にソース・ドレイン部２１を形成する。具体的には、溝部１０Ａ内で互いに対向する２つの側面の上端部（溝部１０Ａの上端部）に１つずつ、ソース・ドレイン部２１を形成する（図２４）。これにより、ソース・ドレイン部２２とソース・ドレイン部２１との間にチャネル部２３を形成する。
　次に、絶縁膜２８ａを除去したのち、溝部１０Ａの内面を含む表面全体に、上記ｈｉｇｈ－ｋ材料でゲート絶縁膜２８を形成する（図２５）。次に、溝部１０Ａを埋め込むようにして、金属材料からなるゲート部２４を形成する（図２６）。次に、ゲート部２４の上面と半導体層１０の上面との段差を埋め込む絶縁層３６を形成する（図２６）。次に、絶縁層１０２と、ゲート絶縁膜２８のうち溝部１０Ａからはみ出した部分を除去する（図２７）。次に、上で示した製造方法と同様の方法で、導電層３４、応力印加膜３１、絶縁層３７、電極部２５、配線層４１、電極部２７および配線層４３を形成する（図１８～図２０参照）。次に、上で示した製造方法と同様の方法で、半導体層１０１を除去したのち、導電層３５を形成する（図２１、図２２参照）。最後に、上で示した製造方法と同様の方法で、応力印加膜３２、電極２６および配線層４２を形成する（図２参照）。このようにしても、本実施の形態の半導体装置１が製造される。
 [動作] 
　次に、本実施の形態の半導体装置１の動作について説明する。本実施の形態では、配線層４１、４２を介して、電極部２５、２６に電圧が印加され、電極部２５、２６間の電位差が閾値を超えると、トランジスタ２０がオンし、例えば、図２に示したような電流が積層方向に流れる。また、電極部２５、２６への電圧印加を停止し、電極部２５、２６間の電位差が閾値を下回ると、トランジスタ２０がオフし、電流が流れなくなる。
 [効果] 
　次に、本実施の形態の半導体装置１の効果について説明する。
　本実施の形態では、ソース・ドレイン部２２、チャネル部２３およびソース・ドレイン部２１が半導体層１０の法線方向に並んで配置され、かつゲート部２４が溝部１０Ａに埋め込まれた埋め込みゲート型の縦型トランジスタが半導体層１０に設けられている。これにより、全ての電極が半導体層の上面側に設けられたトランジスタと比べて、チャネル長やチャネル幅を大きくすることが容易となるので、トランジスタ特性を改善することができる。また、チャネル部２３に対して、半導体層１０の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部が設けられている。これにより、トランジスタ特性をさらに改善することができる。さらに、ソース・ドレイン部２１と電気的に接続された電極部２５と、ゲート部２４と電気的に接続された電極部２７が、半導体層１０の上面側に設けられ、ソース・ドレイン部２２と電気的に接続された電極部２６が、半導体層１０の裏面側に設けられている。これにより、全ての電極が半導体層の上面側に設けられたトランジスタと比べて、占有面積を小さくすることができる。従って、トランジスタ特性を改善しつつ、デザインシュリンクに対応することができる。
＜２．第１の実施の形態の変形例＞
　次に、上記実施の形態の半導体装置１の変形例について説明する。なお、以下では、上記実施の形態の半導体装置１と共通する構成要素に対しては、同一の符号が付与される。さらに、上記実施の形態の半導体装置１と共通する構成要素についての説明は、適宜、省略されるものとする。
[変形例その１] 
　上記実施の形態では、ソース・ドレイン部２２を、溝部１０Ａの底面を介して半導体層１０に形成していた。しかし、以下の方法を採ることにより、半導体層１０にソース・ドレイン部２２を形成した後に溝部１０Ａを形成することが可能である。
　まず、例えば、図２８に示したように、溝部１０Ａを形成する前に、例えばイオン注入法を用いて、半導体層１０の裏面寄りにソース・ドレイン部１０３を形成する。続いて、例えば、図２９に示したように、例えばイオン注入法を用いて、ソース・ドレイン部１０３とは導電型の異なる分離層１０４を、ソース・ドレイン部１０３のうち、ソース・ドレイン部２２を形成する箇所以外の箇所に形成する。その結果、残ったソース・ドレイン部１０３が、ソース・ドレイン部２２となる。続いて、例えば、図３０に示したように、ソース・ドレイン部２２に達する深さを有する溝部１０Ａを形成する。その後は、上記実施の形態に記載の工程と同様の工程を経ることにより、半導体装置１が製造される。
[変形例その２] 
　上記実施の形態において、半導体層１０をエピタキシャル結晶成長によって形成してもよい。図３１～図３６は、本変形例に係る半導体装置１の製造工程の一例を順番に表したものである。なお、図３１、図３２、図３４～図３６は、図１のＡ－Ａ’線に対応する箇所の断面図である。図３３は、図２のＣ－Ｃ’線に対応する箇所の断面図である。
　まず、半導体層１０１と半導体層１０５との間に絶縁層３８が設けられた半導体基板２００を用意する（図３１）。次に、例えば、エピタキシャル結晶成長を行うことによって、半導体層１０５の上に、半導体層１０６、１０７、１０８をこの順に形成する（図３２）。このとき、半導体層１０５、１０６、１０８の導電型と、半導体層１０７の導電型とを互いに異ならせる。
　次に、半導体層１０５、１０６、１０７、１０８に対して、一対の素子分離膜３３を形成する（図３３）。このとき、上記実施の形態における製造方法と同様の方法で、一対の素子分離膜３３を形成する。次に、例えば、イオン注入法を用いて、半導体層１０５、１０６とは導電型の異なる分離層１０９を、半導体層１０５、１０６のうち、ソース・ドレイン部２２を形成する箇所以外の箇所に形成する（図３４）。これにより、残った半導体層１０５、１０６が、ソース・ドレイン部２２となる。
　次に、所定の箇所に開口を有する絶縁層１０２を上面に形成したのち、絶縁層１０２をマスクとして、半導体層１０を選択的にエッチングして、溝部１０Ａを形成する（図３５）。このとき、ソース・ドレイン部２２が溝部１０Ａの底部となるように、溝部１０Ａを形成する。その後は、上記実施の形態に記載の工程と同様の工程を経ることにより、例えば、図３６に示したような断面構成を有する半導体装置１が製造される。
　[変形例その３] 
　上記実施の形態において、ソース・ドレイン部２１，２２を半導体層１０上にエピタキシャル結晶成長によって形成してもよい。図３７、図３８は、本変形例に係る半導体装置１の製造工程の一例を順番に表したものである。なお、図３７、図３８は、図１のＡ－Ａ’線に対応する箇所の断面図である。
　まず、半導体層１０に対して溝部１０Ａを形成する（図３７）。次に、溝部１０Ａを含む上面全体に対して、エピタキシャル結晶成長を行うことによって、半導体層を積層する。その結果、溝部１０Ａの底部にソース・ドレイン部２２が形成され、半導体層１０の上面のうち、溝部１０Ａ以外の部分にソース・ドレイン部２１が形成される（図３８）。その後は、溝部１０Ａの内部にゲート部２４、絶縁層３６を形成したのち、上記実施の形態に記載の工程と同様の工程を経ることにより、半導体装置１が製造される。
　本変形例に係る製造方法では、一度のエピタキシャル結晶成長によって、ソース・ドレイン部２１，２２が形成される。そのため、上記実施の形態に係る製造方法と比べて、非常に容易にソース・ドレイン部２１，２２を形成することができる。
　[変形例その４] 
　上記実施の形態およびその変形例（変形例その１～その３）では、半導体装置１は、１つのソース・ドレイン部２２に対して２つのチャネル部２３を有していた。しかし、半導体装置１が、例えば、２つのソース・ドレイン部２２を有し、かつ、ソース・ドレイン部２２ごとに１つずつチャネル部２３を有していてもよい。
　図３９は、本変形例に係る半導体装置１の断面構成の一例を表したものである。図３９は、本変形例に係る半導体装置１において、図１のＡ－Ａ’線に対応する位置における断面に相当する。図３９に記載の半導体装置１は、例えば、変形例その２の製造過程において、分離層１０９を形成せず、半導体層１０５、１０６、１０７、１０８を貫通するように、溝部１０Ａを形成することにより、半導体層１０５、１０６、１０７、１０８を２つに分離したものに相当する。
　図３９に記載の半導体装置１は、ソース・ドレイン部２２に相当する２つの半導体層１０５を、溝部１０Ａの底部の近傍に有しており、具体的には、２つの半導体層１０５を、溝部１０Ａの底面を間にして互いに対向する２つの領域に１つずつ有している。また、図３９に記載の半導体装置１は、ソース・ドレイン部２２に相当する２つの半導体層１０６を、溝部１０Ａの底部の近傍に有しており、具体的には、２つの半導体層１０６を、溝部１０Ａの底面を間にして互いに対向する２つの領域に１つずつ有している。また、図３９に記載の半導体装置１は、ソース・ドレイン部２１に相当する２つの半導体層１０８を、溝部１０Ａの上端部に有しており、具体的には、２つの半導体層１０８を、溝部１０Ａの上部を間にして互いに対向する２つの領域に１つずつ有している。さらに、図３９に記載の半導体装置１は、チャネル部２３を含む２つの半導体層１０７を有しており、具体的には、２つの半導体層１０７を、溝部１０Ａを間にして互いに対向する２つの領域に１つずつ有している。各半導体層１０７は、半導体層１０６と、半導体層１０８との間に設けられている。従って、図３９に記載の半導体装置１は、半導体層１０５、１０６、１０７、１０８がこの順に積層された２つの積層体を、溝部１０Ａを間にして互いに対向する２つの領域に１つずつ有している。
　さらに、図３９に記載の半導体装置１は、溝部１０Ａ内に１つのゲート部２４を備えている。１つのゲート部２４は、溝部１０Ａの両脇に設けられた２つのチャネル部２３によって共有されている。従って、図３９に記載の半導体装置１では、トランジスタ２０が、１つのゲート部２４を共有する２つのトランジスタＴｒ１，Ｔｒ２によって構成されている。
　図３９に記載の半導体装置１は、溝部１０Ａの底部側に埋め込まれた絶縁層１１０と、絶縁層１１０と半導体層１０５，１０６の側面との間に設けられた絶縁層２９とを備えている。絶縁層１１０および絶縁層２９の上面は、例えば、半導体層１０６と半導体層１０７との境界面と同一面内にあるか、または、その境界面よりも高い位置にある。図３９に記載の半導体装置１は、さらに、溝部１０Ａの内部であって、かつチャネル部２３と対向する位置に埋め込まれたゲート部２４を備えている。ゲート部２４は、絶縁層１１０上に形成されている。ゲート部２４の底面の位置は、絶縁層１１０および絶縁層２９の上面の位置によって規定されている。ゲート部２４の上面は、溝部１０Ａの上端部よりも低い箇所に形成されており、かつ、例えば、半導体層１０７と半導体層１０８との境界面と同一面内にあるか、または、その境界面よりも低い位置にある。ゲート部２４の上面と、半導体層１０８の上面との間には、段差が存在している。この段差を埋め込む態様で、絶縁層３６が設けられている。図３９に記載の半導体装置１では、さらに、トランジスタＴｒ１に対して電極部２５，２６が１つずつ設けられており、トランジスタＴｒ２に対しても電極部２５，２６が１つずつ設けられている。
[製造方法] 
　次に、図３９に記載の半導体装置１の製造方法について説明する。図４０～図４３は、図３９に記載の半導体装置１の製造工程の一例を順番に表したものである。なお、図４０～図４３は、図１のＡ－Ａ’線に対応する箇所の断面図である。
　まず、半導体基板２００上に、半導体層１０６、１０７、１０８をこの順に形成する（図３２）。このとき、半導体層１０５、１０６、１０８の導電型と、半導体層１０７の導電型とを互いに異ならせる。次に、半導体層１０５～１０８に対して、一対の素子分離膜３３を形成する（図３３）。次に、一対の素子分離膜３３を横切る帯状の開口を有する絶縁層１０２を半導体層１０８の上面に形成したのち、絶縁層１０２をマスクとして、半導体層１０５～１０８および一対の素子分離膜３３を選択的にエッチングすることにより、溝部１０Ａを形成する（図４０）。このように、半導体層１０５～１０８を貫通する溝部１０Ａを形成したのち、溝部１０Ａの内部であって、かつ溝部１０Ａの底部側に絶縁膜２９および絶縁層１１０を形成する。具体的には、溝部１０Ａの内部であって、かつ溝部１０Ａの底部側において互いに対向する２つの側面に対して絶縁膜２９を形成するとともに、溝部１０Ａの内部であって、かつ溝部１０Ａの底面側を埋め込むようにして、絶縁層１１０を形成する（図４１、図４２）。例えば、溝部１０Ａの側面に露出する半導体層１０５～１０８を酸化することにより、溝部１０Ａの側面全体に絶縁膜２９を形成する。続いて、例えば、溝部１０Ａの内面を含む表面全体に、絶縁層１１０を積層したのち、絶縁層１１０を、絶縁膜２９と一緒にエッチング（エッチバック）することにより、溝部１０Ａの内部であって、かつ溝部１０Ａの底面側にだけ、絶縁膜２９および絶縁層１１０を形成する。このとき、例えば、絶縁膜２９および絶縁層１１０の上面が半導体層１０６と半導体層１０７との境界面と同一面となるか、または、その境界面よりも高くなるように、絶縁膜２９および絶縁層１１０をエッチング（エッチバック）する（図４２）。
　次に、底面側に絶縁膜２９および絶縁層１１０が形成された溝部１０Ａの内面に対してゲート絶縁膜２８を形成する。具体的には、溝部１０Ａの内面で互いに対向する２つの側面に対してゲート絶縁膜２８を形成する（図４３）。続いて、溝部１０Ａを埋め込むようにして、ゲート部２４を形成する。具体的には、溝部１０Ａの内部であって、かつ半導体層１０７と対向する位置に、ゲート部２４を形成する（図４３）。これにより、半導体層１０７にチャネル部２３を形成する。例えば、溝部１０Ａの内面を含む表面全体に、ゲート部２４を積層したのち、ゲート部２４をエッチングすることにより、溝部１０Ａの内部にだけ、ゲート部２４を残す。このとき、例えば、ゲート部２４の上面が半導体層１０７と半導体層１０８との境界面と同一面となるか、または、その境界面よりも低くなるように、ゲート部２４をエッチングする。次に、溝部１０Ａを埋め込むようにして、絶縁層３６を形成する（図４３）。その後は、上記実施の形態と同様にして、導電部３４、応力印加膜３１、絶縁層３７、電極部２５、配線層４１、導電層３５、応力印加膜３２および配線層４２を形成する。このようにして、半導体装置１が製造される。
　上で示した製造方法は、酸化シリコンでゲート絶縁膜２８を形成する場合に好適な方法である。以下に、上記ｈｉｇｈ－ｋ材料でゲート絶縁膜２８を形成する場合に好適な製造方法について説明する。図４４、図４５は、半導体装置１の製造工程の他の例を順番に表したものである。なお、図４４、図４５は、図１のＡ－Ａ’線に対応する箇所の断面図である。
　まず、図４０～図４２に示した手順と同一の手順を経て、溝部１０Ａの内部であって、かつ溝部１０Ａの底部側に、絶縁膜２９および絶縁層１１０を形成する。次に、溝部１０Ａの内面を含む表面全体に、上記ｈｉｇｈ－ｋ材料でゲート絶縁膜２８を形成する（図４４）。次に、図４３に示した手順と同一の手順を経て、溝部１０Ａの内部であって、かつ半導体層１０７と対向する位置に、金属材料からなるゲート部２４を形成する（図４４）。これにより、半導体層１０７にチャネル部２３を形成する。続いて、溝部１０Ａを埋め込むようにして、絶縁層３６を形成する（図４４）。次に、絶縁層１０２と、ゲート絶縁膜２８のうち溝部１０Ａからはみ出した部分を除去する（図４５）。その後は、上記実施の形態と同様にして、導電部３４、応力印加膜３１、絶縁層３７、電極部２５、配線層４１、導電層３５、応力印加膜３２および配線層４２を形成する。このようにして、半導体装置１が製造される。
　本変形例では、トランジスタ２０が、１つのゲート部２４を共有する２つのトランジスタＴｒ１，Ｔｒ２によって構成されている。このようにした場合であっても、本変形例に係る半導体装置１は、上記実施の形態の半導体装置１と同様の効果を備えている。
　また、本変形例に係る製造方法では、一度のエピタキシャル結晶成長によって、ソース・ドレイン部２１，２２に対応する半導体層１０５，１０６，１０８が形成される。そのため、上記実施の形態に係る製造方法と比べて、非常に容易に半導体層１０５，１０６，１０８を形成することができる。
　また、図３９に記載の半導体装置１の製造方法では、ゲート部２４の底面の位置が、絶縁膜２９および絶縁層１１０の厚さによって規定される。絶縁膜２９および絶縁層１１０の厚さは、エッチバック量の調整により規定される。つまり、チャネル部２３の形成位置を、絶縁膜２９および絶縁層１１０のエッチバック量の調整によって調整することが可能である。これにより、ゲート部２４の下端を、チャネル部２３とソース・ドレイン部２２との境界に対して所望の位置に合わせることができるので、トランジスタ特性を任意に調整することが可能となる。
　[変形例その５] 
　変形例その４では、配線層４１，４２が、２つのトランジスタＴｒ１，Ｔｒ２によって共有されていた。しかし、例えば、図４６に示したように、配線層４１，４２が、２つのトランジスタＴｒ１，Ｔｒ２に対して１つずつ、別個に割り当てられていてもよい。このようにした場合には、トランジスタＴｒ１と、トランジスタＴｒ２とを、互いに独立に駆動することが可能となる。さらに、例えば、図４７に示したように、溝部１０Ａの内部に、ゲート部２４を２つに分離する絶縁層１１１が設けられていてもよい。図４７に記載のトランジスタＴｒ２は、他のトランジスタ（例えばトランジスタＴｒ１）とゲート部２４を共用しておらず、独自にゲート部２４を有している。例えば、溝部１０Ａの内部にゲート部２４を形成したのち、ゲート部２４に溝を設けて、ゲート部２４を２つに分離し、その溝を埋め込むように絶縁層１１１を形成することにより、トランジスタごとに独自のゲート部２４を設けることができる。このようにした場合にも、トランジスタＴｒ１と、トランジスタＴｒ２とを、互いに独立に駆動することが可能となる。
　[変形例その６] 
　変形例その４、その５において、半導体層１０６、１０７、１０８が応力印加部として機能するようになっていてもよい。半導体層１０５、１０６、１０８およびチャネル部２３がｐ型トランジスタを構成し、チャネル部２３が（１１０）面に形成され、かつチャネル方位が＜１１０＞方向となっている場合には、半導体層１０６および半導体層１０８のうち少なくとも一方の格子定数が、半導体層１０７の格子定数よりも大きくなっている。また、半導体層１０５、１０６、１０８およびチャネル部２３がｐ型トランジスタを構成し、チャネル部２３が（１１０）面に形成され、かつチャネル方位が＜１００＞方向となっている場合には、半導体層１０６および半導体層１０８のうち少なくとも一方の格子定数が、半導体層１０７の格子定数よりも小さくなっている。また、半導体層１０５、１０６、１０８およびチャネル部２３がｎ型トランジスタを構成し、チャネル部２３が、（００１）面に形成され、かつチャネル方位が＜１１０＞方向となっている場合には、半導体層１０６および半導体層１０８のうち少なくとも一方の格子定数が、半導体層１０７の格子定数よりも小さくなっている。本変形例において、半導体層１０６、１０７、１０８は、格子定数の調整の可能な材料で構成されており、例えば、ＳｉＧｅを含んで構成されている。
　本変形例では、半導体層１０６、１０７、１０８が応力印加部として機能する。これにより、応力印加膜３１，３２および素子分離膜３３による作用だけでなく、半導体層１０６、１０７、１０８による作用によって、さらにトランジスタ特性を改善することができる。
　なお、本変形例を、変形例その２に適用することも可能である。すなわち、上記の説明において、半導体層１０５，１０６をソース・ドレイン部２２に読み替え、半導体層１０８をソース・ドレイン部２１に読み替えればよい。従って、本変形例を、変形例その２に適用した場合にも、応力印加膜３１，３２および素子分離膜３３による作用だけでなく、ソース・ドレイン部２２および半導体層１０６、１０７、１０８による作用によって、さらにトランジスタ特性を改善することができる。
　[変形例その７] 
　上記実施の形態およびその変形例（変形例その１～その６）において、絶縁層３６が、ソース・ドレイン部２２と対向する部分に凸部３６Ａを有していてもよい。例えば、図４８に示したように、絶縁層３６が、ソース・ドレイン部２２と対向する部分に凸部３６Ａを有していてもよい。例えば、図１６において、絶縁層３６を形成する際に、ソース・ドレイン部２２と対向する部分以外の部分をエッチバックすることにより、凸部３６Ａを形成することができる。このように、絶縁層３６に凸部３６Ａを設けることにより、応力印加膜３１は、凸部３６Ａの上面と、凸部３６Ａの両脇の窪んだ部分の面とに形成される。その結果、応力印加膜３１からチャネル部２３へ与える応力をより大きくすることができる。
　[変形例その８] 
　上記実施の形態およびその変形例（変形例その１～その７）において、素子分離膜３３の上面が、ソース・ドレイン部２１の上面よりも低い箇所に形成されていてもよい。例えば、図４９に示したように、素子分離膜３３の上面が、ソース・ドレイン部２１の上面よりも低い箇所に形成されていてもよい。このとき、ソース・ドレイン部２１（または導電層３４）の上部が、素子分離膜３３の上面との関係で、凸部１０Ｂを構成している。例えば、図１１において、素子分離膜３３を形成する際に、素子分離膜３３をエッチバックすることにより、素子分離膜３３の上面をソース・ドレイン部２１の上面よりも低くすることができる。このように、素子分離膜３３の上面をソース・ドレイン部２１の上面よりも低くすることにより、応力印加膜３１は、ソース・ドレイン部２１（または導電層３４）の上面と、素子分離膜３３の上面とに形成される。つまり、応力印加膜３１は、凸部１０Ｂをまたいて形成される。その結果、応力印加膜３１からチャネル部２３へ与える応力をより大きくすることができる。
　[変形例その９] 
　上記実施の形態およびその変形例（変形例その１～その８）において、素子分離膜３３の裏面が、ソース・ドレイン部２２の裏面よりも窪んだ箇所に形成されていてもよい。例えば、図５０に示したように、素子分離膜３３の裏面が、ソース・ドレイン部２２の裏面よりも窪んだ箇所に形成されていてもよい。このとき、ソース・ドレイン部２２（または導電層３５）の下部が、素子分離膜３３の上面との関係で、凸部１０Ｃを構成している。例えば、図２２において、絶縁層３８を除去した上で、素子分離膜３３をエッチバックすることにより、素子分離膜３３の裏面をソース・ドレイン部２２の裏面よりも窪ませることができる。このように、素子分離膜３３の裏面をソース・ドレイン部２２の裏面よりも窪ませることにより、応力印加膜３２は、ソース・ドレイン部２２（または導電層３５）の裏面と、素子分離膜３３の裏面とに形成される。つまり、応力印加膜３２は、凸部１０Ｃをまたいて形成される。その結果、応力印加膜３２からチャネル部２３へ与える応力をより大きくすることができる。
　[変形例その１０] 
　上記実施の形態およびその変形例（変形例その１～その９）において、半導体層１０１がＧｅ基板またはＧｅ層であってもよい。このとき、半導体層１０、１０６、１０７、１０８は、Ｇｅ層となっており、チャネル部２３が、Ｇｅ層に形成されている。このようにした場合には、チャネル部２３がＧｅ層に形成されていることによる作用によって、さらにトランジスタ特性を改善することができる。また、上記実施の形態およびその変形例（変形例その１～その９）において、半導体層１０１がＳｉＧｅ基板またはＳｉＧｅ層であってもよい。このとき、半導体層１０、１０６、１０７、１０８は、ＳｉＧｅ層となっており、チャネル部２３が、ＳｉＧｅ層に形成されている。このようにした場合には、チャネル部２３がＳｉＧｅ層に形成されていることによる作用によって、さらにトランジスタ特性を改善することができる。
　本変形例において、ソース・ドレイン部２１、２２およびチャネル部２３、または、半導体層１０５、１０６、１０８およびチャネル部２３がｐ型トランジスタを構成しており、さらに、チャネル部２３が、（１１０）面に形成され、かつチャネル方位が＜１１０＞方向となっていてもよい。このとき、応力印加部は、チャネル部２３に対してコンプレッシブ応力を与えるように構成されていることが好ましい。また、本変形例において、ソース・ドレイン部２１、２２およびチャネル部２３、または、半導体層１０５、１０６、１０８およびチャネル部２３がｐ型トランジスタを構成しており、さらに、チャネル部２３が、（１１０）面に形成され、かつチャネル方位が＜１００＞方向となっていてもよい。このとき、応力印加部は、チャネル部２３に対してテンソル応力を与えるように構成されていることが好ましい。また、本変形例において、ソース・ドレイン部２１、２２およびチャネル部２３、または、半導体層１０５、１０６、１０８およびチャネル部２３がｎ型トランジスタを構成しており、さらに、チャネル部２３が、（００１）面に形成され、かつチャネル方位が＜１１０＞方向となっていてもよい。このとき、応力印加部は、チャネル部２３に対してテンソル応力を与えるように構成されていることが好ましい。本変形例において、チャネル部２３の形成面やチャネル方位を上記のようにすることにより、移動度を最も大きくすることができる。さらに、本変形例において、チャネル部２３の形成面やチャネル方位を上記のようにした上で、応力印加部を上記のようにすることにより、トランジスタ特性を更に向上させることができる。
　[変形例その１１] 
　上記実施の形態およびその変形例（変形例その１～その１０）では、応力印加部は、応力印加膜３１，３２および素子分離膜３３を含んで構成されていた。しかし、上記実施の形態およびその変形例（変形例その１～その１０）において、応力印加部は、応力印加膜３１，３２および素子分離膜３３のうち、少なくとも１つを含んで構成されていてもよい。
　例えば、図５１、図５２、図５３、図５４に示したように、応力印加膜３１が省略されていてもよい。また、例えば、図５５、図５６、図５７、図５８に示したように、応力印加膜３２の代わりに、応力をチャネル部２３に印加する作用を有しないか、ほとんど有しない絶縁層３９が設けられていてもよい。
　[変形例その１２] 
　上記実施の形態およびその変形例（変形例その１～その１１）において、絶縁層３６が省略されていてもよい。例えば、図５９、図６０、図６１、図６２に示したように、絶縁層３６が省略され、絶縁層３６のあった箇所に、応力印加膜３１が設けられていてもよい。このとき、さらに、例えば、応力印加膜３２が省略されていてもよい。
　[変形例その１３] 
　上記実施の形態およびその変形例（変形例その１～その１２）において、チャネル部２３が、面方位が互いに等しく、互いに対向する２つの側面と、面方位が互いに等しく、互いに対向する２つの側面とに対して形成されていてもよい。例えば、チャネル部２３が、溝部１０Ａの内部で互いに対向する２つの側面（第１側面）と、一方の第１側面に隣接する側面であって、かつ第１側面と直交する２つの側面（第２側面）とに対して形成されていてもよい。
　チャネル部２３は、例えば、図６３に示したように、溝部１０Ａの内面で互いに対向する２つの側面１０Ｄに対して１つずつ設けられた２つのチャネル部２３ａを有している。チャネル部２３は、さらに、例えば、図６３に示したように、一方の側面１０Ｄに隣接する側面であって、かつ側面１０Ｄと直交する２つの側面１０Ｅに対して１つずつ設けられた２つのチャネル部２３ｂを有している。
　ゲート部２４は、２つのチャネル部２３ａに接して設けられているだけでなく、２つのチャネル部２３ｂにも接して設けられている。そのため、ゲート部２４は、例えば、図６３に示したように、半導体層１０の法線方向から見たときに、十字形状となっている。
　本変形例では、２つのチャネル部２３ａだけが設けられている場合と比べて、２つのチャネル部２３ｂのチャネル幅の分だけ、チャネル幅を大きくすることができる。これにより、さらにトランジスタ特性を改善することができる。
　ところで、チャネル部２３ａが（１１０）面に形成され、かつチャネル部２３ａのチャネル方位が＜１１０＞方向となっており、チャネル部２３ｂが（００１）面に形成され、かつチャネル部２３ｂのチャネル方位が＜１１０＞方向となっているとする。このとき、ソース・ドレイン部２１、２２およびチャネル部２３、または、半導体層１０５、１０６、１０８およびチャネル部２３がｐ型トランジスタを構成している場合には、チャネル部２３ａのチャネル幅が、チャネル部２３ｂのチャネル幅よりも広くなっていることが好ましい。これは、ｐ型トランジスタにおいて、（１１０）面、＜１１０＞方向の方が、（００１）面、＜１１０＞方向よりも移動度が高いからである。また、ソース・ドレイン部２１、２２およびチャネル部２３、または、半導体層１０５、１０６、１０８およびチャネル部２３がｎ型トランジスタを構成している場合には、チャネル部２３ｂのチャネル幅が、チャネル部２３ａのチャネル幅よりも広くなっていることが好ましい。これは、ｎ型トランジスタにおいて、（００１）面、＜１１０＞方向の方が、（１１０）面、＜１１０＞方向よりも移動度が高いからである。
　[変形例その１４] 
　上記実施の形態およびその変形例（変形例その１～その１３）において、電極部２６と、導電層３５またはソース・ドレイン部２２との間に、ダイポールを発生し、かつトンネル電流が流れる程度に薄い（具体的には厚さ１ｎｍ以下の）絶縁膜が設けられていてもよい。例えば、図６４に示したように、電極部２６と、導電層３５との間に、ダイポールを発生し、かつトンネル電流が流れる程度に薄い（具体的には厚さ１ｎｍ以下の）絶縁膜５１が設けられていてもよい。絶縁膜５１は、例えば、ＴｉＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｈｆ系材料、またはＴａ系材料を含んで構成されている。このようにした場合に、ゲート絶縁膜２８が上記ｈｉｇｈ－ｋ材料で構成され、ゲート部２４が金属材料で構成されているときには、ゲート絶縁膜２８の界面に発生したダイポールにより、導電層３５またはソース・ドレイン部２２と、ゲート部２４とのショットキー障壁の高さを下げることができる。その結果、ゲート絶縁膜２８にトンネル電流を流すことができる。
　[変形例その１５] 
　上記実施の形態およびその変形例（変形例その１～その１４）において、素子分離膜３３が、半導体層１０または、半導体層１０５～１０８を貫通していなくてもよい。例えば、図６５に示したように、素子分離膜３３が、半導体層１０を貫通しておらず、素子分離膜３３の底部に半導体層１０の一部が存在していてもよい。このようにした場合であっても、本変形例に係る半導体装置１は、上記実施の形態の半導体装置１と同様の効果を備えている。
＜３．第２の実施の形態＞
[構成]
　図６６は、本技術の第２の実施の形態に係るメモリ回路２の回路構成を表したものである。メモリ回路２は、行列状に配置された複数のメモリ素子２Ａを備えている。各メモリ素子２Ａは、不揮発性素子Ｒ１と、スイッチ素子Ｓｗとを有している。メモリ回路２において、複数の不揮発性素子Ｒ１は、行例状に配置されており、複数のスイッチ素子Ｓｗも行例状に配置されている。複数のスイッチ素子Ｓｗは、不揮発性素子Ｒ１ごとに１つずつ、割り当てられている。メモリ回路２は、さらに、行方向に延在する複数のワード線ＷＬと、列方向に延在する複数のビット線ＢＬと、列方向に延在する複数のデータ線ＤＬとを有している。複数のワード線ＷＬは、例えば、行列状に配置された複数のスイッチ素子Ｓｗの行ごとに１本ずつ割り当てられている。複数のビット線ＢＬは、例えば、行列状に配置された複数のスイッチ素子Ｓｗの列ごとに１本ずつ割り当てられている。複数のデータ線ＤＬは、例えば、行列状に配置された複数の不揮発性素子Ｒ１の列ごとに１本ずつ割り当てられている。
　不揮発性素子Ｒ１は、例えば、ＭＴＪ（Magnetic tunnel junctions）素子、抵抗変化膜、強誘電体膜などである。ＭＴＪ素子は、例えば、２つの強磁性層の間に絶縁層が挟まれた構造を有している。一方の強磁性層は磁化が固定され、他方の強磁性層は磁化が可変である。ＭＴＪ素子は、例えば、一方の強磁性層の磁化の方向を固定し、他方を変化させることでその抵抗値の違いにより、情報を保持するものである。ＭＴＪ素子では、２つの磁性層の磁気の向きが違う時に抵抗が高く、同じ時に抵抗が低い。ＭＴＪ素子では、ＭＴＪ素子に対して電流を流して、これを検出することにより、記憶内容（１又は０）が読み出される。抵抗変化膜は、例えば、セット電圧またはリセット電圧を印加することで抵抗が変化するものである。抵抗変化膜では、例えば、リセット電圧が印加されたときに抵抗が高くなり、セット電圧が印加されたときに抵抗が低くなる。抵抗変化膜では、抵抗変化膜に対して電流を流して、これを検出することにより、記憶内容（１又は０）が読み出される。強誘電体膜では、強誘電体のヒステリシスを利用し、強誘電体膜に電圧をかけて正または負に自発分極させる。強誘電体膜では、強誘電体膜に対して電流を流して、これを検出することにより、記憶内容（１又は０）が読み出される。
　スイッチ素子Ｓｗは、上記実施の形態およびその変形例（変形例その１～その１５）に係る半導体装置１である。スイッチ素子Ｓｗにおいて、電極部２７がワード線ＷＬに電気的に接続されており、電極部２５がビット線ＢＬに電気的に接続されており、電極部２６が不揮発性素子Ｒ１の一端に電気的に接続されている。スイッチ素子Ｓｗは、不揮発性素子Ｒ１に電流を流すか否かのスイッチの役割を果たすものである。スイッチ素子Ｓｗがオンとなることにより、不揮発性素子Ｒ１に電流が流れる。スイッチ素子Ｓｗがオフとなることにより、不揮発性素子Ｒ１に流れる電流が止まる。
　ワード線ＷＬは、スイッチ素子Ｓｗのオン、オフを制御するものである。ワード線ＷＬに電圧をかけることにより、スイッチ素子Ｓｗの電極部２７が一定の電圧になり、対応するスイッチ素子Ｓｗがオンする。ビット線ＢＬは、スイッチ素子Ｓｗの電極部２５に一定の電圧を供給するものである。データ線ＤＬは、ビット線ＢＬと対に設けられたものであり、ビット線ＢＬとデータ線ＤＬとの間に電流経路を形成するためのものである。スイッチ素子Ｓｗがオンになれば、ビット線ＢＬとデータ線ＤＬとの間に電流が流れることになり、不揮発性素子Ｒ１に一定の電流が流れる。これにより、不揮発性素子Ｒ１の抵抗値を検出し、記憶内容を読み出す事ができる。若しくは、所定の電流を流すことにより、情報を書き込むことができる。
　図６７は、メモリ回路２の断面構成の一例を表したものである。図６７には、スイッチ素子Ｓｗとして、図２に記載の半導体装置１が設けられているときの、メモリ回路２の断面構成が示されている。メモリ回路２では、複数の半導体装置１（スイッチ素子Ｓｗ）が並んで配置されており、さらに、各半導体装置１（スイッチ素子Ｓｗ）の底部に、不揮発性素子Ｒ１が１つずつ、配置されている。図６７には、行方向に並んで配置された２つの半導体装置１（スイッチ素子Ｓｗ）と、これら２つの半導体装置１（スイッチ素子Ｓｗ）の底部に１つずつ配置された２つの不揮発性素子Ｒ１の断面構成の一例が示されている。
　各メモリ素子２Ａにおいて、２つの電極部２５の直上に、２つの電極部２５に接続された配線層４１（ビット線ＢＬ）が設けられており、電極部２６の直下に、電極部２６に接続された不揮発性素子Ｒ１が設けられている。各メモリ素子２Ａにおいて、不揮発性素子Ｒ１の一端が電極部２６に接続されており、不揮発性素子Ｒ１の他端が、導電性の接続部４４を介して、データ線ＤＬに接続されている。不揮発性素子Ｒ１および接続部４４は、絶縁層４５に埋め込まれており、データ線ＤＬは、絶縁層４５の裏面上に形成されている。
　本実施の形態では、不揮発性素子Ｒ１に流す電流を制御するスイッチ素子Ｓｗとして、上記実施の形態およびその変形例（変形例その１～その１５）に係る半導体装置１が用いられている。半導体装置１は、全ての電極が半導体層の上面側に設けられたトランジスタと比べて、優れたトランジスタ特性を備えていることから、例えば、不揮発性素子Ｒ１の材料として保持特性の高いものを選択することができる。その結果、メモリとしての性能安定性を確保することができる。
＜４．第２の実施の形態の変形例＞
　第２の実施の形態では、スイッチ素子Ｓｗとして、図２に記載の半導体装置１が設けられている場合が例示されていたが、例えば、図６８に示したように、図４６に記載の半導体装置１が設けられていてもよい。このとき、１つのゲート部２３を共有する２つのトランジスタＴｒ１，Ｔｒ２が、メモリ素子２Ａごとに１つずつ割り当てられていてもよい。また、第２の実施の形態において、スイッチ素子Ｓｗとして、例えば、図４７に記載の半導体装置１が設けられていてもよい。
　また、第２の実施の形態において、不揮発性素子Ｒ１の代わりに揮発性素子Ｒ２が用いられていてもよい。このとき、例えば、図６９に示したように、ビット線ＢＬの代わりに、各メモリ素子２Ａに共通の共通電位線（例えばグラウンド線）が設けられていてもよい。揮発性素子Ｒ２は、例えば、容量素子などである。
　また、第２の実施の形態では、複数のメモリ素子２Ａが行列状に配置されていたが、一列に並んで配置されていてもよい。また、例えば、図７０、図７１に示したように、メモリ回路２が、１つのメモリ素子２Ａで構成されていてもよい。
　また、第２の実施の形態およびその変形例において、不揮発性素子Ｒの代わりに、キャパシタなどの揮発性素子が設けられていてもよい。
　以上、実施の形態およびその変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
　例えば、上記実施の形態およびその変形例において、（１１０）面は{１１０}面の一例であり、（００１）面は{１００}面の一例である。
　また、例えば、本技術は以下のような構成を取ることができる。
（１）
　溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第１拡散部と、
　前記半導体層のうち、前記溝部の上端部に形成された第２拡散部と、
　前記半導体層のうち、前記第１拡散部と前記第２拡散部との間に形成されたチャネル部と、
　前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
　前記第１拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第１電極部と、
　前記第２拡散部と電気的に接続され、前記半導体層の上面側に設けられた第２電極部と、
　前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第３電極部と、
　前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部と
　を備えた
　半導体装置。
（２）
　前記応力印加部は、以下の（ａ）～（ｄ）のうち少なくとも１つを含んで構成されている
　請求項１に記載の半導体装置。
（ａ）前記半導体層の上面側に設けられた第１応力印加膜
（ｂ）前記半導体層の裏面側に設けられた第２応力印加膜
（ｃ）前記チャネル部の両脇に設けられた第３応力印加膜
（ｄ）前記チャネル部の格子定数とは異なる格子定数の前記第１拡散部および前記第２拡散部のうち少なくとも一方の拡散部
（３）
　前記応力印加部は、前記チャネル部に対してコンプレッシブ応力を与えるように構成され、
　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
　前記チャネル部が{１１０}面に形成され、かつチャネル方位が＜１１０＞方向となっている
　（１）または（２）に記載の半導体装置。
（４）
　前記応力印加部は、前記チャネル部に対してテンソル応力を与えるように構成され、
　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
　前記チャネル部が{１１０}面に形成され、かつチャネル方位が＜１００＞方向となっている
　（１）または（２）に記載の半導体装置。
（５）
　前記応力印加部は、前記チャネル部に対してテンソル応力を与えるように構成され、
　前記第１拡散部、前記第２拡散部および前記チャネル部がｎ型トランジスタで構成され、
　前記チャネル部が{１００}面に形成され、かつチャネル方位が＜１１０＞方向となっている
　（１）または（２）に記載の半導体装置。
（６）
　前記チャネル部が、ＧｅあるいはＳｉＧｅを含んで構成されている
　（１）ないし（５）のいずれか１つに記載の半導体装置。
（７）
　前記第１拡散部および前記第２拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも大きくなっており、
　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
　前記チャネル部が{１１０}面に形成され、かつチャネル方位が＜１１０＞方向となっている
（２）に記載の半導体装置。
（８）
　前記第１拡散部および前記第２拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも小さくなっており、
　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
　前記チャネル部が{１１０}面に形成され、かつチャネル方位が＜１００＞方向となっている
　（２）に記載の半導体装置。
（９）
　前記第１拡散部および前記第２拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも小さくなっており、
　前記第１拡散部、前記第２拡散部および前記チャネル部がｎ型トランジスタで構成され、
　前記チャネル部が{１００}面に形成され、かつチャネル方位が＜１１０＞方向となっている
　（２）に記載の半導体装置。
（１０）
　前記第３応力印加膜の上面は、前記第２拡散部の上面よりも低い箇所に形成され、
　前記第１応力印加膜は、前記第２拡散部の上面および前記第３応力印加膜の上面に形成されている
　（２）に記載の半導体装置。
（１１）
　前記第３応力印加膜の裏面は、前記第１拡散部の裏面よりも窪んだ箇所に形成され、
　前記第２応力印加膜は、前記第１拡散部の上面および前記第３応力印加膜の裏面に形成されている
　（２）に記載の半導体装置。
（１２）
前記チャネル部は、前記溝部の内部で互いに対向する２つの側面にそれぞれ形成されている
　（１）ないし（１１）のいずれか１つに記載の半導体装置。
（１３）
前記チャネル部は、前記溝部の内部で互いに対向する２つの第１側面に形成された第１チャネル部と、前記第１側面に隣接する側面であって、かつ前記第１側面と直交する２つの第２側面に形成された第２チャネル部とを有する
　（１）ないし（１１）のいずれか１つに記載の半導体装置。
（１４）
前記チャネル部は、前記溝部の内部で互いに対向する２つの第１側面に形成された第１チャネル部と、前記第１側面に隣接する側面であって、かつ前記第１側面と直交する２つの第２側面に形成された第２チャネル部とを有し、
前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
　前記第１チャネル部は{１１０}面に形成され、かつ前記第１チャネル部のチャネル方位が＜１１０＞方向となっており、
　前記第２チャネル部は{１００}面に形成され、かつ前記第２チャネル部のチャネル方位が＜１１０＞方向となっており、
　前記第１チャネル部のチャネル幅が、前記第２チャネル部のチャネル幅よりも広くなっている
　（１３）に記載の半導体装置。
（１５）
前記チャネル部は、前記溝部の内部で互いに対向する２つの第１側面に形成された第１チャネル部と、前記第１側面に隣接する側面であって、かつ前記第１側面と直交する２つの第２側面に形成された第２チャネル部とを有し、
　前記第１拡散部、前記第２拡散部および前記チャネル部がｎ型トランジスタで構成され、
　前記第１チャネル部は{１１０}面に形成され、かつ前記第１チャネル部のチャネル方位が＜１１０＞方向となっており、
　前記第２チャネル部は{１００}面に形成され、かつ前記第２チャネル部のチャネル方位が＜１１０＞方向となっており、
　前記第２チャネル部のチャネル幅が、前記第１チャネル部のチャネル幅よりも広くなっている
　（１３）に記載の半導体装置。
（１６）
　前記第１電極部と前記第１拡散部との間に、ダイポールを発生し、かつトンネル電流が流れる程度に薄い絶縁膜をさらに備えた
　（１）ないし（１５）のいずれか１つに記載の半導体装置。
（１７）
　前記溝部の内部であって、かつ当該溝部の底部側に埋め込まれた絶縁層をさらに備え、
　前記ゲート部は、前記絶縁層上に形成されている
　（１）ないし（１６）のいずれか１つに記載の半導体装置。
（１８）
　不揮発性素子または揮発性素子と、前記不揮発性素子または前記揮発性素子に流れる電流を制御するスイッチ素子とを含み、
　前記スイッチ素子は、
　溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第１拡散部と、
　前記半導体層のうち、前記溝部の上端部に形成された第２拡散部と、
　前記半導体層のうち、前記第１拡散部と前記第２拡散部との間に形成されたチャネル部と、
　前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
　前記第１拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第１電極部と、
　前記第２拡散部と電気的に接続され、前記半導体層の上面側に設けられた第２電極部と、
　前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第３電極部と、
　前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部と
　を有する
　メモリ回路。
（１９）
　前記不揮発性素子は、ＭＴＪ（Magnetic tunnel junctions）素子である
　（１８）に記載のメモリ回路。
（２０）
　溝部を有する半導体層において、前記溝部を介して、前記溝部の底部に第１拡散部を形成するとともに、前記溝部の上端部に第２拡散部を形成し、これにより、前記第１拡散部と前記第２拡散部との間にチャネル部を形成することと、
　前記溝部の内面を含む表面全体に、シリコン酸化物よりも比誘電率が高いｈｉｇｈ－ｋ材料でゲート絶縁膜を形成したのち、前記溝部の内部であって、かつ前記チャネル部と対向する位置に金属材料からなるゲート部を形成し、さらに、前記ゲート絶縁膜のうち前記溝部からはみ出した部分を除去することと、
　前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部を形成することと
　を含む
　半導体装置の製造方法。
（２１）
　第１導電型の第１半導体層、第２導電型の第２半導体層および前記第１導電型の第３半導体層がこの順に形成された半導体層を貫通する溝部を形成したのち、前記溝部の内部であって、かつ前記溝部の底面側に絶縁層を形成することと、
前記絶縁層が形成された前記溝部の内面を含む表面全体に、シリコン酸化物よりも比誘電率が高いｈｉｇｈ－ｋ材料でゲート絶縁膜を形成したのち、前記溝部の内部であって、かつ前記第２半導体層と対向する位置に金属材料からなるゲート部を形成し、これにより、前記第２半導体層にチャネル部を形成し、さらに、前記ゲート絶縁膜のうち前記溝部からはみ出した部分を除去することと、
　前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ応力もしくはテンソル応力を加える応力印加部を形成することと
　を含む
　半導体装置の製造方法。
（２２）
　前記半導体層の裏面側に前記第１拡散部と電気的に接続された第１電極部と、前記半導体層の上面側に前記第２拡散部と電気的に接続された第２電極部と、前記半導体層の上面側に前記ゲート部と電気的に接続された第３電極部を形成することと
　をさらに含む
（２０）または（２１）に記載の半導体装置の製造方法。
　本出願は、日本国特許庁において２０１４年１月８日に出願された日本特許出願番号第２０１４－１８０６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (20)

  1. 　溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第１拡散部と、
    　前記半導体層のうち、前記溝部の上端部に形成された第２拡散部と、
    　前記半導体層のうち、前記第１拡散部と前記第２拡散部との間に形成されたチャネル部と、
    　前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
    　前記第１拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第１電極部と、
    　前記第２拡散部と電気的に接続され、前記半導体層の上面側に設けられた第２電極部と、
    　前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第３電極部と、
    　前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ（compressive）応力もしくはテンソル（tensile）応力を加える応力印加部と
    　を備えた
    　半導体装置。
  2. 　前記応力印加部は、以下の（ａ）～（ｄ）のうち少なくとも１つを含んで構成されている
    　請求項１に記載の半導体装置。
    （ａ）前記半導体層の上面側に設けられた第１応力印加膜
    （ｂ）前記半導体層の裏面側に設けられた第２応力印加膜
    （ｃ）前記チャネル部の両脇に設けられた第３応力印加膜
    （ｄ）前記チャネル部の格子定数とは異なる格子定数の前記第１拡散部および前記第２拡散部のうち少なくとも一方の拡散部
  3. 　前記応力印加部は、前記チャネル部に対してコンプレッシブ応力を与えるように構成され、
    　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
    　前記チャネル部が{１１０}面に形成され、かつチャネル方位が＜１１０＞方向となっている
    　請求項２に記載の半導体装置。
  4. 　前記応力印加部は、前記チャネル部に対してテンソル応力を与えるように構成され、
    　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
    　前記チャネル部が{１１０}面に形成され、かつチャネル方位が＜１００＞方向となっている
    　請求項２に記載の半導体装置。
  5. 　前記応力印加部は、前記チャネル部に対してテンソル応力を与えるように構成され、
    　前記第１拡散部、前記第２拡散部および前記チャネル部がｎ型トランジスタで構成され、
    　前記チャネル部が{１００}面に形成され、かつチャネル方位が＜１１０＞方向となっている
    　請求項２に記載の半導体装置。
  6. 　前記チャネル部が、ＧｅあるいはＳｉＧｅを含んで構成されている
    　請求項２に記載の半導体装置。
  7. 　前記第１拡散部および前記第２拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも大きくなっており、
    　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
    　前記チャネル部が{１１０}面に形成され、かつチャネル方位が＜１１０＞方向となっている
    　請求項２に記載の半導体装置。
  8. 　前記第１拡散部および前記第２拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも小さくなっており、
    　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
    　前記チャネル部が{１１０}面に形成され、かつチャネル方位が＜１００＞方向となっている
    　請求項２に記載の半導体装置。
  9. 　前記第１拡散部および前記第２拡散部のうち少なくとも一方の格子定数が、前記チャネル部の格子定数よりも小さくなっており、
    　前記第１拡散部、前記第２拡散部および前記チャネル部がｎ型トランジスタで構成され、
    　前記チャネル部が{１００}面に形成され、かつチャネル方位が＜１１０＞方向となっている
    　請求項２に記載の半導体装置。
  10. 　前記第３応力印加膜の上面は、前記第２拡散部の上面よりも低い箇所に形成され、
    　前記第１応力印加膜は、前記第２拡散部の上面および前記第３応力印加膜の上面に形成されている
    　請求項２に記載の半導体装置。
  11. 　前記第３応力印加膜の裏面は、前記第１拡散部の裏面よりも窪んだ箇所に形成され、
    　前記第２応力印加膜は、前記第１拡散部の上面および前記第３応力印加膜の裏面に形成されている
    　請求項２に記載の半導体装置。
  12. 前記チャネル部は、前記溝部の内部で互いに対向する２つの側面にそれぞれ形成されている
    　請求項１に記載の半導体装置。
  13. 前記チャネル部は、前記溝部の内部で互いに対向する２つの第１側面に形成された第１チャネル部と、前記第１側面に隣接する側面であって、かつ前記第１側面と直交する２つの第２側面に形成された第２チャネル部とを有する
    　請求項１に記載の半導体装置。
  14. 　前記第１拡散部、前記第２拡散部および前記チャネル部がｐ型トランジスタで構成され、
    　前記第１チャネル部は{１１０}面に形成され、かつ前記第１チャネル部のチャネル方位が＜１１０＞方向となっており、
    　前記第２チャネル部は{１００}面に形成され、かつ前記第２チャネル部のチャネル方位が＜１１０＞方向となっており、
    　前記第１チャネル部のチャネル幅が、前記第２チャネル部のチャネル幅よりも広くなっている
    　請求項１３に記載の半導体装置。
  15. 　前記第１拡散部、前記第２拡散部および前記チャネル部がｎ型トランジスタで構成され、
    　前記第１チャネル部は{１１０}面に形成され、かつ前記第１チャネル部のチャネル方位が＜１１０＞方向となっており、
    　前記第２チャネル部は{１００}面に形成され、かつ前記第２チャネル部のチャネル方位が＜１１０＞方向となっており、
    　前記第２チャネル部のチャネル幅が、前記第１チャネル部のチャネル幅よりも広くなっている
    　請求項１３に記載の半導体装置。
  16. 前記第１電極部と前記第１拡散部との間に、ダイポールを発生し、かつトンネル電流が流れる程度に薄い絶縁膜をさらに備えた
    　請求項１に記載の半導体装置。
  17. 前記溝部の内部であって、かつ当該溝部の底部側に埋め込まれた絶縁層をさらに備え、
    前記ゲート部は、前記絶縁層上に形成されている
    　請求項１に記載の半導体装置。
  18. 不揮発性素子または揮発性素子と、前記不揮発性素子または前記揮発性素子に流れる電流を制御するスイッチ素子とを含み、
    前記スイッチ素子は、
    　溝部を有する半導体層のうち、前記溝部の底部または前記底部の近傍に形成された第１拡散部と、
    　前記半導体層のうち、前記溝部の上端部に形成された第２拡散部と、
    　前記半導体層のうち、前記第１拡散部と前記第２拡散部との間に形成されたチャネル部と、
    　前記溝部の内部であって、かつ前記チャネル部と対向する位置に埋め込まれたゲート部と、
    　前記第１拡散部と電気的に接続され、前記半導体層の裏面側に設けられた第１電極部と、
    　前記第２拡散部と電気的に接続され、前記半導体層の上面側に設けられた第２電極部と、
    　前記ゲート部と電気的に接続され、前記半導体層の上面側に設けられた第３電極部と、
    　前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ（compressive）応力もしくはテンソル（tensile）応力を加える応力印加部と
    　を有する
    　メモリ回路。
  19. 　前記不揮発性素子は、ＭＴＪ（Magnetic tunnel junctions）素子である
    　請求項１７に記載のメモリ回路。
  20. 　溝部を有する半導体層において、前記溝部を介して、前記溝部の底部に第１拡散部を形成するとともに、前記溝部の上端部に第２拡散部を形成し、これにより、前記第１拡散部と前記第２拡散部との間にチャネル部を形成することと、
    　前記溝部の内面を含む表面全体に、シリコン酸化物よりも比誘電率が高いｈｉｇｈ－ｋ材料でゲート絶縁膜を形成したのち、前記溝部の内部であって、かつ前記チャネル部と対向する位置に金属材料からなるゲート部を形成し、さらに、前記ゲート絶縁膜のうち前記溝部からはみ出した部分を除去することと、
    　前記チャネル部に対して、前記半導体層の法線方向にコンプレッシブ（compressive）応力もしくはテンソル（tensile）応力を加える応力印加部を形成することと、
    　前記半導体層の裏面側に前記第１拡散部と電気的に接続された第１電極部と、前記半導体層の上面側に前記第２拡散部と電気的に接続された第２電極部と、前記半導体層の上面側に前記ゲート部と電気的に接続された第３電極部を形成することと
    　を含む
    　半導体装置の製造方法。
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