WO2010010865A1 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
WO2010010865A1
WO2010010865A1 PCT/JP2009/063042 JP2009063042W WO2010010865A1 WO 2010010865 A1 WO2010010865 A1 WO 2010010865A1 JP 2009063042 W JP2009063042 W JP 2009063042W WO 2010010865 A1 WO2010010865 A1 WO 2010010865A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor
channel
semiconductor device
plane
gate electrode
Prior art date
Application number
PCT/JP2009/063042
Other languages
English (en)
French (fr)
Inventor
俊治 南雲
潔 竹内
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to JP2010521698A priority Critical patent/JP5477291B2/ja
Publication of WO2010010865A1 publication Critical patent/WO2010010865A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

　本発明の半導体装置は、基板の主面に対して平行で一定方向に延在するゲート電極（１１）と、両端のうち一方の端部にソース電極（１４ａ）が設けられ、両端のうち他方の端部にドレイン電極（１４ｂ）が設けられ、ゲート電極（１１）を貫通し、ゲート絶縁膜を介してゲート電極（１１）と接する半導体突出部（１２）と、を有する。半導体突出部（１２）は、ゲート絶縁膜に接する、チャネルが発生する面であるチャネル面を複数備え、複数のチャネル面のうち少なくとも１つのチャネル面の向きが上記一定方向に対して斜めである。

Description

半導体装置
　本発明は、電界効果型トランジスタを有する半導体装置に関する。
　電子および正孔の伝導度は結晶の面方位に依存するため、チャネルが発生する面（以下では、「チャネル面」と称する）の面方位によって電界効果型トランジスタ（Field　Effect　Transistor、以下ではＦＥＴと表す）の電流駆動力に違いがあることが知られている。例えば、シリコンをチャネル材料としたＦＥＴの場合、電子伝導度は(100)面が最も高いのに対し、正孔伝導度は(100)面よりも(110)面の方が高い。Ｎチャネル素子には電子伝導度が高い面を、Ｐチャネル素子には正孔伝導度が高い面をそれぞれ用いることにより、回路動作を高速化することが可能である。また、同種の伝導型の素子でも、異なる面方位をチャネル面とする素子を組み合わせることによって電流駆動力に差を意図的につけることができ、回路設計の自由度を広げることが可能である。
　しかし、チャネル電流が基板面に対し平行に流れる平面型ＦＥＴでは、異なる面方位をチャネル面とした素子を同一基板上に形成するのは容易ではない。
　特開昭６３－８０５６２号公報（以下では、特許文献１と称する）に開示された半導体装置では、チャネル電流が基板主面に対し垂直な方向に流れる縦型ＦＥＴを用いることによってこの課題を解決している。縦型ＦＥＴでは基板主面に垂直に掘られた溝の側面にチャネルが発生する。そのため、基板主面の面方位が一つの方位に決まっていても、側面の面方位はその配置の方向によって種々の方位を取り得る。主面が(110)面または(100)面である基板を用いる場合、Ｎチャネル素子を<100>方向に沿うようにし、Ｐチャネル素子を<110>方向に沿うようにすることで、(100)面をチャネル面としたＮチャネル素子と(110)面をチャネル面としたＰチャネル素子の相補型構成を同一基板上で実現できる。
　また、素子の集積密度を向上させるためには素子面積を縮小することが必要である。平面型ＦＥＴでは素子面積を縮小するためにはゲート長の縮小が必要であるが、ゲート長の縮小は素子特性ばらつきの増大やリーク電流の増大を招く。一方、縦型ＦＥＴではゲート長を縮小しなくても素子面積を縮小することが可能である。そのため、縦型ＦＥＴは集積密度の点でも有利であることが知られている。
　しかしながら、ゲート電極の配置が伝導度などの観点とは別の制約により直線に沿った規則正しいレイアウトに決められていると、そのレイアウトにしたがってゲート電極を配置した上でチャネル面を形成しなければならない。この場合、縦型ＦＥＴであっても、伝導度などの観点で最適な面方位にチャネル面を形成できるとは限らない。特許文献１に開示された半導体装置のように、チャネル面の最適な面方位が異なる複数の素子を混在させる場合、次のような問題が生じ得る。
　図１Ａおよび図１Ｂは半導体結晶構造における面方位および方向を説明するための模式図である。
　図１Ａに示すように、主面が(110)面である基板においては<100>方向と<110>方向は９０度傾いた方向である。また、図１Ｂに示すように、主面が(100)面である基板においては<100>方向と<110>方向は４５度傾いた方向である。上述したようにゲート電極のレイアウトが決まっていると、そのレイアウトを変えないで複数の素子を異なる方向に沿って配置することは困難である。一方、伝導度の特性を優先させ、チャネル面が最適な面方位になるように複数の素子のそれぞれを異なる方向に沿って配置すると、ゲート電極の配置を直線に沿った規則正しいレイアウトにすることが困難となる。
　本発明の目的の一例は、ゲート電極のレイアウトがある一定の方向に決められていても、最適な面方位にチャネル面を設定することが可能な半導体装置を提供することである。
　本発明の一側面の半導体装置は、基板の主面に対して平行で一定方向に延在するゲート電極と、両端のうち一方の端部にソース電極が設けられ、両端のうち他方の端部にドレイン電極が設けられ、ゲート電極を貫通し、ゲート絶縁膜を介してゲート電極と接する半導体突出部とを有し、半導体突出部は、ゲート絶縁膜に接する、チャネルが発生する面であるチャネル面を複数備え、複数のチャネル面のうち少なくとも１つのチャネル面の向きが上記一定方向に対して斜めである構成である。
図１Ａは半導体結晶構造における面方位および方向を説明するための模式図である。 図１Ｂは半導体結晶構造における面方位および方向を説明するための模式図である。 図２は本実施形態の半導体装置を斜め上から見た外観図である。 図３は図２に示す半導体装置を基板主面に垂直な面で切ったときの断面図である。 図４は基板主面と平行な面で図２に示す半導体装置を切ったときの断面図である。 図５は図２および図４に示した半導体突出部の別の構成例を示す断面図である。 図６は図２および図４に示した半導体突出部の別の構成例を示す断面図である。 図７は本実施形態の半導体装置の別の構成例について、基板主面に垂直な面で切ったときの断面図である。 図８は図２に示した半導体装置を複数設けた場合の一構成例を示す断面図である。 図９は実施例１の半導体装置を斜め上から見た外観図である。 図１０は基板主面と平行な面で図９に示す半導体装置を切ったときの断面図である。 図１１は半導体結晶構造における面方位と方向を説明するための模式図である。 図１２は実施例１の半導体装置を用いた回路の一例を示す模式図である。 図１３は図９に示した縦型ＦＥＴを３つ以上配置した場合のレイアウトの一例を示す図である。 図１４は図９および図１０に示した半導体突出部の別の構成例を示す断面図である。 図１５は図９および図１０に示した半導体突出部の別の構成例を示す断面図である。 図１６Ａは実施例１の半導体装置の製造方法を説明するための図である。 図１６Ｂは実施例１の半導体装置の製造方法を説明するための図である。 図１７Ａは実施例１の半導体装置の製造方法を説明するための図である。 図１７Ｂは実施例１の半導体装置の製造方法を説明するための図である。 図１８Ａは図１７Ａで説明した工程に続くコンタクトプラグ形成方法を説明するための図である。 図１８Ｂは図１７Ｂで説明した工程に続くコンタクトプラグ形成方法を説明するための図である。 図１９は実施例２の半導体装置を斜め上から見た外観図である。 図２０は基板主面と平行な面で図１９に示す半導体装置を切ったときの断面図である。 図２１は図１９および図２０に示した半導体突出部の別の構成例を示す断面図である。 図２２Ａは実施例３の半導体装置を基板主面と平行な面で切ったときの断面図である。 図２２Ｂは実施例３の半導体装置を基板主面と平行な面で切ったときの断面図である。
　本発明の半導体装置の実施形態について説明する。本実施形態の半導体装置は、縦型ＦＥＴとして、シリコンをチャネル材料としたＭＯＳ（Metal　Oxide　Semiconductor）トランジスタを用いたものである。
　本実施形態の半導体装置の構成を説明する。図２は本実施形態の半導体装置を斜め上から見た外観図である。図に示さない半導体基板の主面に図２に示す半導体装置が形成されている。
　図３は図２に示す半導体装置を基板主面に垂直な面で切ったときの断面図である。図４は、図２に示す線分Ａ－Ａ’およびＢ－Ｂ’を通り、基板主面と平行な面で図２に示す半導体装置を切ったときの断面図である。
　図２に示すように、縦型ＦＥＴ１は、ゲート電極１１と、ソース・ドレイン電極１４ａ、１４ｂと、半導体突出部１２とを有する構成である。ソース・ドレイン電極１４ａ、１４ｂはいずれか一方がソース電極であり、他方がドレイン電極となる。以下では、半導体突出部１２の頂部側をソース電極１４ａとし、基部側をドレイン電極１４ｂとして説明するが、頂部側がドレイン電極で、基部側がソース電極であってもよい。
　一般的には、半導体基板がＰ型であれば、ソース電極１４ａおよびドレイン電極１４ｂに拡散される導電性不純物はＮ型である。反対に、半導体基板がＮ型であれば、それら２つの電極に拡散される導電性不純物はＰ型である。なお、半導体突出部１２のうちソース・ドレイン電極を除く部位は真性半導体であってもよく、またはそれら２つの電極と同一導電型の不純物が電極部分よりも薄い濃度で拡散されていてもよい。
　ゲート電極１１は、基板主面と平行な、ある一方向(線分Ａ－Ａ’と平行な方向)に沿って延在する。図２では、ゲート電極１１の長手方向と線分Ａ－Ａ’の方向が一致している。
　半導体突出部１２は、基板主面に垂直な方向に、柱状に、基板上に突出して形成されている。半導体突出部１２の外周側面は複数の面で構成されている。図２および図４に示す半導体突出部１２の側面は４つの面で構成されている。なお、複数の面で構成されるとは、半導体突出部１２の外周部をなす側面が別々の面として弁別可能な複数の面から構成されていることを意味する。
　図５および図６は、図２および図４に示した半導体突出部の別の構成例を示す断面図である。これらの図も図４と同様に、基板主面と平行な面で半導体装置を切ったときの断面図である。半導体突出部１２は、典型的には図４に示すように断面が多角形をなす角柱状の形状であるが、図５に示すように、角の丸まった角柱のように、隣り合う面との境界が明確でなくとも別々の面として弁別可能である形状であればよい。また、図６に示すように、側面が平面ではなく緩やかな曲面となっている形状であってもよい。
　また、図２および図３に示したように、半導体突出部１２は基板主面と垂直な方向にゲート電極１１を貫通しており、半導体突出部１２の外周部はゲート絶縁膜(不図示)を介してゲート電極１１と接している。ゲート電極１１は半導体突出部１２の側面のうちソース電極１４ａおよびドレイン電極１４ｂを除く領域を全て覆っている必要はない。ゲート電極１１とソース電極１４ａとを電気的に絶縁するために、図３に示すように、ゲート電極１１の上面とソース電極１４ａの下端とが接触しないように、これら電極間には所定の距離が設けられている。このことはゲート電極１１の下面とドレイン電極１４ｂの上端についても同様である。
　半導体突出部１２がゲート絶縁膜（不図示）と接する面は、ＦＥＴが動作する際にチャネルが生成されるチャネル面１３となる。ゲート電極１１の下面から上面までの長さ（ゲート電極１１の厚さ）がトランジスタのチャネル長に相当する。図４から図６の断面図のそれぞれにおいて、半導体突出部１２の断面形状の周囲長がトランジスタのチャネル幅に相当する。複数のチャネル面１３のそれぞれがゲート電極１１の延在方向に対して斜め向きに配置されているが、少なくとも１つの面が最適な面方位にゲート電極１１の延在方向に対して斜め向きに配置されていればよい。
　ここで、斜め向きとは、チャネル面１３がゲート電極１１の延在方向(線分Ａ－Ａ’方向)およびそれと垂直な方向(線分Ｂ－Ｂ’方向)のどちらにも平行にならないことを意味する。本実施形態では、チャネル面１３の向きとゲート電極１１の延在方向が意図的に斜めになるようにそれぞれを配置しており、チャネル面とゲート電極の延在方向が平行になるように配置されていたものがリソグラフィー工程などの製造加工上のズレによって結果的に斜めになるような場合は含まれない。
　上述の構成の縦型ＦＥＴ１のドレイン電極１４ｂとゲート電極１１に所定の電圧を印加すると、半導体突出部１２の頂部のソース電極１４ａと半導体突出部１２の基部のドレイン電極１４ｂとの間に、基板主面に垂直な方向にチャネル電流が流れ、ＦＥＴとして動作する。
　本実施形態によれば、縦型ＦＥＴのチャネル面の面方位をゲート電極の延在方向とは独立に設定することができる。そのため、ゲート電極がある一定の方向に沿って配置されていても、その配置方向とは無関係に、最適な面方位のチャネル面を有する縦型ＦＥＴを形成することができる。複数のゲート電極の配置を平行に、それぞれ直線状に規則正しいレイアウトとしても、その延在方向とは独立に最適なチャネル面方位を選択することができる。また、半導体集積回路において、複数のゲート電極の配置を平行に、それぞれ直線に沿った規則正しいレイアウトとすると、リソグラフィー等の製造工程が比較的容易となり、また、素子間隔を詰めて配列することができるため集積度の点でも有利である。したがって、集積密度および製造容易性の向上と動作速度の向上を両立できる。
　なお、図２および図３に示す構成では、基板主面に垂直な方向で見たときにソース電極１４ａおよびドレイン電極１４ｂはゲート電極１１１と離れているが、図７に示すように、ソース電極１４ａの下端とゲート電極１１１の上端がゲート絶縁膜（不図示）を介して重なっている構造であってもよい。また、ドレイン電極１４ｂの上端とゲート電極１１１の下端が絶縁膜を介して重なっている構造であってもよい。さらに、次のような構成も考えられる。
　図８は図２に示した半導体装置を複数設けた場合の一構成例を示す断面図である。図８に示すように、本実施形態の半導体装置は、半導体突出部１２がゲート電極１１の延在方向に沿って複数個配列されている構成であってもよい。図８に示す構成では、半導体突出部１２が３つ設けられている。ソース電極およびドレイン電極のそれぞれを共通にし、チャネルが形成される半導体突出部１２の個数を増やすことにより、電流駆動力を高めることができる。
　本実施例の半導体装置の構成を説明する。図９および図１０は本実施例の半導体装置の一構成例を示す図である。図に示さない半導体基板の主面に図９に示す半導体装置が形成されている。
　図９は本実施例の半導体装置を斜め上から見た外観図である。図１０は、図９に示す線分Ａ－Ａ’およびＢ－Ｂ’を通り、基板主面と平行な面で図９に示す半導体装置を切ったときの断面図である。図１１は半導体結晶構造における面方位と方向を説明するための模式図である。
　本実施例の半導体装置は、縦型ＦＥＴ１０１、１０２を有し、これらのトランジスタは、(100)面を主面とするシリコン基板上に形成されている。
　縦型ＦＥＴ１０１は、ゲート電極１１１と、チャネル面１１３を含む半導体突出部１１２と、ソース・ドレイン電極１１４ａ、１１４ｂとを有する構成である。一方、縦型ＦＥＴ１０２は、ゲート電極１１１と、チャネル面１２３を含む半導体突出部１２２と、ソース・ドレイン電極１２４ａ、１２４ｂとを有する構成である。
　ゲート電極１１１は、縦型ＦＥＴ１０１、１０２のそれぞれのゲート電極が一体になったものであり、その長手方向が<110>方向に一致しており、<110>方向に沿って設けられている。半導体突出部１１２、１２２は、ゲート電極１１１の長手方向と同じ<110>方向に沿って配列され、それぞれがゲート電極１１１を貫通している。
　半導体突出部１１２、１２２は、基板の厚さ方向に対して同一階層レベル内にある。また、半導体突出部１１２、１２２は基板主面に平行な面内の断面形状が互いに異なっている。ここで、断面形状が異なるとは、幾何学的に合同であるが、辺や頂点の向きを合わせた状態から一方を重心を軸に回転させることで他方とは配置の向きが異なっている、という場合も含む。例えば、ゲート電極１１１の長手方向に延びる１つの直線を基準軸にとれば、半導体突出部１１２、１２２の断面形状のうち一方を回転させれば他方と辺および頂点の向きが全て同じになるものであっても、その基準軸から見た、これら２つの断面形状は異なるものと言える。本実施例に示す形状では、半導体突出部１１２、１２２はいずれも四角柱状であり、配置の向きがそれぞれ異なる。
　次に、半導体突出部１１２、１２２のそれぞれのチャネル面について説明する前に、半導体結晶構造における面方位と方向を図１Ｂと図１１を参照して説明する。図１１において、底面の面方位が(100)面であり、黒太枠で囲む側面の面方位も(100)面である。
　(100)面を主面とした基板の場合、図１Ｂに示したように、<100>方向と直交する方向は<100>方向であり、<110>方向と直交する方向は<110>方向であり、<100>方向と<110>方向のなす角の角度は４５度である。また、図１１に示すように、(100)面を主面とした基板において<100>方向の辺に沿う側面の面方位は(100)面であり、図１Ｂに示したように、<110>方向の辺に沿う側面の面方位は(110)面である。
　図１０に示す断面図では、半導体突出部１１２の辺は<100>方向に沿っており、チャネル面１１３の面方位は(100)面である。また、半導体突出部１２２の辺は<110>方向に沿っており、チャネル面１２３の面方位は(110)面である。
　半導体突出部１１２のうちソース・ドレイン電極を除く部位には、Ｐ型またはＮ型導電性不純物が低濃度にドープされているか、もしくは不純物がドープされていない。不純物の導電型およびドープ濃度は、素子のしきい値電圧が所望の値となるように設定されている。ソース・ドレイン電極１１４ａ、１１４ｂはＮ型導電性不純物が高濃度にドープされており、縦型ＦＥＴ１０１はＮチャネル素子として動作する。
　半導体突出部１２２のうちソース・ドレイン電極を除く部位には、Ｎ型またはＰ型導電性不純物が低濃度にドープされているか、もしくは不純物がドープされていない。不純物の導電型およびドープ濃度は、素子のしきい値電圧が所望の値となるように設定されている。ソース・ドレイン電極１２４ａ、１２４ｂはＰ型導電性不純物が高濃度にドープされており、縦型ＦＥＴ１０２はＰチャネル素子として動作する。
　なお、本実施例では、半導体突出部１１２の頂部側をソース電極１１４ａとし、基部側をドレイン電極１１４ｂとしているが、頂部側をドレイン電極とし、基部側をソース電極としてもよい。このことは、半導体突出部１２２のソース・ドレイン電極についても同様である。
　背景技術の欄で述べたように、シリコンでは電子伝導度は(100)面で高く、正孔伝導度は(110)面で高い。本実施例の縦型ＦＥＴ１０１はＮチャネル素子であり、そのチャネル面１１３の面方位は(100)面である。また、縦型ＦＥＴ１０２はＰチャネル素子であり、そのチャネル面１２３の面方位は(110)面である。そのため、本実施例の構成を有する半導体装置では、Ｎチャネル素子とＰチャネル素子の双方の電流駆動力を高めることが可能となり、回路動作を高速化できる。また、チャネル面が(100)面である素子と(110)面である素子が同一階層レベルに存在するため、それぞれの素子を同時に形成することが可能となり、製造プロセスも容易である。
　次に、図９に示した半導体装置を用いた回路の一例を説明する。
　図１２は本実施例の半導体装置を用いた回路の一例を示す模式図である。図１２に示す回路はインバータ回路である。縦型ＦＥＴ１０１のソース電極１１４ａを接地し、縦型ＦＥＴ１０２のソース電極１２４ａにプラスの電圧を印加する。ゲート電極１１１に入力信号が入力され、それら２つのトランジスタのドレイン電極１１４ｂ、１２４ｂを接続した配線（不図示）から出力信号が出力される。
　次に、図９に示した縦型ＦＥＴを３つ以上配置する場合のレイアウト方法を説明する。
　図１３は図９に示した縦型ＦＥＴを３つ以上配置した場合のレイアウトの一例を示す図である。複数のゲート電極１１１ａ～１１１ｅがそれぞれ<110>方向に沿って平行に、かつ、それぞれ直線状に配置されている。半導体突出部１１２ａ、１１２ｂ、１２２ａ、１２２ｂはゲート電極１１１ａの長手方向と同一の<110>方向に配列されている。半導体突出部１１２ｃ、１２２ｃはゲート電極１１１ｂの長手方向と同一の<110>方向に配列されている。半導体突出部１１２ｄ、１１２ｅ、１２２ｄ、１２２ｅはゲート電極１１１ｃの長手方向と同一の<110>方向に配列されている。半導体突出部１１２ｆ、１１２ｇ、１２２ｆ、１２２ｇはゲート電極１１１ｄの長手方向と同一の<110>方向に配列されている。
　ゲート電極１１１ｄおよびゲート電極１１１ｅはこれらのゲート電極と同一階層レベルの配線１１８で接続され、ゲート電極１１１ｅには半導体突出部１１２ｈが設けられている。
　図１３に示すように、Ｎチャネル素子領域に設けられた半導体突出部１１２ａ～１１２ｈのチャネル面の面方位は(100)面である。Ｐチャネル素子領域に設けられた半導体突出部１２２ａ～１２２ｇのチャネル面の面方位は(110)面である。また、各半導体突出部はゲート電極を貫通している。
　このように縦型ＦＥＴを直線的で規則正しく配置することにより、チャネル素子の種類に対応してその向きを変えて配置する場合に比べて、レイアウト面積の低減およびリソグラフィー工程などのプロセスの難度の低減が実現できる。
　本実施例の半導体装置は、次のような構成であってもよい。図１４および図１５は、図９および図１０に示した半導体突出部の別の構成例を示す断面図である。これらの図も図１０と同様に、基板主面と平行な面で半導体装置を切ったときの断面図である。
　図１４は、ゲート電極１１１の長手方向を<100>方向とし、それに伴って半導体突出部１１２、１２２が<100>方向に沿って配列された構成を示す。この場合でも、Ｎチャネル素子の半導体突出部１１２のチャネル面１１３の面方位は(100)面であり、Ｐチャネル素子の半導体突出部１２２のチャネル面１２３の面方位は(110)面である。
　図１５は、ゲート電極１１１の長手方向が<110>でもなく、<100>でもない任意の方向である場合を示す。この場合でも、半導体突出部１１２、１２２がゲート電極１１１の長手方向に沿って配列されている。そして、Ｎチャネル素子の半導体突出部１１２のチャネル面１１３の面方位は(100)面であり、Ｐチャネル素子の半導体突出部１２２のチャネル面１２３の面方位は(110)面である。
　特に、ゲート電極の長手方向を<110>方向と<100>方向のちょうど中間の方向とした場合、図１５に示すような断面図において、半導体突出部１１２、１２２の断面形状の中間を通り、ゲート電極の長手方向と垂直な方向を軸として、これら２つの断面形状を鏡像対称とすることができる。このような構成では、ゲート電極の長手方向と垂直な方向の長さをゲート電極の短辺長とすると、縦型ＦＥＴ１０１と縦型ＦＥＴ１０２のそれぞれについて、半導体突出部の端からゲート電極のパターンの端までの距離が等しくなり、ゲート電極の短辺長を狭めやすくなるため、集積度向上の点で有利である。
　なお、上述の説明では、チャネル面１１３の面方位を(100)面とし、チャネル面１２３の面方位を(110)面とした。チャネル面１１３の面方位は(100)面であることが望ましいが、厳密に(100)面である必要はなく、また、全てにおいて(100)面である必要はない。これと同様に、チャネル面１２３の面方位は(110)面であることが望ましいが、厳密に(110)面である必要はなく、また、全てにおいて(110)面である必要はない。
　チャネル面１１３は主な面方位が(100)面または(100)に近い面であればよく、チャネル面１２３は主な面方位が(110)面または(110)に近い面であればよい。ここで、主な面方位とは、チャネル面を構成するさまざまな面方位のうち、ゲート絶縁膜（不図示）を介してゲート電極と接するチャネル面全体に占める割合が最大である面方位を指す。よって、半導体突出部１１２および１２２の角が図５に示した半導体突出部１２と同様に丸まっていてもよく、チャネル面１１３、１２３は図６に示したチャネル面１３と同様に緩やかな曲面であってもよい。
　本実施例では、チャネル面の面方位の互いに異なる複数の縦型ＦＥＴを直線状に規則正しく配置することができる。また、複数の縦型ＦＥＴを複数の列に分けて配置する場合には、それらの列を平行に配置することができる。よって、集積密度や製造容易性を損なうことなく、Ｎチャネル素子とＰチャネル素子それぞれに適した面方位にチャネルを形成することによる動作速度のさらなる向上が図れる。
　また、上述の説明では、縦型ＦＥＴ１０１をＮチャネル素子とし、縦型ＦＥＴ１０２をＰチャネル素子として異なる導電型の素子としたが、両方ともＮチャネル素子、または両方ともＰチャネル素子のように同種の導電型の素子であってもよい。この場合、同種の導電型で、電流駆動力の異なる複数の素子が形成される。このような構成では、複数の同一導電型の素子に対して意図的に電流駆動力差をつけることができるため、電流駆動力の異なる複数種類の素子を混在させることによる回路設計の自由度を高められる。
　次に、本実施例の半導体装置の製造方法を説明する。
　図１６Ａ、図１６Ｂ、図１７Ａおよび図１７Ｂは本実施例の半導体装置の製造方法を説明するための図である。
　図１６Ａは半導体装置の上面図である。図１６Ｂは、図１６Ａに示す線分Ｃ－Ｃ’の部位における基板主面に垂直方向の断面図である。図１７Ａおよび図１７Ｂでは線分Ｃ－Ｃ’を図に示すことを省略しているが、図１７Ａと図１７Ｂの関係も、図１６Ａと図１６Ｂの関係と同様である。なお、ここで説明する製造方法は一例であって、他の製造方法を用いてもよい。
　はじめに、ウェル形成工程を説明する。(100)面を主面とするシリコンなどの半導体基板の主面に対して、Ｎチャネル素子が形成される領域にＰ型導電性不純物をイオン注入し、Ｐチャネル素子が形成される領域にＮ型導電性不純物をイオン注入する。その後の熱処理により、Ｐ型導電性不純物を半導体基板に拡散してＰウェル１１５を形成し、Ｎ型導電性不純物を半導体基板に拡散してＮウェル１２５を形成する。ウェル形成のための熱処理は、イオン注入による結晶欠陥の修復のための熱処理工程であってもよく、熱酸化膜形成のための熱処理工程であってもよく、それらの工程の組み合わせであってもよい。
　半導体突出部の削り出し工程を説明する。半導体突出部となる領域をレジスト等の第１のマスクで保護した状態で半導体基板をエッチングすることによって、図１６Ｂに示すように、四角柱状の半導体突出部１１２および半導体突出部１２２を削り出す。その際、図１６Ａに示すように、半導体突出部１１２の断面形状を各辺が<100>方向に沿う形状とし、半導体突出部１２２の断面形状を各辺が<110>方向に沿う形状とし、半導体突出部１１２、１２２が<110>方向に沿って配列されるように形成する。
　素子分離領域の形成工程を説明する。第１のマスクを除去した後、素子分離領域を除く部位をレジスト等の第２のマスクで保護した状態で半導体基板をエッチングすることによって、素子分離領域となる部分の半導体基板を削り取る。第２のマスクを除去した後、半導体基板に形成された溝に埋め込むとともに半導体突出部１１２、１２２よりも上面が高くなるまで絶縁体を堆積する。そして、Chemical　Mechanical　Polishing　(ＣＭＰ)によって絶縁体表面を平坦化した後、絶縁体を選択的にエッチバックし、図１６Ｂに示す素子分離領域１３０を形成する。
　続いて、Ｐチャネル素子領域をレジスト等の第３のマスクで覆った状態で上方から垂直にＮ型導電性不純物を注入することにより、ソース電極１１４ａおよびドレイン電極１１４ｂとなるＮ型拡散層領域を形成する。第３のマスクを除去した後、Ｎチャネル素子領域をレジスト等の第４のマスクで覆った状態で上方から垂直にＰ型導電性不純物を注入することにより、ソース電極１２４ａおよびドレイン電極１２４ｂとなるＰ型拡散層領域を形成する。その後、第４のマスクを除去する。このようにして、図１６Ａおよび図１６Ｂに示す構造が得られる。
　なお、ウェル形成工程、半導体突出部の削り出し工程、および素子分離領域の形成工程の順序は上述の場合に限られない。また、Ｎ型拡散層領域とＰ型拡散層領域の形成順序は、Ｎ型拡散層領域の形成が先の場合で説明したが、Ｐ型拡散層領域の形成が先であってもよい。
　次に、半導体突出部１１２、１２２の周りを埋め込むとともに、上面が半導体突出部１１２、１２２よりも高くなるように絶縁体を堆積する。そして、ＣＭＰによって絶縁体表面を平坦化した後、絶縁体を選択的にエッチバックし、図１７Ａおよび図１７Ｂに示すように、ゲート電極と基板とを絶縁する絶縁膜１３１を形成する。絶縁膜１３１は半導体突出部以外の領域全面を覆う。
　続いて、熱酸化、絶縁膜堆積、またはこれらの膜形成方法の組み合わせにより、半導体突出部１１２、１２２の側面にゲート絶縁膜（不図示）を形成する。続いて、ゲート電極を形成するための金属をゲート絶縁膜（不図示）の周りに、上面が半導体突出部１１２、１２２よりも高くなるように堆積する。そして、ＣＭＰによって金属表面を平坦化した後、金属を選択的にエッチバックすることにより、側面がゲート絶縁膜で被覆された半導体突出部以外の領域を覆う、ゲート電極の高さを有する金属膜を形成する。
　さらに、ゲート電極の形成領域をレジスト等の第５のマスクで保護した状態で金属膜をエッチングし、ゲート電極１１１、１２１を形成する。ゲート電極１１１、１２１は、図１７Ｂに示すように、半導体突出部１１２、１２２の側面を自身の厚さ分だけゲート絶縁膜（不図示）を介して覆い、配置方向は<110>方向の直線に沿うような形状になっている。その後、第５のマスクを除去する。このようにして、図１７Ａおよび図１７Ｂに示す構造の半導体装置が得られる。なお、図１７Ａにおいて外周部を破線で示す構成は、絶縁膜１３１の下層に設けられている構造である。
　上述のようにして、本実施例の半導体装置を形成した後、縦型ＦＥＴの各電極を配線に引き出すための工程を説明する。図１８Ａおよび図１８Ｂはコンタクトプラグ形成方法を説明するための図である。図１８Ａおよび図１８Ｂでは線分Ｃ－Ｃ’を図に示すことを省略しているが、図１８Ａと図１８Ｂの関係も、図１６Ａと図１６Ｂの関係と同様である。
　図１７Ａおよび図１７Ｂに示した構造を形成した後、半導体突出部１１２、１２２の周りを埋め込むとともに、上面が半導体突出部１１２、１２２よりも高くなるように絶縁膜を堆積する。そして、ＣＭＰによって絶縁体表面を平坦化することにより、基板上全面を覆う層間絶縁膜１３２を形成する（図１８Ｂ）。
　さらに、コンタクトホール形成部位を除く領域をレジスト等の第６のマスクによって保護した状態で層間絶縁膜１３２の一部をエッチングし、層間絶縁膜１３２にコンタクトホールを形成する。コンタクトホールは、ソース電極１１４ａ、１２４ａのそれぞれに達するコンタクトホールと、ドレイン電極１１４ｂ、１２４ｂのそれぞれに達するコンタクトホールと、ゲート電極１１１に達するコンタクトホールとがある。
　第６のマスクを除去した後、コンタクトプラグの材料となる導体をコンタクトホール内と層間絶縁膜１３２上に堆積する。層間絶縁膜１３２上の余分な導体をＣＭＰによって除去することにより、コンタクトホールに導体が埋め込まれたコンタクトプラグ１３３ａ～１３３ｃが形成される。このようにして、図１８Ａおよび図１８Ｂに示す構造が得られる。なお、図１８Ａにおいて外周部を破線で示した構成は、層間絶縁膜１３２よりも下層に設けられた構造、または層間絶縁膜１３２に埋もれている構造である。
　詳細な説明は省略するが、その後、層間絶縁膜１３２の上に配線形成のための導体膜を形成し、リソグラフィー工程およびエッチング工程により導体膜で配線（不図示）を形成する。縦型ＦＥＴ１０１、１０２に共通のゲート電極１１１がコンタクトプラグ１３３ｃを介して接続される配線（不図示）が形成される。また、その他の配線として、縦型ＦＥＴ１０１に関して、ソース電極１１４ａがコンタクトプラグ１３３ａを介して接続される配線（不図示）と、ドレイン電極１１４ｂがコンタクトプラグ１３３ｂを介して接続される配線（不図示）が形成される。縦型ＦＥＴ１０２に関しては、ソース電極１２４ａがコンタクトプラグ１３３ａを介して接続される配線（不図示）と、ドレイン電極１２４ｂがコンタクトプラグ１３３ｂを介して接続される配線（不図示）が形成される。
　なお、ゲート電極の材料を金属膜として説明したが、金属膜に限らず、高濃度ドープした多結晶シリコン、高濃度ドープした多結晶シリコンと金属または金属シリサイドを積層したもの、多結晶シリコンを金属と反応させて完全にシリサイド化したものなどの導電性材料を用いることが可能である。また、ソース電極およびドレイン電極のそれぞれは、半導体に導電性不純物がドープされた構造であると説明したが、一部または全体が金属または金属シリサイドであってもよい。
　また、配線形成方法として、絶縁体に形成した溝に導体を埋め込むダマシン工程を用いてもよい。さらに、コンタクトプラグと配線を別々に形成する方法に限らず、コンタクトプラグおよび配線を同時に形成するデュアルダマシン工程を用いてもよい。
　実施例１の半導体装置は(100)面を主面とするシリコン基板上に形成されていたが、本実施例の半導体装置は(110)面を主面とするシリコン基板上に形成されている。
　本実施例の半導体装置の構成を説明する。図１９および図２０は本実施例の半導体装置の一構成例を示す図である。図に示さない半導体基板の主面に図１９に示す半導体装置が形成されている。
　図１９は本実施例の半導体装置を斜め上から見た外観図である。図２０は、図１９に示す線分Ａ－Ａ’およびＢ－Ｂ’を通り、基板主面と平行な面で図１９に示す半導体装置を切ったときの断面図である。
　本実施例の半導体装置は、縦型ＦＥＴ２０１、２０２を有し、これらのトランジスタは、(110)面を主面とするシリコン基板上に形成されている。
　縦型ＦＥＴ２０１は、ゲート電極１１１と、チャネル面２１３を含む半導体突出部２１２と、ソース・ドレイン電極２１４ａ、２１４ｂとを有する構成である。一方、縦型ＦＥＴ２０２は、ゲート電極１１１と、チャネル面２２３を含む半導体突出部２２２と、ソース・ドレイン電極２２４ａ、２２４ｂとを有する構成である。
　図１Ａに示したように、(110)面を主面とした基板の場合、<100>方向と直交する方向は<110>方向となる。また、(110)面を主面とした基板において<100>方向の辺に沿う側面の面方位は(100)面であり、<110>方向の辺に沿う側面の面方位は(110)面である。
　半導体突出部２１２、２２２のそれぞれは基板主面と平行な面において長方形の断面形状を有している。半導体突出部２１２の断面の長方形の長辺は<100>方向に沿っており、半導体突出部２２２の断面の長方形の長辺は<110>方向に沿っている。したがって、チャネル面２１３の主な面方位は(100)面であり、チャネル面２２３の主な面方位は(110)面である。
　本実施例は、上述の相違点を除いて実施例１と同様であるため、同様な構成の詳細な説明を省略する。ゲート電極１１１の配置の方向は任意の方向が可能である。
　実施例１ではチャネル電流の方向は<100>方向となるが、本実施例ではチャネル電流の方向は<110>方向となる。電子や正孔の伝導度はチャネル面方位だけでなく電流方向にも依存し、(110)面における正孔伝導度は<100>方向よりも<110>方向のほうが高い。よって、本実施例において縦型ＦＥＴ２０２がＰチャネル素子であるような構成とした場合、Ｐチャネル素子の電流駆動力をさらに高めることができる。
　図２１は、図１９および図２０に示した半導体突出部の別の構成例を示す断面図である。図２１も図２０と同様に、基板主面と平行な面で半導体装置を切ったときの断面図である。図２１に示すように、半導体突出部２１２、２２２の角が丸まっていてもよい。また、チャネル面２１３の主な面方位は(100)面に近ければ、厳密に(100)面でなくてもよく、その面が緩やかな曲面になっていてもよい。これと同様に、チャネル面２２３の主な面方位は(110)面に近ければ、厳密に(110)面でなくともよく、その面が緩やかな曲面になっていてもよい。
　本実施例は、半導体突出部について基板主面に平行な面の断面形状が実施例１とは異なるものである。
　本実施例の半導体装置の構成を説明する。本実施例の半導体装置は、(100)面を主面とするシリコン基板上に形成されている。以下では、実施例１と同様な構成については同一の符号を付し、その詳細な説明を省略する。
　図２２Ａおよび図２２Ｂは、本実施例の半導体装置を基板主面と平行な面で切ったときの断面図である。図２２Ａは本実施例の半導体装置の一構成例であり、図２２Ｂは本実施例の半導体装置の別の構成例である。
　本実施例の半導体装置は、Ｎチャネル素子の縦型ＦＥＴ３０１と、Ｐチャネル素子の縦型ＦＥＴ３０２とを有する。縦型ＦＥＴ３０１は、ゲート電極１１１と、チャネル面３１３を含む半導体突出部３１２と、ソース・ドレイン電極１１４ａ、１１４ｂとを有する構成である。一方、縦型ＦＥＴ３０２は、ゲート電極１１１と、チャネル面３２３を含む半導体突出部３２２と、ソース・ドレイン電極１２４ａ、１２４ｂとを有する構成である。
　実施例１の縦型ＦＥＴ１０１の半導体突出部１１２の形状は四角柱状であったが、本実施例における縦型ＦＥＴ３０１の半導体突出部３１２の形状は、図２２Ａの断面形状からわかるように、角柱を複数連接したような形状である。基板主面と平行な断面内において半導体突出部３１２の外周部の各辺は<100>方向に沿っている。チャネル面３１３は基板主面の法線に沿って多数の面が連続した構造であり、主な面方位は(100)面である。縦型ＦＥＴ３０２の半導体突出部３２２は、図２２Ａの断面形状から、四角柱状である。
　一方、本実施例の他の構成例では、図２２Ｂに示す断面形状からわかるように、縦型ＦＥＴ３０１の半導体突出部３１２は、平板を複数連接したような形状である。また、半導体突出部３２２の断面形状は、ゲート電極１１１の長手方向と同一方向を長辺とする長方形状であり、チャネル面３２３の面方位は(110)面である。
　本実施例は、上述の相違点を除いて実施例１と同様であるため、同様な構成の詳細な説明を省略する。
　なお、ゲート電極１１１の配置方向を<100>方向に沿ったものにすれば、半導体突出部３１２をその断面が長方形になるような形状とし、半導体突出部３２２を角柱または平板を複数連接したような形状としてもよい。ゲート電極１１１の配置方向を任意の方向とすれば、半導体突出部３１２、３２２のそれぞれを角柱または平板を複数連接したような形状にしてもよい。
　実施例１の構成では、チャネル幅を大きくしたいときには柱状の半導体突出部を間隔をあけて複数配列する必要があるが、本実施例の構成では単位形状を間隔をあけずに連接数を増すことで対応できるため、レイアウト面積増大を抑えたまま、効果的に電流駆動力を大きくすることができる。
　また、実施例１と実施例２では、一定方向に配列された２つの縦型ＦＥＴの半導体突出部の断面形状は、いずれか一方を回転させると他方の形状に一致するか、相似図形に相当していた。本実施例では、縦型ＦＥＴ３０１と縦型ＦＥＴ３０２のそれぞれの半導体突出部の基板主面に平行な断面形状が異なっている。本実施例のように、各素子の電流駆動力を断面形状で調整することも可能である。
　本発明を高密度の半導体集積回路といった用途に適用できる。
　本発明の効果の一例として、ゲート電極がある一定の方向に沿って延在していても、その延在方向とは独立に最適なチャネル面方位を選択することができ、動作速度の向上を図れる。
　以上、実施形態および実施例を参照して本願発明を説明したが、本願発明は上記実施形態および実施例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　なお、この出願は、２００８年７月２２日に出願された日本出願の特願２００８－１８８５０３の内容が全て取り込まれており、この日本出願を基礎として優先権を主張するものである。
　１　　縦型ＦＥＴ
　１１　　ゲート電極
　１２　　半導体突出部
　１３　　チャネル面
　１４ａ　　ソース電極
　１４ｂ　　ドレイン電極
　１１５　　Ｐウェル
　１２５　　Ｎウェル
　１３０　　素子分離領域
　１３１　　絶縁膜
　１３２　　層間絶縁膜
　１３３ａ、１３３ｂ、１３３ｃ　　コンタクトプラグ

Claims (13)

  1. 　基板の主面に対して平行で一定方向に延在するゲート電極と、
    　両端のうち一方の端部にソース電極が設けられ、前記両端のうち他方の端部にドレイン電極が設けられ、前記ゲート電極を貫通し、ゲート絶縁膜を介して前記ゲート電極と接する半導体突出部と、を有し、
    　前記半導体突出部は、前記ゲート絶縁膜に接する、チャネルが発生する面であるチャネル面を複数備え、複数の該チャネル面のうち少なくとも１つのチャネル面の向きが前記一定方向に対して斜めである、半導体装置。
  2. 　前記ゲート電極を貫通する前記半導体突出部が複数設けられ、
    　複数の前記半導体突出部は前記一定方向に沿って配列されている、請求項１記載の半導体装置。
  3. 　複数の前記半導体突出部は前記基板の厚さ方向に対し同一階層レベルに形成されている、請求項２記載の半導体装置。
  4. 　複数の前記半導体突出部に第１および第２の半導体突出部を含み、
    　前記第１の半導体突出部の前記主面に平行な断面形状と、前記第２の半導体突出部の前記主面に平行な断面形状が互いに異なっている、請求項２記載の半導体装置。
  5. 　複数の前記半導体突出部に第１および第２の半導体突出部を含み、
    　前記ゲート電極および前記第１の半導体突出部を有する第１のトランジスタと、前記ゲート電極および前記第２の半導体突出部を有する第２のトランジスタとが設けられた請求項３記載の半導体装置。
  6. 　前記第１および前記第２のトランジスタのそれぞれのチャネル面の面方位が互いに異なっている、請求項５記載の半導体装置。
  7. 　前記第１および前記第２のトランジスタのうち一方はチャネル面の一部に面方位が(100)面である部位を含み、これら２つのトランジスタのうち他方はチャネル面の一部に面方位が(110)面である部位を含む、請求項６記載の半導体装置。
  8. 　前記一方のトランジスタがＮチャネル素子であり、前記他方のトランジスタがＰチャネル素子である、請求項７記載の半導体装置。
  9. 　前記第１および前記第２のトランジスタがともに同種の伝導型である、請求項６または７記載の半導体装置。
  10. 　複数の前記チャネル面のうち少なくとも１つのチャネル面と前記一定方向とのなす角度が４５°である請求項１から９のいずれか１項に記載の半導体装置。
  11. 　前記第１の半導体突出部の前記主面に平行な断面形状と前記第２の半導体突出部の前記主面に平行な断面形状とが、これら２つの断面形状の中間を通り、前記一定方向と垂直な方向を軸にして鏡像対称になっている請求項４から１０のいずれか１項に記載の半導体装置。
  12. 　前記主面の面方位が(100)面である半導体基板上に形成されている、請求項１から１１のいずれか１項に記載の半導体装置。
  13. 　前記主面の面方位が(110)面である半導体基板上に形成されている、請求項１から１１のいずれか１項に記載の半導体装置。
PCT/JP2009/063042 2008-07-22 2009-07-21 半導体装置 WO2010010865A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010521698A JP5477291B2 (ja) 2008-07-22 2009-07-21 半導体装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008-188503 2008-07-22
JP2008188503 2008-07-22

Publications (1)

Publication Number Publication Date
WO2010010865A1 true WO2010010865A1 (ja) 2010-01-28

Family

ID=41570325

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/063042 WO2010010865A1 (ja) 2008-07-22 2009-07-21 半導体装置

Country Status (2)

Country Link
JP (1) JP5477291B2 (ja)
WO (1) WO2010010865A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014236097A (ja) * 2013-05-31 2014-12-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2015104947A1 (ja) * 2014-01-08 2015-07-16 ソニー株式会社 半導体装置、メモリ回路、および半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03145761A (ja) * 1989-11-01 1991-06-20 Toshiba Corp 半導体装置
JPH0799311A (ja) * 1993-05-12 1995-04-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08227997A (ja) * 1995-02-20 1996-09-03 Hitachi Ltd 半導体装置とその製造方法
JPH08250679A (ja) * 1996-01-04 1996-09-27 Tadamichi Masamoto 電子素子又は電子装置。
JP2003086714A (ja) * 2001-06-23 2003-03-20 Fujio Masuoka 半導体記憶装置及びその製造方法
US20030102518A1 (en) * 2001-12-04 2003-06-05 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
JP2005012213A (ja) * 2003-06-17 2005-01-13 Internatl Business Mach Corp <Ibm> 低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03145761A (ja) * 1989-11-01 1991-06-20 Toshiba Corp 半導体装置
JPH0799311A (ja) * 1993-05-12 1995-04-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH08227997A (ja) * 1995-02-20 1996-09-03 Hitachi Ltd 半導体装置とその製造方法
JPH08250679A (ja) * 1996-01-04 1996-09-27 Tadamichi Masamoto 電子素子又は電子装置。
JP2003086714A (ja) * 2001-06-23 2003-03-20 Fujio Masuoka 半導体記憶装置及びその製造方法
US20030102518A1 (en) * 2001-12-04 2003-06-05 International Business Machines Corporation Finfet SRAM cell using low mobility plane for cell stability and method for forming
JP2005012213A (ja) * 2003-06-17 2005-01-13 Internatl Business Mach Corp <Ibm> 低漏洩ヘテロ接合垂直トランジスタおよびその高性能デバイス

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014236097A (ja) * 2013-05-31 2014-12-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2015104947A1 (ja) * 2014-01-08 2015-07-16 ソニー株式会社 半導体装置、メモリ回路、および半導体装置の製造方法
JPWO2015104947A1 (ja) * 2014-01-08 2017-03-23 ソニー株式会社 半導体装置、メモリ回路、および半導体装置の製造方法
US10269867B2 (en) 2014-01-08 2019-04-23 Sony Corporation Semiconductor device, memory circuit, method of manufacturing semiconductor device
TWI689920B (zh) * 2014-01-08 2020-04-01 日商新力股份有限公司 半導體裝置及記憶體電路

Also Published As

Publication number Publication date
JP5477291B2 (ja) 2014-04-23
JPWO2010010865A1 (ja) 2012-01-05

Similar Documents

Publication Publication Date Title
JP4417601B2 (ja) 半導体装置及びその形成方法
CN102237359B (zh) 半导体器件
JP5086797B2 (ja) 半導体装置
JP4783050B2 (ja) 半導体装置及びその製造方法
TWI429060B (zh) 半導體裝置及其製造方法
WO2005091374A1 (ja) 半導体装置及びその製造方法
JP2007123784A (ja) 半導体装置
TWI701763B (zh) 電晶體結構和半導體佈局結構
US7196375B2 (en) High-voltage MOS transistor
US7511342B2 (en) Semiconductor device having SOI structure and method for manufacturing the same
JP2007053316A (ja) Ｅｓｄ保護素子
JP2005136150A (ja) 半導体装置及びその製造方法
JP3713020B2 (ja) 半導体装置及びその製造方法
JP5477291B2 (ja) 半導体装置
JP2000124450A5 (ja)
JP4266089B2 (ja) 半導体記憶装置の製造方法
KR100673144B1 (ko) 반도체소자의 트랜지스터 및 그 형성방법
KR101576203B1 (ko) 최적화된 채널 영역을 갖는 모스 트랜지스터들을 구비하는 반도체 소자들 및 그 제조방법들
JP2007005565A (ja) 半導体装置及びその製造方法
KR101404941B1 (ko) 반도체 장치와 그 제조 방법
US6709936B1 (en) Narrow high performance MOSFET device design
JP2004207457A (ja) 半導体装置及び半導体装置の製造方法
US20160027778A1 (en) Semiconductor device
JP2004235527A (ja) 絶縁ゲート型半導体装置及びその製造方法
JP2008078331A (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09800379

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010521698

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09800379

Country of ref document: EP

Kind code of ref document: A1