JP2003086714A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 占有面積の増加なしに浮遊−制御ゲート容量
比を増大させ、プロセスに起因するセル特性のばらつき
を抑えた製造方法を提供する。 【解決手段】 半導体基板上に第１絶縁膜を形成し、該
第１絶縁膜をパターニングして互いに分離された島状絶
縁膜を形成し、該島状絶縁膜の側壁に第１導電膜をから
なる電荷蓄積層をサイドウォール状に形成し、該電荷蓄
積層の側壁に層間容量膜を介して第２の導電膜からなる
制御ゲートをサイドウォール状に形成し、前記島状絶縁
膜をパターニングして基板表面の一部及び第１導電膜の
側壁を露出させ、露出した前記第１導電膜の側壁にトン
ネル絶縁膜を形成し、該トンネル絶縁膜に接するように
エピタキシャル成長により島状半導体層を形成し、前記
島状半導体層における第１の導電膜に対向する領域に不
純物を導入する工程とを含む半導体記憶装置の製造方
法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置及
びその製造方法に関し、より詳細には、電荷蓄積層と制
御ゲートを有するメモリトランジスタを備える半導体記
憶装置及びその製造方法に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭのメモリセルとして、ゲー
ト部に電荷蓄積層と制御ゲートを有し、トンネル電流を
利用して電荷蓄積層への電荷の注入、電荷蓄積層からの
電荷の放出を行うＭＯＳトランジスタ構造のデバイスが
知られている。このメモリセルでは、電荷蓄積層の電荷
蓄積状態の相違によるしきい値電圧の相違をデータ
“０”、“１”として記憶する。例えば、電荷蓄積層と
して浮遊ゲートを用いたｎチャネルのメモリセルの場
合、浮遊ゲートに電子を注入するには、ソース、ドレイ
ン拡散層と基板を接地して制御ゲートに正の高電圧を印
加する。このとき基板側からトンネル電流によって浮遊
ゲートに電子が注入される。この電子注入により、メモ
リセルのしきい値電圧は正方向に移動する。浮遊ゲート
の電子を放出させるには、制御ゲートを接地してソー
ス、ドレイン拡散層または基板のいずれかに正の高電圧
を印加する。このとき浮遊ゲートからトンネル電流によ
って基板側の電子が放出される。この電子放出により、
メモリセルのしきい値電圧は負方向に移動する。

【０００３】以上の動作において、電子注入と放出、す
なわち書き込みと消去を効率よく行うためには、浮遊ゲ
ートと制御ゲート及び浮遊ゲートと基板との間の容量結
合の関係が重要である。すなわち浮遊ゲートと制御ゲー
ト間の容量が大きいほど、制御ゲートの電位を効果的に
浮遊ゲートに伝達することができ、書き込み、消去が容
易になる。しかし、近年の半導体技術の進歩、とくに微
細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの
小型化と大容量化が急速に進んでいる。したがってメモ
リセル面積が小さくて、しかも、浮遊ゲートと制御ゲー
ト間の容量を如何に大きく確保するかが重要な問題とな
っている。浮遊ゲートと制御ゲートとの間の容量を大き
くするためには、これらの間のゲート絶縁膜を薄くする
か、その誘電率を大きくするか、または浮遊ゲートと制
御ゲートの対向面積を大きくすることが必要である。

【０００４】しかし、ゲート絶縁膜を薄くすることは、
信頼性上限界がある。ゲート絶縁膜の誘電率を大きくす
ることは、例えば、シリコン酸化膜に代ってシリコン窒
素膜等を用いることが考えられるが、これも主として信
頼性上問題があって実用的でない。したがって、十分な
容量を確保するためには、浮遊ゲートと制御ゲートのオ
ーバラップ面積を一定値以上確保することが必要とな
る。これは、メモリセルの面積を小さくしてＥＥＰＲＯ
Ｍの大容量化を図る上で障害となる。

【０００５】これに対し、特許第２８７７４６２号公報
に記載されるＥＥＰＲＯＭは、半導体基板に格子縞状の
溝により分離されてマトリクス配列された複数の柱状半
導体層の側壁を利用してメモリ・トランジスタが構成さ
れる。すなわちメモリ・トランジスタは、各柱状半導体
層の上面に形成されたドレイン拡散層、溝底部に形成さ
れた共通ソース拡散層及び各柱状半導体層の側壁部の周
囲全体を取り囲む電荷蓄積層と制御ゲートをもって構成
され、制御ゲートが一方向の複数の柱状半導体層につい
て連続的に配設されて制御ゲート線となる。また、制御
ゲート線と交差する方向の複数のメモリ・トランジスタ
のドレイン拡散層に接続されたビット線が設けられる、
上述したメモリ・トランジスタの電荷蓄積層と制御ゲー
トが柱状半導体層の下部に形成される。また、１トラン
ジスタ／１セル構成では、メモリ・トランジスタが過消
去の状態、すなわち、読出し電位が０Ｖであってしきい
値が負の状態になると、非選択でもセル電流が流れるこ
とになり、不都合である。これを確実に防止するため
に、メモリ・トランジスタに重ねて、柱状半導体層の上
部にその周囲の少くとも一部を取り囲むようにゲート電
極が形成された選択ゲート・トランジスタが設けられて
いる。

【０００６】これにより、従来例であるＥＥＰＲＯＭの
メモリセルは、柱状半導体層の側壁を利用して、柱状半
導体層を取り囲んで形成された電荷蓄積層及び制御ゲー
トを有するから、小さい占有面積で電荷蓄積層と制御ゲ
ートの間の容量を十分大きく確保することができる。ま
た各メモリセルのビット線に繋がるドレイン拡散層は、
それぞれ柱状半導体層の上面に形成され、溝によって電
気的に完全に分離されている。さらに素子分離領域が小
さくでき、メモリセルサイズが小さくなる。したがっ
て、優れた書き込み、消去効率をもつメモリセルを集積
した大容量化ＥＥＰＲＯＭを得ることができる。

【０００７】図３４４では、柱状シリコン層２が円柱状
である場合、すなわち上面が円形である場合を示してい
る。この柱状シリコン層の外形は円柱状でなくてもよ
い。以下、従来例を図面を参照して説明する。図３４４
は、従来のＥＥＰＲＯＭの平面図であり、図３４５は図
３４４のＡ−Ａ’、Ｂ−Ｂ’断面図である。なお、図３
４４では、選択ゲート・トランジスタのゲート電極が連
続して形成される選択ゲート線は、複雑になるので示し
ていない。

【０００８】従来例では、ｐ型シリコン基板１の上に格
子縞状の溝３により分離された複数の柱状ｐ型シリコン
層２がマトリクス配列され、これら各柱状シリコン層２
がそれぞれメモリセル領域となっている。各シリコン層
２の上面にドレイン拡散層１０が形成され、溝３の底部
に共通ソース拡散層９が形成され、溝３の底部に所定厚
みの酸化膜４が埋込み形成されている。また、柱状シリ
コン層２の周囲を取り囲むように、柱状シリコン層２の
下部に、トンネル酸化膜５を介して浮遊ゲート６が形成
され、さらにその外側に層間絶縁膜７を介して制御ゲー
ト８が形成されて、メモリ・トランジスタが構成され
る。ここで、制御ゲート８は、図３４４及び図３４５
（ｂ）に示すように、一方向の複数のメモリセルについ
て連続的に配設されて、制御ゲート線すなわちワード線
WL（WL1,WL2,…）となっている。そして柱状シリコン層
２の上部には、メモリ・トランジスタと同様にその周囲
を取り囲むように、ゲート酸化膜３１を介してゲート電
極３２が配設されて選択ゲート・トランジスタが構成さ
れている。このトランジスタのゲート電極３２は、メモ
リセルの制御ゲート８と同様に、制御ゲート線と同じ方
向には連続して配設されて選択ゲート線となる。

【０００９】このように、メモリ・トランジスタ及び選
択ゲート・トランジスタが、溝の内部に重ねられた状態
で埋込み形成される。制御ゲート線は、その一端部をシ
リコン層表面にコンタクト部１４として残し、選択ゲー
ト線も制御ゲートと逆の端部のシリコン層にコンタクト
部１５を残して、これらにそれぞれワード線WL及び制御
ゲート線CGとなるAl配線１３、１６をコンタクトさせて
いる。溝３の底部には、メモリセルの共通ソース拡散層
９が形成され、各柱状シリコン層２の上面には各メモリ
セル毎のドレイン拡散層１０が形成されている。このよ
うに形成されたメモリセルの基板上はＣＶＤ酸化膜１１
により覆われ、これにコンタクト孔が開けられて、ワー
ド線WLと交差する方向のメモリセルのドレイン拡散層１
０を共通接続するビット線BL（BL1,BL2,…）となるＡｌ
配線１２が配設されている。制御ゲート線のパターニン
グの際に、セルアレイの端部の柱状シリコン層位置にＰ
ＥＰによるマスクを形成しておいてその表面に制御ゲー
ト線と連続する多結晶シリコン膜からなるコンタクト部
１４を残し、ここにビット線ＢＬと同時に形成されるＡ
ｌ膜によってワード線となるＡｌ配線１３をコンタクト
させている。

【００１０】このような図３４５（ａ）に対応する構造
を得るための具体的な製造工程例を図３４６（ａ）〜図
３４９（ｇ）を参照して説明する。

【００１１】高不純物濃度のｐ型シリコン基板１に低不
純物濃度のp-型シリコン層２をエピタキシャル成長させ
たウェハを用い、その表面にマスク層２１を堆積し、公
知のＰＥＰ工程によりフォトレジスト・パターン２２を
形成して、これを用いてマスク層２１をエッチングする
（図３４６（ａ））。

【００１２】そして、マスク層２１を用いて、反応性イ
オンエッチング法によりシリコン層２をエッチングし
て、基板１に達する深さの格子縞状の溝３を形成する。
これにより、シリコン層２は、柱状をなして複数の島に
分離される。その後ＣＶＤ法によりシリコン酸化膜２３
を堆積し、これを異方性エッチングにより各柱状シリコ
ン層２の側壁に残す。そしてｎ型不純物をイオン注入に
よって、各柱状シリコン層２の上面にそれぞれドレイン
拡散層１０を形成し、溝底部には共通ソース拡散層９を
形成する（図３４６（ｂ））。その後、等方性エッチン
グにより各柱状シリコン層２の周囲のに酸化膜２３をエ
ッチング除去した後、必要に応じて斜めイオン注入を利
用して各シリコン層２の側壁にチャネルイオン注入を行
う。チャネルイオン注入に代って、ＣＶＤ法によりボロ
ンを含む酸化膜を堆積し、その酸化膜からのボロン拡散
を利用してもよい。そしてＣＶＤシリコン酸化膜４を堆
積し、これを等方性エッチングによりエッチングして、
溝３の底部に所定厚みの酸化膜を埋め込む。

【００１３】次いで、熱酸化によって各シリコン層２の
周囲に、例えば１０ｎｍ程度のトンネル酸化膜５を形成
した後、第１層多結晶シリコン膜を堆積する。この第１
層多結晶シリコン膜を異方性エッチングによりエッチン
グして、柱状シリコン層２の下部側壁に残して、シリコ
ン層２を取り囲む形の浮遊ゲート６を形成する（図３４
７（ｃ））。続いて、各柱状シリコン層２の周囲に形成
された浮遊ゲート６の表面に層間絶縁膜７を形成する。
この層間絶縁膜７は、例えば、ＯＮＯ膜とする。具体的
には浮遊ゲート６の表面を所定厚み酸化した後、プラズ
マＣＶＤ法によりシリコン窒化膜を堆積してその表面を
熱酸化することにより、ＯＮＯ膜を形成する。そして第
２層多結晶シリコン膜を堆積して異方性エッチングによ
りエッチングすることにより、やはり柱状シリコン層２
の下部に制御ゲート８を形成する（図３４７（ｄ））。
このとき制御ゲート８は、柱状シリコン層２の間隔を、
図３４４の縦方向について予め所定の値以下に設定して
おくことによって、マスク工程を用いることなく、その
方向に連続する制御ゲート線として形成される。そして
不要な層間絶縁膜７及びその下のトンネル酸化膜２をエ
ッチング除去した後、ＣＶＤシリコン酸化膜１１１を堆
積し、これをエッチングして溝３の途中まで、すなわち
メモリセルの浮遊ゲート７及び制御ゲート８が隠れるま
で埋め込む（図３４８（ｅ））。

【００１４】その後、露出した柱状シリコン層２の上部
に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成
した後、第３層多結晶シリコン膜を堆積し、これを異方
性エッチングによりエッチングしてＭＯＳトランジスタ
のゲート電極３２を形成する（図３４８（ｆ））。この
ゲート電極３２も制御ゲート線と同じ方向に連続的にパ
ターン形成されて選択ゲート線となる。選択ゲート線も
セルフアラインで連続的に形成することができるが、メ
モリセルの制御ゲート８の場合に比べて難しい。これ
は、メモリ・トランジスタ部は２層ゲートであるのに対
し、選択ゲート・トランジスタが単層ゲートであるた
め、隣接セル間のゲート電極間隔が制御ゲート間隔より
広いからである。したがって確実にゲート電極３２を連
続させるためには、これを二層多結晶シリコン構造とし
て、最初の多結晶シリコン膜についてはマスク工程でゲ
ート電極を繋げる部分にのみ残し、次の多結晶シリコン
膜に対して側壁残しの技術を利用すればよい。なお、制
御ゲート線及び選択ゲート線はそれぞれ異なる端部にお
いて、柱状シリコン層上面にコンタクト部１４、１５が
形成されるように、多結晶シリコン膜エッチングに際し
てマスクを形成しておく。

【００１５】最後にＣＶＤシリコン酸化膜１１２を堆積
して、必要なら平坦化処理を行った後、コンタクト孔を
開けて、Ａｌの蒸着、パターニングにより、ビット線Ｂ
ＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ配
線１３及びワード線ＷＬとなるＡｌ配線１６を同時に形
成する（図３４９（ｇ））。

【００１６】図３５０（ａ）は、この従来例のＥＥＰＲ
ＯＭの１メモリセルの要部断面構造を、図２７５（ｂ）
は等価回路を示している。図３５０（ａ）及び（ｂ）を
用いて、この従来例のＥＥＰＲＯＭの動作を簡単に説明
する。

【００１７】まず、書込みにホットキャリア注入を利用
する場合の書込みは、選択ワード線WLに十分高い正電位
を与え、選択制御ゲート線CG及び選択ビット線BLに所定
の正電位を与える。これにより選択ゲート・トランジス
タQsを介して正電位をメモリ・トランジスタQcのドレイ
ンに伝達して、メモリ・トランジスタQcでチャネル電流
を流して、ホットキャリア注入を行う。これにより、そ
のメモリセルのしきい値は正方向に移動する。

【００１８】消去は、選択制御ゲートCGを０Ｖとし、ワ
ード線WL及びビット線BLに高い正電位を与えて、ドレイ
ン側に浮遊ゲートの電子を放出させる。一括消去の場合
には、共通ソースに高い正電位を与えれてソース側に電
子を放出させることもできる。これにより、メモリセル
のしきい値は負方向に移動する。

【００１９】読出し動作は、ワード線WLにより選択ゲー
ト・トランジスタQsを開き、制御ゲート線CGの読出し電
位を与えて、電流の有無により“０”、“１”判別を行
う。電子注入にFNトンネリングを利用する場合には、選
択制御ゲート線CG及び選択ワード線WLに高い正電位を与
え、選択ビット線BLを０Ｖとして、基板から浮遊ゲート
に電子を注入する。また、この従来例によれば、選択ゲ
ート・トランジスタがあるため、過消去状態になっても
誤動作しないＥＥＰＲＯＭが得られる。

【００２０】ところで、この従来例では、図３５０
（ａ）に示したように、選択ゲート・トランジスタQsと
メモリ・トランジスタQcの間には拡散層がない。これ
は、柱状シリコン層の側面に選択的に拡散層を形成する
ことが困難だからである。したがって、図３４５（ａ）
及び（ｂ）の構造において、メモリ・トランジスタのゲ
ート部と選択ゲート・トランジスタのゲート部の間の分
離酸化膜はできるだけ薄いことが望ましい。特に、ホッ
トエレクトロン注入を利用する場合には、メモリ・トラ
ンジスタのドレイン部に十分な“Ｈ”レベル電位を伝達
するために、この分離酸化膜厚が３０〜４０ｎｍ程度で
あることが必要になる。このような微小間隔は、先の製
造工程で説明したＣＶＤ法による酸化膜埋込みのみでは
実際上は困難である。したがって、ＣＶＤ酸化膜による
埋込みは浮遊ゲート６及び制御ゲート８が露出する状態
とし、選択ゲート・トランジスタ用のゲート酸化の工程
で同時に浮遊ゲート６及び制御ゲート８の露出部に薄い
酸化膜を形成する方法が望ましい。

【００２１】また、従来例によれば、格子縞状の溝底部
を分離領域として、柱状シリコン層が配列され、この柱
状シリコン層の周囲を取り囲むように形成された浮遊ゲ
ートをもつメモリセルが構成されるから、メモリセルの
占有面積が小さい、高集積化ＥＥＰＲＯＭが得られる。
しかも、メモリセル占有面積が小さいにも拘らず、浮遊
ゲートと制御ゲート間の容量は十分大きく確保すること
ができる。なお、従来例では、マスクを用いることなく
各メモリセルの制御ゲートを一方向について連続するよ
うに形成した。これは、柱状シリコン層の配置が対称的
でない場合に初めて可能である。すなわち、ワード線方
向の柱状シリコン層の隣接間隔を、ビット線方向のそれ
より小さくすることにより、ビット線方向には分離さ
れ、ワード線方向に繋がる制御ゲート線がマスクなしで
自動的に得られる。

【００２２】これに対して、例えば、柱状シリコン層の
配置を対称的にした場合には、ＰＥＰ工程を必要とす
る。具体的に説明すれば、第２層多結晶シリコン膜を厚
く堆積して、ＰＥＰ工程を経て、制御ゲート線として連
続させるべき部分にこれを残すように選択エッチングす
る。ついで、第３層多結晶シリコン膜を堆積して、従来
例で説明したと同様に側壁残しのエッチングを行う。ま
た、柱状シリコン層の配置が対称的でない場合にも、そ
の配置の間隔によっては従来例のように自動的に連続す
る制御ゲート線が形成できないこともある。この様な場
合にも、上述のようなマスク工程を用いることにより、
一方向に連続する制御ゲート線を形成すればよい。

【００２３】また、従来例では浮遊ゲート構造のメモリ
セルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構造
である必要はなく、電荷蓄積層を多層絶縁膜へのトラッ
プにより実現している、例えばＭＮＯＳ構造の場合にも
有効である。図３５１は、ＭＮＯＳ構造のメモリセルを
用いた場合の図３４５（ａ）に対応する断面図である。
電荷蓄積層となる積層絶縁膜２４は、トンネル酸化膜と
シリコン窒化膜の積層構造、またはその窒化膜表面にさ
らに酸化膜を形成した構造とする。図３５２は、上記従
来例において、メモリ・トランジスタと選択ゲート・ト
ランジスタを逆にした例、すなわち、柱状シリコン層２
の下部に選択ゲート・トランジスタを形成し、上部にメ
モリ・トランジスタを形成した図３４５（ａ）に対応す
る断面図である。共通ソース側に選択ゲート・トランジ
スタを設けるこの構造は、書き込み方式としてホットエ
レクトロン注入方式が用いる場合に採用することができ
る。図３５３は、一つの柱状シリコン層に複数のメモリ
セルを構成した従来例である。先の従来例と対応する部
分には先の従来例と同一符号を付して詳細な説明は省略
する。この従来例では、柱状シリコン層２の最下部に選
択ゲート・トランジスタQs1を形成し、その上に３個の
メモリ・トランジスタQc1、Qc2、Q3cを重ね、さらにそ
の上に選択ゲート・トランジスタQs2を形成している。
この構造は基本的に先に説明した製造工程を繰り返すこ
とにより得られる。図３５２及び図３５３で説明した従
来例においても、メモリ・トランジスタとして浮遊ゲー
ト構造に代えて、ＭＮＯＳ構造を用いることができる。

【００２４】以上述べたように従来技術によれば、格子
縞状溝によって分離された柱状半導体層の側壁を利用し
て、電荷蓄積層と制御ゲートをもつメモリ・トランジス
タを用いたメモリセルを構成することにより、制御ゲー
トと電荷蓄積層間の容量を十分大きく確保して、しかも
メモリセル占有面積を小さくして高集積化を図ったＥＥ
ＰＲＯＭを得ることができる。

【００２５】

【発明が解決しようとする課題】しかし、一つの柱状半
導体層に複数のメモリセルを直列に接続して構成し、各
メモリセルの閾値が同じであると考えた場合、制御ゲー
ト線ＣＧに読出し電位を与えて、電流の有無により
“０”、“１”判別を行う読み出し動作の際、直列に接
続された両端に位置するメモリセルにおいては基板から
のバックバイアス効果により閾値の変動が顕著となる。
これにより直列に接続するメモリセルの個数がデバイス
上制約されるため、大容量化を行った際に問題となる。
また、基板に対して垂直方向にトランジスタを形成して
いく際、各段毎にトランジスタを形成していけば、各段
毎の熱履歴の違いによるトンネル膜質の違いや拡散層の
プロファイルの違いによるセル特性のばらつきが発生す
る。

【００２６】本発明は上記課題に鑑みなされたものであ
り、電荷蓄積層及び制御ゲートを有する半導体記憶装置
のバックバイアス効果による影響を低減させることによ
り集積度を向上させ、メモリセルの占有面積を増加させ
ずに電荷蓄積層と制御ゲートの間の容量比をより一層増
大させるとともに、製造プロセスに起因する各メモリセ
ルトランジスタの熱履歴の遍歴を最小限に抑えることで
メモリセルの特性のばらつきを抑える半導体記憶装置の
製造方法を提供することを目的とする。

【００２７】

【課題を解決するための手段】本発明によれば、半導体
基板上に第１の絶縁膜を形成する工程と、該第１の絶縁
膜をパターニングして、互いに分離された島状絶縁膜を
形成する工程と、該島状絶縁膜の側壁に第１の導電膜を
からなる電荷蓄積層をサイドウォール状に形成する工程
と、該電荷蓄積層の側壁に層間容量膜を介して第２の導
電膜からなる制御ゲートをサイドウォール状に形成する
工程と、前記島状絶縁膜をパターニングして、前記半導
体基板表面の一部及び第１の導電膜の側壁を露出させる
工程と、露出した前記第１の導電膜の側壁にトンネル絶
縁膜を形成する工程と、該トンネル絶縁膜に接するよう
に、エピタキシャル成長により島状半導体層を形成する
工程と、前記島状半導体層における第１の導電膜に対向
する領域に不純物を導入する工程とを含むことにより、
半導体基板と、少なくとも１つの島状半導体層、該島状
半導体層の側壁の周囲の全部又は一部に形成された電荷
蓄積層及び制御ゲートから構成される少なくとも１つの
メモリセルとを有し、該メモリセルの少なくとも１つが
前記半導体基板から電気的に絶縁されてなる半導体記憶
装置を製造する半導体記憶装置の製造方法が提供され
る。

【００２８】また、本発明によれば、半導体基板上に第
１の絶縁膜を形成する工程と、該第１の絶縁膜をパター
ニングして、互いに分離された島状絶縁膜を形成する工
程と、該島状絶縁膜の側壁に第１の導電膜をからなる制
御ゲートをサイドウォール状に形成する工程と、前記島
状絶縁膜をパターニングして、前記半導体基板表面の一
部及び第１の導電膜の側壁を露出させる工程と、露出し
た前記第１の導電膜の側壁に積層絶縁膜からなる電荷蓄
積層を形成する工程と、該電荷蓄積層に接するように、
エピタキシャル成長により島状半導体層を形成する工程
と、前記島状半導体層における第１の導電膜に対向する
領域に不純物を導入する工程とを含むことにより、半導
体基板と、少なくとも１つの島状半導体層、該島状半導
体層の側壁の周囲の全部又は一部に形成された電荷蓄積
層及び制御ゲートから構成される少なくとも１つのメモ
リセルとを有し、該メモリセルの少なくとも１つが前記
半導体基板から電気的に絶縁されてなる半導体記憶装置
を製造する半導体記憶装置の製造方法が提供される。

【００２９】さらに、本発明によれば、半導体基板上に
第１の絶縁膜を形成する工程と、該第１の絶縁膜をパタ
ーニングして、互いに分離された島状絶縁膜を形成する
工程と、該島状絶縁膜の側壁に第１の導電膜をからなる
制御ゲート及びキャパシタ電極をサイドウォール状に形
成する工程と、前記島状絶縁膜をパターニングして、前
記半導体基板表面の一部及び第１の導電膜の側壁を露出
させる工程と、露出した前記第１の導電膜の側壁にゲー
ト絶縁膜を形成する工程と、該ゲート絶縁膜に接するよ
うに、エピタキシャル成長により島状半導体層を形成す
る工程と、前記島状半導体層における第１の導電膜に対
向する領域に不純物を導入する工程とを含むことによ
り、半導体基板と、少なくとも１つの島状半導体層、該
島状半導体層の側壁の周囲の全部又は一部に形成された
電荷蓄積層及び制御ゲートから構成される少なくとも１
つのメモリセルとを有し、該メモリセルの少なくとも１
つが前記半導体基板から電気的に絶縁されてなる半導体
記憶装置を製造する半導体記憶装置の製造方法が提供さ
れる。

【００３０】

【発明の実施の形態】本発明の半導体記憶装置は、半導
体基板面の垂線方向に電荷蓄積層および制御ゲートとな
る第三の電極を有する複数のメモリセルを直列に接続
し、該メモリセルは半導体基板と該半導体基板上に格子
縞状に分離されてなるマトリクス状に配列された複数の
島状半導体層の側壁部に形成され、該島状半導体層に配
置された不純物拡散層をメモリセルのソースもしくはド
レインとし、該不純物拡散層により半導体基板と島状半
導体層が電気的に分離しており、前記制御ゲートが一方
向の複数の島状半導体層について連続的に、且つ、半導
体基板面に対し水平方向に配置されてなる第三の配線で
ある制御ゲート線を有し、該制御ゲート線と交差する方
向に不純物拡散層と電気的に接続し、且つ、半導体基板
面に対し水平方向に配置されてなる第四の配線であるビ
ット線を有する。

【００３１】メモリセルアレイの平面図における実施の
形態 本発明の半導体記憶装置におけるメモリセルアレイの平
面図を図１〜図１２に基づいて説明する。図１〜図９
は、電荷蓄積層として浮遊ゲートを有するＥＥＰＲＯＭ
のメモリセルアレイを示す平面図であり、図１０は電荷
蓄積層として積層絶縁膜を有するＭＯＮＯＳ構造である
メモリセルアレイを、図１１は電荷蓄積層としてＭＩＳ
キャパシタを有するＤＲＡＭ構造であるメモリセルアレ
イを、図１２は電荷蓄積層としてＭＩＳトランジスタを
有するＳＲＡＭ構造であるメモリセルアレイを示す平面
図である。なお、これらの図においては、メモリセルを
選択するためのゲート電極（以下「選択ゲート」と記
す）として第二の配線又は第五の配線である選択ゲート
線、第三の配線である制御ゲート線、第四の配線である
ビット線及び第一の配線であるソース線のレイアウトを
含めて説明する。

【００３２】まず、電荷蓄積層として浮遊ゲートを有す
るＥＥＰＲＯＭのメモリセルアレイを示す平面図につい
て説明する。図１は、メモリセルを形成する円柱状の島
状半導体部が、例えば二種の平行線が直交する交点へそ
れぞれ配置するような配列をなし、各々のメモリセルを
選択、制御するための第一の配線層及び第二の配線層及
び第三の配線層及び第四の配線層は基板面に対し平行に
配置されているメモリセルアレイを示す。また、第四の
配線層１８４０と交差する方向であるＡ―Ａ’方向と第
四の配線層１８４０方向であるＢ―Ｂ’方向で島状半導
体部の配置間隔を変えることにより、各々のメモリセル
の制御ゲートである第二の導電膜が一方向に、図１では
Ａ―Ａ’方向に、連続して形成され第三の配線層とな
る。同様に選択ゲート・トランジスタのゲートである第
二の導電膜が一方向に連続して形成され第二の配線層と
なる。さらに、島状半導体部の基板側に配置されてなる
第一の配線層と電気的に接続するための端子を、例えば
図１のＡ―Ａ’方向に接続するメモリセルのＡ’側の端
部に設け、第二の配線層及び第三の配線層と電気的に接
続するための端子を、例えば図１のＡ―Ａ’方向に接続
するメモリセルのＡ側の端部に設け、島状半導体部の基
板とは反対側に配置されてなる第四の配線層１８４０と
はメモリセルを形成する円柱状の島状半導体部のそれぞ
れに電気的に接続しており、例えば図１においては、第
二の配線層及び第三の配線層と交差する方向に第四の配
線層１８４０が形成されている。また、第一の配線層と
電気的に接続するための端子は島状半導体部で形成され
ており、第二の配線層及び第三の配線層と電気的に接続
するための端子は島状半導体部に被覆されてなる第二の
導電膜で形成されている。また、第一の配線層、第二の
配線層及び第三の配線層と電気的に接続するための端子
はそれぞれ第一のコンタクト部１９１０、第二のコンタ
クト部１９２１、１９２４、第三のコンタクト部１９３
２、１９３３と接続している。

【００３３】図１では、第一のコンタクト部１９１０を
介して第一の配線層１８１０が半導体記憶装置上面に引
き出されている。なおメモリセルを形成する円柱状の島
状半導体部の配列は図１のような配列でなくてもよく、
上述のような配線層の位置関係や電気的な接続関係があ
ればメモリセルを形成する円柱状の島状半導体部の配列
は限定されない。第一のコンタクト部１９１０に接続さ
れてなる島状半導体部は、図１ではＡ―Ａ’方向に接続
するメモリセルのＡ’側の全ての端部に配置されている
が、Ａ側の端部の一部若しくは全てに配置してもよい
し、第四の配線層１８４０と交差する方向であるＡ―
Ａ’方向に接続するメモリセルを形成している島状半導
体部のいずれかに配置してもよい。また、第二のコンタ
クト部１９２１や１９２４、第三のコンタクト部１９３
２や１９３３に接続されてなる第二の導電膜で被覆され
る島状半導体部は第一のコンタクト部１９１０が配置さ
れない側の端部に配置してもよいし、第一のコンタクト
部１９１０が配置される側の端部に連続して配置しても
よいし、第四の配線層１８４０と交差する方向であるＡ
―Ａ’方向に接続するメモリセルを形成している島状半
導体部のいずれかに配置してもよいし、第二のコンタク
ト部１９２１や１９２４、第三のコンタクト部１９３２
などを分割して配置してもよい。第一の配線層１８１０
や第四の配線層１８４０は所望の配線が得られれば、幅
や形状は問わない。島状半導体部の基板側に配置されて
なる第一の配線層が第二の導電膜で形成されてなる第二
の配線層及び第三の配線層と自己整合で形成される場
合、第一の配線層と電気的に接続するための端子となる
島状半導体部が第二の導電膜で形成されてなる第二の配
線層及び第三の配線層と電気的には分離されているが、
絶縁膜を介して接する状態であることを有する。例えば
図１では、第一のコンタクト部１９１０が接続している
島状半導体部側面の一部に絶縁膜を介して第一の導電膜
が形成されており、この第一の導電膜はメモリセルを形
成している島状半導体部との間に配置されており、第一
の導電膜の側面に絶縁膜を介して第二の導電膜が形成さ
れており、第二の導電膜が第四の配線層１８４０と交差
する方向であるＡ―Ａ’方向に、連続して形成されてな
る第二の配線層及び第三の配線層と接続されている。こ
のとき島状半導体部側面に形成される第一および第二の
導電膜の形状は問わない。また、第一の配線層と電気的
に接続するための端子となる島状半導体部とメモリセル
が形成されている島状半導体部にある第一の導電膜との
距離を、例えば第二の導電膜の膜厚の２倍以下とするこ
とにより、第一の配線層と電気的に接続するための端子
となる該島状半導体部の側面の第一の導電膜を全て取り
除いてもよい。

【００３４】また、図１においては、第二及び第三のコ
ンタクト部は、島状半導体部頂上部を覆うように形成し
た第二の導電膜１５２１〜１５２４の上に形成している
が、各々接続できるのならば第二及び第三の配線層の形
状は問わない。図１では選択ゲート・トランジスタ、第
三の電極である多結晶シリコン膜１５３０は複雑になる
ため省略している。また、図１では製造工程例に用いる
断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面、Ｃ―Ｃ’
断面、Ｄ―Ｄ’断面、Ｅ―Ｅ’断面、Ｆ―Ｆ’断面を併
記している。

【００３５】図２は、メモリセルを形成する円柱状の島
状半導体部が、例えば二種の平行線が直交せずに交差し
た点へそれぞれ配置するような配列をなし、各々のメモ
リセルを選択、制御するための第一の配線層及び第二の
配線層及び第三の配線層及び第四の配線層は基板面に対
し平行に配置されているメモリセルアレイを示す。ま
た、第四の配線層１８４０と交差する方向であるＡ―
Ａ’方向と図中のＢ―Ｂ’方向で島状半導体部の配置間
隔を変えることにより、各々のメモリセルの制御ゲート
である第二の導電膜が一方向に、図２では、Ａ―Ａ’方
向に、連続して形成され第三の配線層となる。同様に選
択ゲート・トランジスタのゲートである第二の導電膜が
一方向に連続して形成され、第二の配線層となる。さら
に、島状半導体部の基板側に配置されてなる第一の配線
層と電気的に接続するための端子を、例えば図２のＡ―
Ａ’方向に接続するメモリセルのＡ’側の端部に設け、
第二の配線層及び第三の配線層と電気的に接続するため
の端子を、例えば図２のＡ―Ａ’方向に接続するメモリ
セルのＡ側の端部に設け、島状半導体部の基板とは反対
側に配置されてなる第四の配線層１８４０とはメモリセ
ルを形成する円柱状の島状半導体部のそれぞれに電気的
に接続しており、例えば図２では、第二の配線層及び第
三の配線層と交差する方向に第四の配線層１８４０が形
成されている。

【００３６】第一の配線層と電気的に接続するための端
子は島状半導体部で形成されており、第二の配線層及び
第三の配線層と電気的に接続するための端子は島状半導
体部に被覆されてなる第二の導電膜で形成されている。
また、第一の配線層、第二の配線層及び第三の配線層と
電気的に接続するための端子はそれぞれ第一のコンタク
ト部１９１０、第二のコンタクト部１９２１、１９２
４、第三のコンタクト部１９３２、１９３３と接続して
いる。図２では、第一のコンタクト部１９１０を介して
第一の配線層１８１０が半導体記憶装置上面に引き出さ
れている。なお、メモリセルを形成する円柱状の島状半
導体部の配列は図２のような配列でなくてもよく、上述
のような配線層の位置関係や電気的な接続関係があれ
ば、メモリセルを形成する円柱状の島状半導体部の配列
は限定されない。

【００３７】また、第一のコンタクト部１９１０に接続
されてなる島状半導体部は、図２ではＡ―Ａ’方向に接
続するメモリセルのＡ’側の全ての端部に配置されてい
るが、Ａ側の端部の一部若しくは全てに配置してもよい
し、第四の配線層１８４０と交差する方向であるＡ―
Ａ’方向に接続するメモリセルを形成している島状半導
体部のいずれかに配置してもよい。また、第二のコンタ
クト部１９２１や１９２４、第三のコンタクト部１９３
２、１９３３に接続されてなる第二の導電膜で被覆され
る島状半導体部は第一のコンタクト部１９１０が配置さ
れてない側の端部に配置してもよいし、第一のコンタク
ト部１９１０が配置される側の端部に連続して配置して
もよいし、第四の配線層１８４０と交差する方向である
Ａ―Ａ’方向に接続するメモリセルを形成している島状
半導体部のいずれかに配置してもよいし、第二のコンタ
クト部１９２１や１９２４、第三のコンタクト部１９３
２などを分割して配置してもよい。第一の配線層１８１
０や第四の配線層１８４０は所望の配線が得られれば幅
や形状は問わない。

【００３８】島状半導体部の基板側に配置されてなる第
一の配線層が第二の導電膜で形成されてなる第二の配線
層及び第三の配線層と自己整合で形成される場合、第一
の配線層と電気的に接続するための端子となる島状半導
体部が第二の導電膜で形成されてなる第二の配線層及び
第三の配線層と電気的には分離されているが絶縁膜を介
して接する状態であることを有する。例えば図２では第
一のコンタクト部１９１０が接続している島状半導体部
側面の一部に絶縁膜を介して第一の導電膜が形成されて
おり、第一の導電膜はメモリセルを形成している島状半
導体部との間に配置されており、第一の導電膜の側面に
絶縁膜を介して第二の導電膜が形成されており、第二の
導電膜は第四の配線層１８４０と交差する方向であるＡ
―Ａ’方向に、連続して形成されてなる第二の配線層及
び第三の配線層と接続されている。このとき、島状半導
体部側面に形成される第一および第二の導電膜の形状は
問わない。また、第一の配線層と電気的に接続するため
の端子となる島状半導体部とメモリセルが形成されてい
る島状半導体部にある第一の導電膜との距離を、例えば
第二の導電膜の膜厚の２倍以下とすることにより、第一
の配線層と電気的に接続するための端子となる該島状半
導体部の側面の第一の導電膜を全て取り除いてもよい。
図２においては第二及び第三のコンタクト部は、島状半
導体部頂上部を覆うように形成した第二の導電膜１５２
１〜１５２４の上に形成しているが、各々接続できるの
ならば、第二及び第三の配線層の形状は問わない。図２
では選択ゲート・トランジスタは複雑になるため省略し
ている。また、図２では製造工程例に用いる断面、すな
わちＡ―Ａ’断面、Ｂ―Ｂ’断面を併記している。

【００３９】図３及び図４は、図１及び図２に対し、メ
モリセルを形成する島状半導体部の断面形状が四角形で
あった場合の一例として、図３と図４とで配置している
向きがそれぞれ異なっている例をそれぞれ示している。
島状半導体部の断面形状は円形や四角形に限らない。例
えば楕円形や六角形あるいは八角形などでもよい。ただ
し、島状半導体部の大きさが加工限界近くである場合に
は、設計時に四角形や六角形や八角形など角を持つもの
であっても、フォト工程やエッチング工程などにより角
が丸みを帯び、該島状半導体部の断面形状は円形や楕円
形に近づく。また、図３及び図４では選択ゲート・トラ
ンジスタは複雑になるため省略している。

【００４０】図５は図１に対し、メモリセルを形成する
島状半導体部に直列に形成するメモリセルの数を２つと
し、選択ゲート・トランジスタを形成しない場合の一例
を示している。また、図５では製造工程例に用いる断
面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断面を併記してい
る。

【００４１】図６は図１に対し、メモリセルを形成する
島状半導体部の断面形状が円形でなく楕円であるときの
一例として、楕円の長軸の向きがＢ―Ｂ’方向である場
合の例を示し、図７は図６に対し、楕円の長軸の向きが
Ａ―Ａ’方向である場合をそれぞれ示している。この楕
円の長軸の向きはＡ―Ａ’方向及びＢ―Ｂ’方向に限ら
ず、どの方向に向いていてもよい。また、図６及び図７
では選択ゲート・トランジスタは複雑になるため省略し
ている。

【００４２】図８は図２に対し、所望の配線層より上部
にある配線層及び絶縁膜等を異方性エッチングにより除
去し、所望の配線層にコンタクト部を形成した一例とし
て、隣接する第二、第三の配線層の引き出し部に共通の
コンタクト部を形成した場合の例を示している。図８の
一例ではＨ―Ｈ’方向に連続して配置するメモリセル
と、隣接して同様に連続して配置するメモリセルに共通
して所望の配線層にコンタクト部を形成しており、隣接
する互いのメモリセルの一方のみを動作する場合は第四
の拡散層１８４０を一つおきに所望の電位を与えていく
ことによりメモリセルの選択が実現する。また図８の例
に対し、Ｈ―Ｈ’方向に連続して配置するメモリセル
と、隣接して同様に連続して配置するメモリセルに共通
して所望の配線層にコンタクト部を形成せず、連続して
配置するメモリセルそれぞれに所望の配線層にコンタク
ト部を形成してもよい。図８では製造例に用いる断面、
すなわちＨ―Ｈ’断面、Ｉ１−Ｉ１’断面〜Ｉ５―Ｉ
５’断面を併記している。

【００４３】図９は図２に対し、コンタクトをとる領域
で第二の導電膜である多結晶シリコン１５２１〜１５２
４を階段状に形成し、所望の配線層より上部にある絶縁
膜等を異方性エッチングにより除去し、所望の配線層に
コンタクト部を形成した際の一例として、Ａ―Ａ’方向
に連続するメモリセルの端部に各々第二の配線層１８２
１や１８２４及び第三の配線層１８３２などのコンタク
ト部を形成した場合の例を示している。図９では製造例
に用いる断面、すなわちＨ―Ｈ’断面、Ｉ１−Ｉ１’断
面〜Ｉ５―Ｉ５’断面を併記している。

【００４４】以上、電荷蓄積層として浮遊ゲートを有す
る半導体記憶装置の平面図について説明したが、図１〜
図９の配置及び構造は種々組み合わせて用いてもよい。

【００４５】図１０は、図１に対し、例えばＭＯＮＯＳ
構造のように電荷蓄積層に積層絶縁膜を用いた場合の一
例を示しており、電荷蓄積層が浮遊ゲートから積層絶縁
膜に変わったこと以外は同様である。また、図１０では
製造工程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―
Ｂ’断面を併記しているが、選択ゲート・トランジスタ
は複雑になるため省略している。

【００４６】図１１は図１に対し、例えばＤＲＡＭのよ
うに電荷蓄積層としてＭＩＳキャパシタを用いた場合の
一例を示しており、電荷蓄積層が浮遊ゲートからＭＩＳ
キャパシタに代わり、ビット線とソース線が平行に配置
されること以外は同様である。また、図１１では製造工
程例に用いる断面、すなわちＡ―Ａ’断面、Ｂ―Ｂ’断
面を併記している。

【００４７】図１２は、例えばＳＲＡＭのように電荷蓄
積層としてＭＩＳトランジスタを用いた場合の一例を示
している。図１２はメモリセルを形成する円柱状の島状
半導体部が、例えば二種の平行線が直交する交点へそれ
ぞれ配置するような配列をなし、各々のメモリセルを選
択、制御するための不純物拡散層３７２１からなる第一
の配線層、制御ゲート３５１４からなる第三の配線層、
ビット線となる第四の配線層は基板面に対し平行に配置
されているメモリセルアレイを示す。また、第二の導電
膜３５１２および第三の導電膜３５１３からなる第二の
配線層３８４０は基板面に対し、垂直方向及び水平方向
の二方向に配線されている。各々接続できるのならば第
二、第三及び第四の配線層の形状は問わない。また、図
１２では製造工程例に用いる断面、すなわち、Ｊ１−Ｊ
１’断面、J２−J２’断面、Ｋ１−Ｋ１’断面およびＫ
２−Ｋ２’断面を併記しているが、複雑になるため第一
の配線層３７１０、第一の配線層３８５０およびこれら
配線層と電気的に接続するための端子、第５の配線層３
８５０は省略した。また、島状半導体層３１１０と各配
線層を区別するため、島状半導体層の形状を円形にして
いるが、その逆であってもよい。

【００４８】メモリセルアレイの断面図における実施の
形態 電荷蓄積層として浮遊ゲートを有する半導体記憶装置の
断面図を、図１３〜図３６に示す。これらのうち、奇数
の図面は図１のＡ−Ａ’断面図、偶数の図面はＢ−Ｂ’
断面図を示す。本発明の半導体記憶装置は、ｐ型シリコ
ン基板１１００上に複数の柱状をなした島状半導体層１
１１０がマトリクス配列され、これら各島状半導体層１
１１０の上部と下部に選択ゲートとなる第二の電極もし
くは第五の電極を有するトランジスタを配置し、選択ゲ
ート・トランジスタに挟まれてメモリ・トランジスタを
複数個、図１３〜図３６では、例えば２個配置し、各々
トランジスタを島状半導体層に沿って直列に接続した構
造となっている。すなわち島状半導体層間の溝底部に所
定厚みの第九の絶縁膜であるシリコン酸化膜１４６０が
配置され、島状半導体層１１１０の周囲を取り囲むよう
に、島状半導体層側壁にゲート絶縁膜厚を介して選択ゲ
ート１５００が配置されて選択ゲート・トランジスタと
し、この選択ゲート・トランジスタ上方に島状半導体層
１１１０の周囲を取り囲むように、島状半導体層側壁に
第三の絶縁膜であるシリコン酸化膜４２０を介して浮遊
ゲート１５１０が配置され、さらにその外側に複層膜か
らなる層間絶縁膜１６１０を介して制御ゲート１５２０
が配置されてメモリ・トランジスタとした構造となって
いる。さらに、このメモリ・トランジスタを同様に複数
個配置した上方に、先ほどと同様に選択ゲート１５００
を有するトランジスタを配置する。

【００４９】選択ゲート１５００および制御ゲート１５
２０は、図１および図１４に示すように、一方向の複数
のトランジスタについて連続的に配設されて、第二の配
線もしくは第五の配線である選択ゲート線および第三の
配線である制御ゲート線となっている。半導体基板面に
は、メモリセルの活性領域が半導体基板に対してフロー
テイング状態となるようにメモリセルのソース拡散層１
７１０が配置され、さらに、各々のメモリセルの活性領
域がフローテイング状態となるように拡散層１７２０が
配置され、各島状半導体層１１１０の上面には各メモリ
セル毎のドレイン拡散層１７２５が配置されている。こ
のように配置されたメモリセルの間にはドレイン拡散層
１７２５の上部が露出されるよう第九の絶縁膜である酸
化膜１４６０が配置され、制御ゲート線と交差する方向
のメモリセルのドレイン拡散層１７２５を共通接続する
ビット線となるＡｌ配線１８４０が配設されている。

【００５０】図１３及び図１４は、選択ゲート・トラン
ジスタのゲート絶縁膜厚はメモリ・トランジスタのゲー
ト絶縁膜厚と等しい場合の一例を示す。図１５及び図１
６は、図１３及び図１４に対し、層間絶縁膜１６１０を
単層膜で形成した場合の一例を示す。図１７及び図１８
は、図１３及び図１４に対し、メモリセルにおいて制御
ゲート１５２０の半導体基板に水平方向の膜厚が浮遊ゲ
ート１５１０の水平方向の膜厚より厚く、第三の配線層
の低抵抗化が容易に行える場合の一例を示す。図１９及
び図２０は、図１３及び図１４に対し、トンネル酸化膜
として第三の絶縁膜であるシリコン酸化膜１４２０の表
面が島状半導体層１１１０の周囲よりも外側へ位置する
場合の一例を示す。図２１及び図２２は、図１３及び図
１４に対し、選択ゲート・トランジスタのゲートを一回
の導電膜の堆積で形成せず、複数回、例えば２回の導電
膜の堆積により形成する場合の一例を示す。図２３及び
図２４は、図１３及び図１４に対し、メモリセルの制御
ゲート１５２０と浮遊ゲート１５１０の材料が異なる場
合の一例を示す。図２５及び図２６は、図１３及び図１
４に対し、メモリセルの制御ゲート１５２０の外周の大
きさと選択ゲート・トランジスタのゲート１５００の外
周の大きさが異なる場合の一例を示す。図２７及び図２
８は、選択ゲート・トランジスタのゲート絶縁膜厚はメ
モリ・トランジスタのゲート絶縁膜厚より大きい場合の
一例を示す。図２９及び図３０は、図２７及び図２８に
対し、第三の絶縁膜であるシリコン酸化膜１４２０及び
第十三の絶縁膜であるシリコン酸化膜１４５１の表面が
島状半導体層１１１０の周囲よりも外側へ位置する場合
の一例を示す。

【００５１】図３１及び図３２は、各トランジスタの間
には拡散層１７２０が配置されない場合の一例を示す。
図３３及び図３４は、拡散層１７２０が配置されず、さ
らにメモリ・トランジスタおよび選択ゲート・トランジ
スタのゲート電極である１５００、１５１０、１５２０
の間に配置する第三の電極である多結晶シリコン膜１５
３０を形成した場合の一例を示す。図３５及び図３６
は、図３３及び図３４に対し、第三の電極である多結晶
シリコン膜１５３０の底部や上端の位置がそれぞれ選択
ゲート・トランジスタのゲート１５００の上端の位置と
異なる場合の一例を示す。

【００５２】電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の断面図を、図３７〜図４８に示す。これら
のうち、奇数の図面は、ＭＯＮＯＳ構造をとるメモリセ
ルアレイを示す図１０のＡ−Ａ’断面図、偶数の図面は
Ｂ−Ｂ’断面図を示す。

【００５３】本発明の半導体記憶装置は、図１３〜図３
６に対して電荷蓄積層が浮遊ゲートから積層絶縁膜に代
わったこと以外は同様である。また、図３９及び図４０
は、図３７及び図３８に対し、選択ゲート・トランジス
タのゲート膜厚よりも積層絶縁膜の膜厚が厚い場合を示
す。図４１及び図４２は、図３７及び図３８に対し、選
択ゲート・トランジスタのゲート膜厚よりも積層絶縁膜
の膜厚が薄い場合の例を示す。

【００５４】電荷蓄積層としてＭＩＳキャパシタ有する
半導体記憶装置の断面図を図４９〜図５４に示す。これ
らのうち、奇数の図面は、ＤＲＡＭのメモリセルアレイ
を示す図１１のＡ−Ａ’断面図、偶数の図面はＢ−Ｂ’
断面図を示す。本発明の半導体記憶装置は、図１３〜図
３０に対して電荷蓄積層が浮遊ゲートからＭＩＳキャパ
シタに代わり、拡散層の配置がメモリキャパシタの側部
に位置することおよび第四の配線であるビット線と第一
の配線ソース線が平行に配置されること以外は同様であ
る。

【００５５】電荷蓄積層としてとしてＭＩＳトランジス
タ有する半導体記憶装置の断面図を図５５〜図５８に示
す。以下、本発明の実施の形態を図面を参照して説明す
る。図５５〜図５８は、それぞれＳＲＡＭのメモリセル
アレイを示す図１２のＪ１−Ｊ１’、J２−J２’、Ｋ１
−Ｋ１’およびＫ２−Ｋ２’断面図である。本発明の半
導体記憶装置は、ｐ型シリコン基板３１００上に複数の
柱状をなした島状半導体層３１１０がマトリクス配列さ
れ、図５５及び図５７に示すように、これら各島状半導
体層３１１０の上部と下部にＭＩＳトランジスタを２個
配置し、各々トランジスタを該島状半導体層に沿って直
列に接続した構造となっている。つまり、島状半導体層
３１１０の周囲を取り囲むように、島状半導体層側壁に
ゲート絶縁膜厚３４３１を介してメモリゲート３５１１
が配置され、メモリゲート・トランジスタ上方に島状半
導体層３１１０の周囲を取り囲むように、島状半導体層
側壁にゲート絶縁膜厚３４３４を介して制御ゲートとな
る第三の電極３５１４が配置された構造となっている。
制御ゲート３５１４は、図５７に示すように、一方向の
複数のトランジスタについて連続的に配設されて、第三
の配線である制御ゲート線となっている。

【００５６】また、図５５及び図５７に示すように、半
導体基板面には、トランジスタの活性領域が半導体基板
に対してフローテイング状態となるように下段に配置さ
れるトランジスタの電気的に共通である第一の不純物拡
散層３７１０が配置され、各々のトランジスタの活性領
域がフローテイング状態となるように島状半導体層３１
１０に不純物拡散層３７２１が配置される。さらに、各
々の島状半導体層３１１０の上面には各メモリセル毎の
不純物拡散層３７２４が配置されている。これにより、
各々トランジスタが島状半導体層３１１０に沿って直列
に接続した構造となる。また、図５５及び図５７に示す
ように、制御ゲート線と交差する方向のメモリセルの第
二の不純物拡散層３７２４を接続するビット線となる第
四の配線層３８４０が配設されている。この実施の形態
では、一対の島状半導体層で構成される４つのトランジ
スタおよび２つの高抵抗素子によりメモリセルを構成し
ており、図５５及び図５７に示すように、メモリゲート
である第一の導電膜３５１１と相対する島状半導体層に
配置されてなる第二の不純物拡散層３７２１が第二の導
電膜３５１２および第三の導電膜３５１３を介して互い
に接続されることにより構成される。さらに、図５６及
び図５８に示すように、それぞれの島状半導体層３１１
０に配置されてなる第二の不純物拡散層３７２１に接続
されてなる第三の導電膜３５１３は、高抵抗素子となる
不純物拡散層からなる第二の配線層３１２０と接続さ
れ、各々第二の配線層３１２０は電気的に共通な電極で
ある第五の配線に接続されている。また、図５６及び図
５８に示すように、第四の配線層３８４０方向に隣接す
るメモリセルの電気的に共通である第一の不純物拡散層
３７１０が、分離絶縁膜である、例えば第十一の絶縁膜
であるシリコン酸化膜３４７１で電気的に分割されてい
る。このように配置されたメモリセルおよび配線の間に
は、例えば第三の絶縁膜である酸化膜３４２０が配置さ
れて互いに絶縁されている。この実施の形態では、ｐ型
島状半導体層側壁に形成された４つのトランジスタおよ
び２つの高抵抗素子によりメモリセルを構成したが、高
抵抗素子に代わりｎ型半導体上に形成されたトランジス
タでもよく、所望の機能を有することができれば構造は
これに限らない。

【００５７】メモリセルアレイの動作原理における実施
の形態 本発明の半導体記憶装置は、電荷蓄積層に蓄積される電
荷の状態によってメモリ機能を有する。電荷蓄積層とし
て浮遊ゲートを有するメモリセルを一例に、読み出し、
書きこみ、消去について動作原理について説明する。ま
ず、半導体記憶装置の読出し動作原理を以下に示す。本
発明の半導体記憶装置のアレイ構造の一例として、ゲー
ト電極として第２の電極を備えるトランジスタとゲート
電極として第５の電極を備えるトランジスタを選択ゲー
ト・トランジスタとして有し、選択ゲート・トランジス
タの間に電荷蓄積層を有し、制御ゲート電極として第３
の電極を備えるメモリセルを複数個、例えばＬ個(Ｌは
正の整数)、直列に接続した島状半導体層を有し、この島
状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整
数)備えてなるメモリセルアレイにおいて、半導体基板
に平行に配置される複数、例えばＭ本の第４の配線がこ
の島状半導体層の各々の一方の端部に接続され、他方の
端部には第１の配線が接続され、また半導体基板に平行
で、かつ第４の配線と交差する方向に配置される複数
個、例えばＮ×Ｌ個の第３の配線がメモリセルの第３の
電極と接続している場合において、第１の配線を第３の
配線と平行に配置したときの読出し手法の一例について
述べる。

【００５８】図５９にこのメモリセルアレイ構造の等価
回路を示す。例えば、島状半導体層がｐ型半導体で形成
されるメモリセルの読み出し動作は、全ての第1の配線
（1-1〜1-N）に０Ｖを与え、選択セルを含む島状半導体
層に接続する第四の電極と接続する第４の配線（4-i）
(iは1≦i≦Mの正の整数)に３Ｖを与え、これ以外の第４
の配線（≠4-i）に０Ｖを与え、選択セルに接続する第
三の電極と接続する第３の配線（3-j-h）(jは1≦j≦Nの
正の整数、hは1≦h≦Lの正の整数)に０Ｖを与え、第３
の配線（3-j-h）を除く第３の配線（≠3-j-h）には３Ｖ
を与え、第二の電極と接続する第２の配線（2-j）に３
Ｖを与え、第五の電極と接続する第５の配線（5-j）に
３Ｖを与え、第２の配線（2-j）を除く第２の配線（≠2
-j）若しくは第５の配線（5-j）を除く第５の配線（≠5
-j）の少なくともどちらか一方に０Ｖを与えることで、
第４の配線（4-i）を流れる電流もしくは第1の配線（1-
j）に流れる電流により“０”、“１”を判定する。こ
のように複数のメモリセル部の上部と下部に選択ゲート
を配置することで、メモリセルトランジスタが過剰消去
の状態、すなわちしきい値が負の状態である場合に、非
選択セルが読み出しゲート電圧０Ｖでセル電流の流れる
現象の防止を行うことができる。電荷蓄積層を有し、制
御ゲート電極として第３の電極を備えるメモリセルを２
個直列に接続した島状半導体層を有し、この島状半導体
層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは正の整数)備えて
なるメモリセルアレイにおいて、半導体基板に平行に配
置される複数、例えばＭ本の第４の配線が島状半導体層
の各々の一方の端部に接続し、他方の端部には第１の配
線が接続し、また半導体基板に平行で、かつ第４の配線
と交差する方向に配置される複数個、例えばＮ×２個、
の第３の配線はメモリセルの第３の電極と接続している
場合において、第１の配線を第３の配線と平行に配置し
たときの読み出し手法の一例について述べる。

【００５９】図６０にこのメモリセルアレイ構造の等価
回路を示す。例えば、島状半導体層がｐ型半導体で形成
される読み出し動作は、全ての第１の配線（1-1〜1-N）
に０Ｖを与え、選択セルを含む島状半導体層に接続する
第４の電極に接続する第４の配線（4-i） (iは1≦i≦M
の正の整数)に３Ｖを与え、これ以外の第４の配線（≠4
-i）に０Ｖを与え、選択セルに接続する第３の電極に接
続する第３の配線（3-j-1）に５Ｖを与え、第３の配線
（3-j-2）には０Ｖを与え、第３の配線（3-j-1）及び第
３の配線（3-j-1）を除く第３の配線（≠3-j-1、≠3-j-
2）には０Ｖを与えることで、第４の配線（4-i）を流れ
る電流もしくは第１の配線（1-j) (jは1≦j≦Nの正の整
数)に流れる電流により“０”、“１”を判定する。

【００６０】次いで、半導体記憶装置の書込み動作原理
を以下に示す。本発明の半導体記憶装置のアレイ構造の
一例として、ゲート電極として第２の電極を備えるトラ
ンジスタとゲート電極として第５の電極を備えるトラン
ジスタを選択ゲート・トランジスタとして有し、選択ゲ
ート・トランジスタの間に電荷蓄積層を有し、制御ゲー
ト電極として第３の電極を備えるメモリセルを複数個、
例えばＬ個(Ｌは正の整数)直列に接続した島状半導体層
を有し、島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎ
は正の整数)備えるメモリセルアレイにおいて、半導体
基板に平行に配置される複数、例えばＭ本の第４の配線
が島状半導体層の各々の一方の端部に接続し、他方の端
部には第１の配線が接続し、また半導体基板に平行で、
かつ第４の配線と交差する方向に配置される複数個、例
えばＮ×Ｌ個の第３の配線はメモリセルの第３の電極と
接続している場合において、第１の配線を第３の配線と
平行に配置し、Ｆ−Ｎトンネリング電流(以下Ｆ―Ｎ電
流と称す)を用いた書込み手法の一例について述べる。

【００６１】図５９に、このメモリセルアレイ構造の等
価回路を示す。選択セルの電荷蓄積層に負の電荷を一定
量以上蓄積することを書込みとする場合、例えば島状半
導体層がｐ型半導体で形成される書込み動作は、選択セ
ルを含む島状半導体層に接続する第１の電極に接続する
第１の配線(1-j)に０Ｖを与え(jは1≦j≦Nの正の整
数)、これ以外の第１の配線(≠1-j)に０Ｖを与え、選択
セルを含む島状半導体層に接続する第４の電極に接続す
る第４の配線(4-i) (iは1≦i≦Mの正の整数)に０Ｖを与
え、これ以外の第４の配線(≠4-i)に３Ｖを与え、選択
セルに接続する第３の電極に接続する第３の配線(3-j-
h)(hは1≦h≦Lの正の整数)に２０Ｖを与え、第３の配線
の(3-j-h)を除く第３の配線(≠3-j-h)には３Ｖを与え、
選択セルを含む島状半導体層に接続する第２の電極に接
続する第２の配線(2-j)に０Ｖを与え、選択セルを含む
島状半導体層に接続する第５の電極に接続する第５の配
線(5-j)に１Ｖを与え、第２の配線(2-j)を除く第２の配
線(≠2-j)と第５の配線(5-j)を除く第５の配線(≠5-j)
に０Ｖを与えることで、選択セルのチャネル部と制御ゲ
ート間のみに高電位が印可される状態をつくり、Ｆ―Ｎ
トンネリング現象によりチャネル部より電荷蓄積層へ電
子を注入する。なお、第４の配線(4-i)を除く第４の配
線(≠4-i)に３Ｖを与えることにより選択セルを含まな
い島状半導体層内の第５の電極を備える選択ゲート・ト
ランジスタはカットオフし、第３の配線(3-j-h)と接続
する非選択セルの拡散層と第４の配線(≠4-i)との電気
的経路は寸断されチャネルが形成されず書込みは行われ
ない。また、選択セルを含まない島状半導体層内の第5
の電極を備える選択ゲート・トランジスタをカットオフ
させずに書込みを行う一例として、選択セルを含む島状
半導体層に接続する第1の電極に接続する第1の配線(1-
j)に０Ｖを与え(jは1≦j≦Nの正の整数)、これ以外の第
1の配線第1の配線(≠1-j)に０Ｖを与え、選択セルを含
む島状半導体層に接続する第４の電極に接続する第４の
配線(4-i) (iは1≦i≦Mの正の整数)に０Ｖを与え、これ
以外の第４の配線(≠4-i)に７Ｖを与え、選択セルに接
続する第３の電極に接続する第３の配線(3-j-h)(hは1≦
h≦Lの正の整数)に２０Ｖを与え、第３の配線の(3-j-h)
を除く第３の配線(≠3-j-h)には７Ｖを与え、選択セル
を含む島状半導体層に接続する第２の電極に接続する第
２の配線(2-j)に０Ｖを与え、選択セルを含む島状半導
体層に接続する第５の電極に接続する第５の配線(5-j)
に２０Ｖを与え、第２の配線(2-j)を除く第２の配線(≠
2-j)と第５の配線(5-j)を除く第５の配線(≠5-j)に０Ｖ
を与えることで、選択セルのチャネル部と制御ゲートと
間に２０Ｖ程度の電位差を発生させ、Ｆ−Ｎトンネリン
グ現象によりチャネル部より電荷蓄積層へトンネル電子
を注入する。なお、第３の配線(3-j-h)に接続する非選
択セルのチャネル部と制御ゲートと間には１３Ｖ程度の
電位差が発生するが、選択セルの書込み時間内にこのセ
ルの閾値を変動させるほどの十分な電子の注入は行われ
なれず、よってこのセルの書込みは実現しない。

【００６２】また、本発明の半導体記憶装置のアレイ構
造の一例として、電荷蓄積層を有し制御ゲート電極とし
て第３の電極を備えるメモリセルを２個直列に接続した
島状半導体層を有し、島状半導体層を複数個、例えばＭ
×Ｎ個(Ｍ、Ｎは正の整数)備えるメモリセルアレイにお
いて、半導体基板に平行に配置される複数、例えばＭ本
の第４の配線が島状半導体層の各々の一方の端部に接続
し、他方の端部には第１の配線が接続しており、また半
導体基板に平行で、かつ第４の配線と交差する方向に配
置される複数個、例えばＮ×２個の第３の配線はメモリ
セルの第３の電極と接続している場合において、第１の
配線を第３の配線と平行に配置し、チャネルホットエレ
クトロン(以下ＣＨＥと称す)を用いた書込み手法の一例
について述べる。

【００６３】図６０に上記メモリセルアレイ構造の等価
回路を示す。選択セルの電荷蓄積層に負の電荷を一定量
以上蓄積することを書込みとする場合、例えばこの島状
半導体層がｐ型半導体で形成される書込み動作は、選択
セルを含む島状半導体層に接続する第１の電極に接続す
る第１の配線(1-j)に０Ｖを与え(jは1≦j≦Nの正の整
数)、これ以外の第１の配線(≠1-j)に０Ｖを与え、選択
セルを含む島状半導体層に接続する第４の電極に接続す
る第４の配線(4-i) (iは1≦i≦Mの正の整数)に１２Ｖを
与え、これ以外の第４の配線(≠4-i)に０Ｖを与え、選
択セルに接続する第３の電極に接続する第３の配線(3-j
-1)に１２Ｖを与え、第３の配線の(3-j-1)を除く第３の
配線(≠3-j-1)には５Ｖを与えることで、選択セルの高
電位側拡散層近傍にＣＨＥを発生させ、かつ、第３の配
線(3-j-1)に印可される高電位により選択セルの電荷蓄
積層へ発生した電子を注入させる。

【００６４】さらに、半導体記憶装置の消去動作原理を
以下に示す。本発明の半導体記憶装置のアレイ構造の一
例として、ゲート電極として第２の電極を備えるトラン
ジスタとゲート電極として第５の電極を備えるトランジ
スタを選択ゲート・トランジスタとして有し、選択ゲー
ト・トランジスタの間に電荷蓄積層を有し制御ゲート電
極として第３の電極を備えるメモリセルを複数個、例え
ばＬ個(Ｌは正の整数)、直列に接続した島状半導体層を
有し、島状半導体層を複数個、例えばＭ×Ｎ個(Ｍ、Ｎは
正の整数)備えるメモリセルアレイにおいて、半導体基
板に平行に配置される複数、例えばＭ本の第４の配線が
島状半導体層の各々の一方の端部に接続し、他方の端部
には第1の配線が接続し、また半導体基板に平行で、か
つ第４の配線と交差する方向に配置される複数個、例え
ばＮ×Ｌ個の第３の配線はメモリセルの第３の電極と接
続している場合において、第1の配線を第３の配線と平
行に配置し、Ｆ−Ｎ電流を用いた消去手法の一例につい
て述べる。

【００６５】図６１にこのメモリセルアレイ構造の等価
回路を示す。消去単位は1ブロックあるいはチップ一括
で行う。選択セルの電荷蓄積層の電荷の状態を変化さ
せ、選択セルの閾値を下げることを消去とする場合、例
えば島状半導体層がｐ型半導体で形成される消去動作
は、選択セルを含む島状半導体層に接続する第１の電極
に接続する第１の配線(1-j)に２０Ｖを与え(jは1≦j≦N
の正の整数)、これ以外の第１の配線第１の配線(≠1-j)
に０Ｖを与え、選択セルを含む島状半導体層に接続する
第４の電極に接続する第４の配線(4-i) (iは1≦i≦Mの
正の整数)に２０Ｖを与え、選択セルに接続する第３の
電極に接続する第３の配線(3-j-h)(hは1≦h≦Lの正の整
数)に０Ｖを与え、第３の配線(3-j-h)を除く第３の配線
には０Ｖを与え、選択セルを含む島状半導体層に接続す
る第２の電極に接続する第２の配線(2-j)に２０Ｖを与
え、選択セルを含む島状半導体層に接続する第５の電極
に接続する第５の配線(5-j)に２０Ｖを与え、第２の配
線(2-j)を除く第２の配線(≠2-j)と第５の配線(5-j)を
除く第５の配線(≠5-j)の両方に０Ｖを与えることで、
選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリング現
象により引き抜く。

【００６６】本発明の半導体記憶装置のアレイ構造の一
例として、電荷蓄積層を有し制御ゲート電極として第３
の電極を備えるメモリセルを２個直列に接続した島状半
導体層を有し、この島状半導体層を複数個、例えばＭＮ
個(Ｍ、Ｎは正の整数)、備える場合で、かつ、このメモリ
セルアレイにおいて、半導体基板に平行に配置される複
数、例えばＭ本の第４の配線が該島状半導体層の各々の
一方の端部に接続し、他方の端部には第１の配線が接続
しており、また半導体基板に平行で、かつ第４の配線と
交差する方向に配置される複数個、例えばＮ×２個の第
３の配線はメモリセルの第３の電極と接続している場合
において、第１の配線を第３の配線と平行に配置し、
Ｆ−Ｎ電流を用いた消去手法の一例について述べる。図
６０にこのメモリセルアレイ構造の等価回路を示す。選
択セルの電荷蓄積層の電荷の状態を変化させ、選択セル
の閾値を下げることを消去とする場合、例えば島状半導
体層がｐ型半導体で形成される消去動作は、選択セルを
含む島状半導体層に接続する第1の電極に接続する第1の
配線(1-j)に３Ｖを与え(jは1≦j≦Nの正の整数)、これ
以外の第１の配線(≠1-j)に０Ｖを与え、選択セルを含
む島状半導体層に接続する第４の電極に接続する第４の
配線(4-i) (iは1≦i≦Mの正の整数)は開放状態にし、こ
れ以外の第４の配線(≠4-i)は開放状態あるいは０Ｖを
与え、選択セルに接続する第３の電極に接続する第３の
配線(3-j-1)に−１２Ｖを与え、第３の配線(3-j-2)に５
Ｖを与え、その他の第３の配線には０Ｖを与えること
で、選択セルの電荷蓄積層内の電子をＦ−Ｎトンネリン
グ現象により引き抜く。なお、上記の読出し、書込み及
び消去は、Ｎ型半導体で形成される島状半導体層の場合
のように、全ての電極の導電型が入れ替わっていてもよ
い。このときの電位の大小関係は上述したものに対して
反対になる。また、上述の読出し、書込み及び消去の各
動作例は、第１の配線を第３の配線と平行に配置した場
合について述べたが、第１の配線を第４の配線と平行に
配置した場合及び第１の配線をアレイ全体で共通にした
場合においても、同様にそれぞれに対応する電位を与え
ることにより動作させることが可能である。

【００６７】電荷蓄積層として浮遊ゲートを有するメモ
リセル以外のものについて、以下に説明する。図６２及
び図６３は、図１０及び図３７〜図４６で示されるＭＯ
ＮＯＳ構造のメモリセルアレイの一部分を示す等価回路
図である。図６２は一つの島状半導体層１１１０に配置
されるＭＯＮＯＳ構造のメモリセルアレイの等価回路図
を示し、図６３は、島状半導体層１１１０が複数配置さ
れる場合の等価回路をそれぞれ示している。

【００６８】以下、図６２に示す等価回路について説明
する。ゲート電極として第１２の電極１２を備えるトラ
ンジスタとゲート電極として第１５の電極１５を備える
トランジスタを選択ゲート・トランジスタとして有し、
この選択ゲート・トランジスタの間に電荷蓄積層として
積層絶縁膜を有し、制御ゲート電極として第１３の電極
(13-h)(hは1≦h≦Lの正の整数、Lは正の整数)を備える
メモリセルを複数個、例えばＬ個、直列に接続した島状
半導体層１１０において、第１４の電極１４が島状半導
体層１１１０の各々の一方の端部に接続し、他方の端部
には第１１の電極１１が接続する。

【００６９】図６３に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルア
レイにおいて、図６２で示される各島状半導体層１１１
０に配置される各回路素子の電極と各配線の接続関係を
示す。この島状半導体層１１１０を複数個、例えばＭ×
Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、j
は1≦j≦Nの正の整数)備えるメモリセルアレイにおい
て、半導体基板に平行に配置される複数本、例えばＭ本
の第１４の配線が各々の島状半導体層１１１０に備える
上述の第１４の電極１４とそれぞれ接続する。また、半
導体基板に平行で、かつ第１４の配線１４と交差する方
向に配置される複数本、例えばＮ×Ｌ本の第１３の配線
は各々のメモリセルの上述の第１３の電極(13-h)(hは1
≦h≦Lの正の整数)と接続する。第１４の配線と交差す
る方向に配置される複数本、例えばＮ本の第１１の配線
が各々の島状半導体層１１１０に備える上述の第１１の
電極１１と接続し、かつ、第１１の配線を第１３の配線
と平行に配置する。また、半導体基板に平行で、かつ第
１４の配線１４と交差する方向に配置される複数本、例
えばＮ本の第１２の配線は各々のメモリセルの上述の第
１２の電極１２と接続し、かつ、同様に半導体基板に平
行で、かつ第１４の配線１４と交差する方向に配置され
る複数本、例えばＮ本の第１５の配線は各々のメモリセ
ルの上述の第１５の電極１５と接続する。

【００７０】図６４及び図６５は、図１１及び図５３及
び図５４で示されるＤＲＡＭ構造のメモリセルアレイの
一部分を示す等価回路図である。図６４は、一つの島状
半導体層１１１０に配置されるＤＲＡＭ構造のメモリセ
ルアレイの等価回路図を示す。図６５は、島状半導体層
１１１０が複数配置される場合の等価回路を示す。

【００７１】以下、図６４に示す等価回路について説明
する。一つのトランジスタと一つのＭＩＳキャパシタを
直列に接続することで一つのメモリセルが構成される。
このメモリセルの一方の端部には第２３の電極２３が接
続し、もう一方の端部には第２１の電極２１が接続し、
かつゲート電極として第２２の電極２２を備えるメモリ
セルを、例えば２組、図６４に示されるように接続し、
一つの島状半導体層１１１０から２つの第２１の電極(2
1-1)、(21-2)及び２つの第２２の電極(22-1)、(22-2)が
それぞれ備えられ、島状半導体層１１１０の一方の端部
に第２３の電極２３が備えられる。

【００７２】図６５に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルア
レイにおいて、図６４で示される各島状半導体層１１１
０に配置される各回路素子の電極と各配線の接続関係を
示す。この島状半導体層１１１０を複数個、例えばＭ×
Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、j
は1≦j≦Nの正の整数)備えるメモリセルアレイにおい
て、半導体基板に平行に配置される複数本、例えばＭ本
の第２３の配線が各々の島状半導体層１１１０に備える
上述の第２３の電極２３とそれぞれ接続する。また、半
導体基板に平行で、かつ第２３の配線２３と交差する方
向に配置される複数本、例えば２×Ｎ本の第２２の配線
は各々のメモリセルの上述の第２２の電極(22-1)、(22-
2)と接続する。また、第２３の配線と交差する方向に配
置される複数本、例えば２×Ｎ本の第２１の配線が各々
のメモリセルの上述の第２１の電極(21-1)、(21-2)と接
続する。なお、図６４及び図６５では、一つの島状半導
体層１１１０にメモリセルが２組配置される場合の一例
を示したが、一つの島状半導体層１１１０に配置するメ
モリセルの数は３組以上でも、あるいは１組だけでもよ
い。図６４及び図６５で示した等価回路は、島状半導体
層１１１０の底部から順に、ＭＩＳキャパシタ、トラン
ジスタ、ＭＩＳキャパシタ、トランジスタを配置した場
合の一例であるが、他の配置の一例として島状半導体層
１１１０の底部から順に、トランジスタ、ＭＩＳキャパ
シタ、ＭＩＳキャパシタ、トランジスタを配置した場合
を以下に説明する。

【００７３】図６６及び図６７は、図１１及び図４９〜
図５２で示されるＤＲＡＭ構造のメモリセルアレイの一
部分を示す等価回路図である。図６６は、一つの島状半
導体層１１１０に配置されるＤＲＡＭ構造のメモリセル
アレイの等価回路図を示し、図６７は、島状半導体層１
１１０が複数配置される場合の等価回路をそれぞれ示し
ている。

【００７４】図６６に示す等価回路について説明する。
メモリセルの構成は先の例と同様、一つのトランジスタ
と一つのＭＩＳキャパシタが直列に接続することで一つ
のメモリセルが構成され、このメモリセルの一方の端部
には第２３の電極２３が接続し、もう一方の端部には第
２１の電極２１が接続し、かつゲート電極として第２２
の電極２２が接続する。このメモリセルが例えば２組、
図６６に示されるように接続し、一つの島状半導体層１
１１０から２つの第２１の電極(21-1)、(21-2)及び２つ
の第２２の電極(22-1)、(22-2)がそれぞれ備えられ、島
状半導体層１１１０の一方の端部に第２３の電極２３が
備えられ、もう一方の端部に第２４の電極２４が備えら
れる。

【００７５】図６７に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルア
レイにおいて、図６６で示される各島状半導体層１１１
０に配置される各回路素子の電極と各配線の接続関係を
示す。この島状半導体層１１１０を複数個、例えばＭ×
Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、j
は1≦j≦Nの正の整数)備えるメモリセルアレイにおい
て、半導体基板に平行に配置される複数本、例えばＭ本
の第２３の配線が各々の島状半導体層１１１０に備える
上述の第２３の電極２３とそれぞれ接続する。また、同
様に半導体基板に平行に配置される複数本、例えばＭ本
の第２４の配線が各々の島状半導体層１１１０に備える
上述の第２４の電極２４とそれぞれ接続する。また、半
導体基板に平行で、かつ第２３の配線２３及び第２４の
配線２４と交差する方向に配置される複数本、例えば２
×Ｎ本の第２２の配線は各々のメモリセルの上述の第２
２の電極(22-1)、(22-2)と接続する。また、同様に第２
３の配線２３及び第２４の配線２４と交差する方向に配
置される複数本、例えば２×Ｎ本の第２１の配線が各々
のメモリセルの上述の第２１の電極(21-1)、(21-2)と接
続する。

【００７６】図６８及び図６９は、図３３〜図３６及び
図４７及び図４８で示されるメモリセルアレイの一部分
を示す等価回路図である。このメモリセルアレイは、各
トランジスタ間に拡散層１７２０が配置されず、さらに
メモリ・トランジスタ及び選択ゲート・トランジスタの
ゲート電極である１５００、１５１０、１５２０の間に
配置する第三の導電膜である多結晶シリコン膜１５３０
を形成したものである。図６８は、一つの島状半導体層
１１１０に配置される構造として、各メモリ・トランジ
スタ及び選択ゲート・トランジスタのゲート電極の間に
配置する第三の導電膜である多結晶シリコン膜１５３０
が形成される場合のメモリセルアレイの等価回路図を示
し、図６９は、島状半導体層１１１０が複数配置される
場合の等価回路をそれぞれ示している。

【００７７】図６８に示す等価回路について説明する。
ゲート電極として第３２の電極３２を備えるトランジス
タとゲート電極として第３５の電極３５を備えるトラン
ジスタを選択ゲート・トランジスタとして有し、この選
択ゲート・トランジスタの間に電荷蓄積層を有し、制御
ゲート電極として第３３の電極（33-h）(hは1≦h≦Lの
正の整数、Lは正の整数)を備えるメモリセルを複数個、
例えばＬ個、直列に配置し、かつ、各トランジスタの間
にゲート電極として第３６の電極を備えるトランジスタ
を配置した島状半導体層１１１０において、第３４の電
極３４がこの島状半導体層１１１０の各々の一方の端部
に接続し、他方の端部には第３１の電極３１が接続し、
かつ複数の３６の電極が全て一つに接続し、第３６の電
極３６として島状半導体層１１１０に備えられる。

【００７８】図６９に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルア
レイにおいて、図６８で示される各島状半導体層１１１
０に配置される各回路素子の電極と各配線の接続関係を
示す。この島状半導体層１１１０を複数個、例えばＭ×
Ｎ個(Ｍ、Ｎは正の整数、またiは1≦i≦Mの正の整数、j
は1≦j≦Nの正の整数)備えるメモリセルアレイにおい
て、半導体基板に平行に配置される複数本、例えばＭ本
の第３４の配線が各々の島状半導体層１１１０に備える
上述の第３４の電極３４とそれぞれ接続する。また、半
導体基板に平行で、かつ第３４の配線３４と交差する方
向に配置される複数本、例えばＮ×Ｌ本の第３３の配線
は各々のメモリセルの上述の第３３の電極(33-h)と接続
する。また、第３４の配線と交差する方向に配置される
複数本、例えばＮ本の第３１の配線が各々の島状半導体
層１１１０に備える上述の第３１の電極３１と接続し、
かつ、第３１の配線を第３３の配線と平行に配置する。
また、半導体基板に平行で、かつ第３４の配線３４と交
差する方向に配置される複数本、例えばＮ本の第３２の
配線は各々のメモリセルの上述の第３２の電極３２と接
続し、かつ、同様に半導体基板に平行で、かつ第３４の
配線３４と交差する方向に配置される複数本、例えばＮ
本の第３５の配線は、各々のメモリセルの上述の第３５
の電極３５と接続する。また各々の島状半導体層１１１
０に備える上述の第３６の電極３６は第３６の配線によ
って全て一つに接続する。なお、各々の島状半導体層１
１１０に備える上述の第３６の電極３６は第３６の配線
によって全て一つに接続しなくてもよく、第３６の配線
によってメモリセルアレイを２つ以上に分割して接続し
てもよい。つまり各々の第３６の電極を、例えばブロッ
ク毎に接続するような構造をとってもよい。

【００７９】図７０及び図７１は、図１２及び図５５〜
図５８で示されるＳＲＡＭ構造のメモリセルアレイの一
部分を示す等価回路図であり、メモリセルを構成するト
ランジスタはＮＭＯＳのみで構成される例を示してい
る。図７０は、隣接する２つの島状半導体層１１１０に
配置される1つのＳＲＡＭ構造のメモリセルの等価回路
図を示し、図７１は、このメモリセルが複数配置される
場合の等価回路をそれぞれ示している。

【００８０】図７０に示す等価回路について説明する。
ゲート電極として第４３の電極及び第４５の電極を備え
るトランジスタをそれぞれ直列に配置した島状半導体層
１１０が２つ隣接して配置され、かつ、これら４個のト
ランジスタが図７０に示されるように互いに接続する。
詳しくは、第４３の電極(43-2)をゲート電極とするトラ
ンジスタの第４６の電極(46-2)と第４５の電極(45-1)が
接続し、第４３の電極(43-1)をゲート電極とするトラン
ジスタの第４６の電極（46-1）と第４５の電極(45-2)が
接続する。また、この隣接する２つの島状半導体層１１
１０において、一つの島状半導体層１１１０の一方の端
部に第４４の電極（44-1）が接続し、もう一つの島状半
導体層１１１０の一方の端部に第４４の電極（44-2）が
接続する。また、この２つの島状半導体層１１１０にお
いて、第４４の電極(44-1)及び(44-2)が接続しない他方
の端部には共通の電極として第４１の電極４１が接続す
る。２個の高抵抗素子がこれら４個のトランジスタと図
７０に示されるように接続し、トランジスタと接続しな
い側の端部には共通の電極として第４２の電極４２が接
続する。

【００８１】図７１に示す等価回路について説明する。
複数の島状半導体層１１１０が配置されるメモリセルア
レイにおいて、図７０で示される隣接する２つの島状半
導体層１１１０を単位に配置される各回路素子の電極と
各配線の接続関係を示す。この島状半導体層１１１０を
複数個、例えば２×Ｍ×Ｎ個(Ｍ、Ｎは正の整数、またi
は1≦i≦Mの正の整数、jは1≦j≦Nの正の整数)備えるメ
モリセルアレイにおいて、半導体基板に平行に配置され
る複数本、例えば２×Ｍ本の第４４の配線が各々の島状
半導体層１１１０に備える上述の第４４の電極(44-1)、
(44-2)とそれぞれ接続する。また、半導体基板に平行
で、かつ、第４４の配線４４と交差する方向に配置され
る複数本、例えばＮ本の第４３の配線は各々のメモリセ
ルの上述の第４３の電極(43-1)、（43-2）と接続する。
第４４の配線と交差する方向に配置される複数本、例え
ばＮ本の第４１の配線が各々の島状半導体層１１１０に
備える上述の第４１の電極４１と接続する。なお、第４
１の配線は各々の島状半導体層１１１０に備える上述の
第４１の電極４１に全て共通に接続を行ってもよい。各
々の高抵抗素子の上述の第４２の電極４２は、第４２の
配線によって全て一つに接続してもよい。なお、メモリ
セルを構成するトランジスタはＰＭＯＳのみで構成して
もよいし、上述の高抵抗素子に代えて、第４３あるいは
第４５の電極をゲート電極とするトランジスタと反対の
導電型のトランジスタとしてもよい。

【００８２】また、選択ゲートトランジスタと選択ゲー
トトランジスタに隣接するメモリセルおよび隣接するメ
モリセル同士が不純物拡散層を介して繋がっておらず、
代わりに選択トランジスタとメモリセルおよびメモリセ
ル同士の間隔が約３０ｎｍ以下と選択トランジスタとメ
モリセルおよびメモリセル同士が不純物拡散層を介して
接続されている場合に比べて非常に接近した構造を有す
るメモリセルの動作原理について、以下に述べる。隣接
する素子が十分接近していると、選択ゲートトランジス
タのゲートやメモリセルの制御ゲートに印加される閾値
以上の電位により形成するチャネルは隣接する素子のチ
ャネルと接続し、全ての素子のゲートに閾値以上の電位
が与えられる場合、全ての素子をチャネルは繋がること
になる。この状態は選択トランジスタとメモリセルやメ
モリセルが不純物拡散層を介して接続されている場合と
ほぼ等価なため、動作原理も選択トランジスタとメモリ
セルやメモリセルが不純物拡散層を介して接続されてい
る場合と同様である。さらに、選択ゲートトランジスタ
やメモリセルが不純物拡散層を介して繋がっておらず、
代わりに選択トランジスタとメモリセルやメモリセルの
ゲート電極の間に第三の導電膜が配置された構造を有す
るメモリセルの動作原理について述べる。第三の導電膜
は各素子の間に位置し、絶縁膜、例えばシリコン酸化膜
を介して島状半導体層と接続している。即ち、第三の導
電膜と該絶縁膜と島状半導体層はＭＩＳキャパシタを形
成している。第三の導電膜に島状半導体層とこの絶縁膜
との界面に反転層が形成するような電位を与えるとチャ
ネルが形成する。形成したチャネルは隣接する素子にと
っては各素子を接続する不純物拡散層と同じ働きをす
る。そのため、第三の導電膜にチャネルを形成し得る電
位が与えられている場合、選択ゲートトランジスタやメ
モリセルが不純物拡散層を介して接続している場合と同
様の動作となる。また、第三の導電膜にチャネルを形成
し得る電位が与えられていなくても、例えば島状半導体
層がｐ型半導体の場合、電荷蓄積層から電子を引き抜く
際、選択ゲートトランジスタやメモリセルが不純物拡散
層を介して接続している場合と同様の動作となる。

【００８３】メモリセルアレイの製造方法における実施
の形態 電荷蓄積層もしくは制御ゲートを形成した後、電荷蓄積
層と半導体基板もしくは半導体層の間に形成される絶縁
膜を一括で形成し、この絶縁膜の側面に活性領域となる
半導体層を柱状に形成する方法について、以下に説明す
る。また、サイドウオール状のゲート電極を作る際、隣
接する溝部に絶縁膜を予め埋め込み形成し、この絶縁膜
をマスクに横方向成分のエッチングを行うことで、ゲー
ト電極材料堆積膜厚程度のエッチングにてゲート電極を
制御よく形成する。

【００８４】製造例１ この実施の形態で形成する半導体記憶装置は、電荷蓄積
層として浮遊ゲートを複数形成し、且つ、選択ゲート及
び制御ゲートを形成した後、トンネル酸化膜を形成し、
選択エピタキシャルシリコン成長により柱状に島状半導
体層を形成し、島状半導体層を半導体基板に対して電気
的にフローテイング状態とし、各々のメモリセルの活性
領域を電気的にフローテイング状態とする半導体記憶装
置において、島状半導体層の上部と下部に選択ゲート・
トランジスタを配置し、選択ゲート・トランジスタに挟
まれてメモリ・トランジスタを複数個、例えば２個配置
し、各々メモリ・トランジスタのトンネル酸化膜を一括
に形成し、各々トランジスタを島状半導体層に沿って直
列に接続し、且つ、選択ゲート・トランジスタのゲート
絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等
しい構造である。

【００８５】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図７２〜図９６
及び図９７〜図１２１は、それぞれＥＥＰＲＯＭのメモ
リセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図
である。まず、ｐ型シリコン基板１１００の表面に注入
保護膜となる、例えば第一の絶縁膜としてシリコン酸化
膜１４１０を２〜２０ｎｍ堆積し、イオン注入を利用し
てｐ型シリコン基板１１００に第一の不純物層１７１０
の導入を行う（図７２及び図９７）。例えば、０〜７°
程度傾斜した方向から５〜１００ ｋｅＶの注入エネル
ギー、砒素１×１０¹⁴〜１×１０¹⁶／ｃｍ²程度のドー
ズが挙げられる。また、イオン注入に代えて、ＣＶＤ法
により砒素を含む酸化膜を堆積し、その酸化膜からの砒
素拡散を利用してもよい。ｐ型シリコン基板１１００の
最表面に第一の不純物層１７１０が導入されなくてもよ
い。

【００８６】つづいて、公知のフォトリソグラフィ技術
によりパターンニングされたレジストＲ５をマスクとし
て用いて（図７３及び図９８）、例えば反応性イオンエ
ッチングにより第一の絶縁膜１４１０およびｐ型シリコ
ン基板１１００を第一の不純物層１７１０が分割される
ように２００ｎｍ〜２０００ｎｍエッチングして第二の
溝部１２２０を形成する。レジストＲ５を除去した（図
７４及び図９９）後、第二の溝部１２２０に第五の絶縁
膜として、例えばシリコン酸化膜１４２０を１００ｎｍ
〜３００ｎｍ堆積し、エッチバックにより埋めこむ。第
五の絶縁膜であるシリコン酸化膜１４２０を埋めこむ方
法は、等方性エッチングを用いたエッチバックでもよい
し、異方性エッチングを用いたエッチバックでもよい
し、ＣＭＰを用いた平坦化埋めこみでもよく、種々組み
合わせてもよい。このとき第五の絶縁膜であるシリコン
酸化膜１４２０はシリコン窒化膜でもよい。また、第一
の絶縁膜であるシリコン酸化膜１４１０は除去されても
よいし残存してもよい。例えば、第一の絶縁膜であるシ
リコン酸化膜１４１０を除去した場合、次にｐ型シリコ
ン基板１１００もしくは第一の不純物層１７１０上に第
二の絶縁膜として、例えばシリコン窒化膜１３１０を２
０００〜２００００ｎｍ形成する（図７５及び図１０
０）。

【００８７】次に、公知のフォトリソグラフィ技術によ
りパターンニングされたレジストＲ６をマスクとして用
いて（図７６及び図１０１）、例えば反応性イオンエッ
チングにより第二の絶縁膜であるシリコン窒化膜１３１
０をエッチングして、格子縞状の第四の溝部１２４０を
形成する。その後、格子縞状の第四の溝部１２４０にＣ
ＶＤ法により、第五の絶縁膜として、例えばシリコン酸
化膜１４２１を５０〜５００ｎｍ堆積する。その後、第
四の溝部１２４０の所望の深さまで、例えば等方性エッ
チングにより第五の絶縁膜である酸化膜１４２１を埋め
込み（図７７及び図１０２）、第二の絶縁膜であるシリ
コン窒化膜１３１０の表面に、第四の絶縁膜として、例
えばシリコン酸化膜１４３１を１〜１０ｎｍ、つづい
て、第一の導電膜となる、例えば多結晶シリコン膜１５
１１を１００〜５００ｎｍ程度堆積する（図７８及び図
１０３）。

【００８８】つぎに、第一の導電膜である多結晶シリコ
ン膜１５１１をエッチバックし、所望の高さのサイドウ
オールを形成する（図７９及び図１０４）。このとき、
図１のA−A'方向について予め所定の値以下に設定して
おくことによって、マスク工程を用いることなく、その
方向に連続する選択ゲート線となる第二の配線層として
形成される。その後、第四の溝部１２４０に第五の絶縁
膜として、例えばシリコン酸化膜１４２２を５０〜５０
０ｎｍ堆積する。その後、第四の溝部１２４０の所望の
深さまで、例えば等方性エッチングにより第五の絶縁膜
であるシリコン酸化膜１４２２を埋めこんだ後、第二の
絶縁膜であるシリコン窒化膜１３１０の表面に第四の絶
縁膜として、例えばシリコン酸化膜１４３２を１〜１０
ｎｍ堆積し（図８０及び図１０５）、つづいて、第一の
導電膜となる、例えば多結晶シリコン膜１５１２を５０
〜２００ｎｍ程度堆積する（図８１及び図１０６）。

【００８９】同様に、第一の導電膜である多結晶シリコ
ン膜１５１２をエッチバックし、所望の高さのサイドウ
オールを形成する（図８２及び図１０７）。このとき、
第一の導電膜である多結晶シリコン膜１５１２は、第二
の絶縁膜であるシリコン窒化膜１３１０の周囲に形成さ
れ、第二の絶縁膜であるシリコン窒化膜１３１０の各々
の周囲に形成されている第一の導電膜である多結晶シリ
コン膜１５１２はそれぞれ分離された状態となってい
る。つづいて、第一の導電膜である多結晶シリコン膜１
５１２の表面に層間絶縁膜１６１２を形成する（図８３
及び図１０８）。この層間絶縁膜１６１２は、例えばＯ
ＮＯ膜とする。具体的には熱酸化法により多結晶シリコ
ン膜表面に５〜１０ｎｍのシリコン酸化膜とＣＶＤ法に
より５〜１０ｎｍのシリコン窒化膜とさらに５〜１０ｎ
ｍのシリコン酸化膜を順次堆積する。

【００９０】次いで、同様に第二の導電膜となる、例え
ば多結晶シリコン膜１５２２を１５〜１５０ｎｍ堆積し
（図８４及び図１０９）、堆積膜厚相当エッチバックす
ることで、第五の絶縁膜であるシリコン酸化膜１４２２
上の層間絶縁膜１６１２を露出しつつ、第一の導電膜で
ある多結晶シリコン膜１５１２の側部に層間絶縁膜１６
１２を介して第ニの導電膜である多結晶シリコン膜１５
２２を配置させる。このとき第二の絶縁膜であるシリコ
ン窒化膜１３１０の周囲には第二の導電膜である多結晶
シリコン膜１５２６が残存しており、第二の導電膜であ
る多結晶シリコン膜１５２２と多結晶シリコン膜１５２
６は分離されていることが好ましい（図８５及び図１１
０）。このとき、図１のＡ―Ａ’方向について予め所定
の値以下に設定しておくことによって、マスク工程を用
いることなく、その方向に連続する制御ゲート線となる
第三の配線層として形成される。その後、第四の溝部１
２４０に第五の絶縁膜として、例えばシリコン酸化膜１
４２３を５０〜５００ｎｍ堆積する。その後、第四の溝
部の所望の深さまで、例えば等方性エッチングにより第
五の絶縁膜である酸化膜１４２３を埋めこんだ後（図８
６及び図１１１）、第五の絶縁膜であるシリコン酸化膜
１４２３をマスクに等方性エッチングなどにより露出し
ている第二の導電膜である多結晶シリコン膜１５２６を
除去する（図８７及び図１１２）。この際、第二の導電
膜である多結晶シリコン膜１５２６の膜厚程度のエッチ
ングであれば十分であり、これによりプロセスばらつき
が低減できる。

【００９１】つづいて、第二の絶縁膜であるシリコン窒
化膜１３１０と第五の絶縁膜であるシリコン酸化膜１４
２３に挟まれる部位に残存する第二の導電膜である多結
晶シリコン膜１５２６を等方性エッチングもしくは異方
性エッチングにより除去する（図８８及び図１１３）。
その後、第二の絶縁膜であるシリコン窒化膜１３１０と
第五の絶縁膜であるシリコン酸化膜１４２３に挟まれる
部位に埋めこむように、第六の絶縁膜として、例えばシ
リコン酸化膜１４８３を８〜８０ｎｍ堆積する。このと
き、第六の絶縁膜であるシリコン酸化膜１４８３の膜厚
は第二の導電膜である多結晶シリコン膜１５２２の堆積
膜厚の約半分以上であればよい（図８９及び図１１
４）。次いで、堆積膜厚相当の等方性エッチングを行う
ことで、第二の絶縁膜であるシリコン窒化膜１３１０の
側部にある層間絶縁膜１６１２を露出させつつ、第四の
溝部１２４０に第六の絶縁膜であるシリコン酸化膜１４
８３の埋めこむ。なお、第二の導電膜として多結晶シリ
コン膜１５２２を形成する場合についてのべたが、単純
に堆積と異方性エッチングの組み合わせでサイドウオー
ル状に形成してもよい。その後、第五の絶縁膜であるシ
リコン酸化膜１４２３をマスクに、例えば等方性エッチ
ングにて層間絶縁膜１６１２を部分的に除去する（図９
０及び図１１５）。

【００９２】同様に繰り返すことで第一の導電膜とな
る、例えば多結晶シリコン膜１５１３の側部に層間絶縁
膜１６１３を介して第二の導電膜となる例えば多結晶シ
リコン膜１５２３を配置させ、さらに第二の導電膜であ
る多結晶シリコン膜１５２３を第五の絶縁膜となるシリ
コン酸化膜１４２４および第六の絶縁膜となるシリコン
酸化膜１４８４で埋設する（図９１及び図１１６）。最
上段の第一の導電膜となる、例えば多結晶シリコン膜１
５１４においては最下段の第一の導電膜である多結晶シ
リコン膜１５１１と同様に第一の導電膜である多結晶シ
リコン膜１５１４をエッチバックする。

【００９３】その後、第五の絶縁膜となる例えばシリコ
ン酸化膜１４２５を５０〜５００ｎｍ堆積し、例えばエ
ッチバックもしくはＣＭＰ法などにより第二の絶縁膜で
あるシリコン窒化膜１３１０の上部を露出させる。（図
９２及び図１１７）。このとき、第五の絶縁膜であるシ
リコン酸化膜１４２５は、例えばシリコン窒化膜でもよ
い。次いで、第二の絶縁膜であるシリコン窒化膜１３１
０を、例えば等方性エッチングにより選択的に除去し、
第一の溝部１２１０を形成する。つづいて、例えばＣＶ
Ｄ法を用いて第一の溝部１２１０の内壁に、例えば１０
ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシ
リコン酸化膜１４４０を形成する（図９３及び図１１
８）。ここで、第三の絶縁膜であるシリコン酸化膜１４
４０はＣＶＤ酸化膜に限らず、熱酸化膜もしくは、窒素
酸化膜でもよい。つづいて、第一の不純物拡散層１７１
０もしくはｐ型シリコン基板１１００上にある第三の絶
縁膜であるシリコン酸化膜１４４０を選択的に除去す
る。例えば、異方性エッチングにより第一の溝部１２１
０の側壁部のみにサイドウオール状に第三の絶縁膜であ
るシリコン酸化膜１４４０を残存させる（図９４及び図
１１９）。

【００９４】その後、熱処理などにより、第三の絶縁膜
であるシリコン酸化膜１４４０のトリートメント処理な
どを施す。例えば、８００〜１０００℃の窒素雰囲気に
て、１０分から１００分のアニ−ル処理を施す。このと
き窒素以外のガス、例えば酸素などを添加してもよい。
第三の絶縁膜であるシリコン酸化膜１４４０の処理後の
膜厚は１０ｎｍ程度となることが好ましい。次いで、任
意に、第一の不純物拡散層１７１０もしくはｐ型シリコ
ン基板１１００表面に形成された酸化膜を、例えば希釈
ＨＦなどにより除去し、第一の溝部１２１０に島状半導
体層１７２１〜１７２５および１１１１〜１１１４を埋
めこむ。例えば、第一の溝部１２１０の底部に位置する
第一の不純物拡散層１７１０もしくはｐ型シリコン基板
１１００より半導体層を選択的にエピタキシャル成長さ
せる。このとき下層よりＮ型半導体層１７２１、Ｐ型半
導体層１１１１、Ｎ型半導体層１７２２、Ｐ型半導体層
１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１１１
３、Ｎ型半導体層１７２４、Ｐ型半導体層１１１４、Ｎ
型半導体層１７２５を順次積層する（図９５及び図１２
０）。Ｎ型半導体層１７２１〜１７２５の濃度は砒素１
×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、
Ｐ型である半導体層１１１１〜１１１４は硼素１×１０
¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。ま
た、Ｎ型半導体層１７２１と１７２２は第一の導電膜で
ある多結晶シリコン膜１５１１と第三の絶縁膜であるシ
リコン酸化膜１４４０を介して重なりを有することが好
ましく、同様に、Ｎ型半導体層１７２２と１７２３は第
一の導電膜である多結晶シリコン膜１５１２、Ｎ型半導
体層１７２３と１７２４は第一の導電膜である多結晶シ
リコン膜１５１３、Ｎ型半導体層１７２４と１７２５は
第一の導電膜である多結晶シリコン膜１５１４とそれぞ
れ第三の絶縁膜であるシリコン酸化膜１４４０を介して
重なりを有することが好ましい。

【００９５】その後、例えばエッチバックもしくはＣＭ
Ｐ法などによりＮ型半導体層１７２５を後退させ、第五
の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ
型半導体層１７２５を各々分離形成させる。その後、第
四の配線層を第二もしくは第三の配線層と方向が交差す
るようＮ型半導体層１７２５の上部と接続する。次い
で、公知の技術により層間絶縁膜を形成しコンタクトホ
ールおよびメタル配線を形成する。これにより、第一の
導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷
蓄積層に蓄積される電荷状態によってメモリ機能を有す
る半導体記憶装置が完成する。

【００９６】この製造例では、第二の絶縁膜であるシリ
コン窒化膜１３１０のような半導体基板もしくは多結晶
シリコン膜の表面に形成される膜は、シリコン表面側か
らシリコン酸化膜／シリコン窒化膜の複層膜としてもよ
い。また、第一の導電膜である多結晶シリコン膜１５１
１〜１５１４および第二の導電膜である多結晶シリコン
膜１５２２、１５２３の不純物の導入は、多結晶シリコ
ン膜の成膜時に行ってもよいし、成膜後もしくはサイド
ウオール形成後に行ってもよいし、導電膜としてなれば
導入時期は制限されない。なお、この製造例では、マス
クを用いることなく各メモリセルの制御ゲートを一方向
について連続するように形成した。これは、島状半導体
層の配置が対称的でない場合に初めて可能である。すな
わち、第二もしくは第三の配線層方向の島状半導体層と
の隣接間隔を、第四の配線層方向のそれより小さくする
ことにより、第四の配線層方向には分離され、第二もし
くは第三の配線層方向に繋がる配線層がマスクなしで自
動的に得られる。これに対して、例えば、島状半導体層
の配置を対称にした場合にはフォトリソグラフィにより
レジストのパターンニング工程により配線層の分離を行
ってもよい。

【００９７】また、複数のメモリセル部の上部と下部に
選択ゲートを配置することでメモリセルトランジスタが
過剰消去の状態、すなわち、読み出し電圧が０Ｖであっ
てしきい値が負の状態になり、非選択セルでもセル電流
が流れる現象を防止することができる。電荷蓄積層は、
必ずしも浮遊ゲート構造である必要はなく、電荷蓄積を
積層絶縁膜へのトラップにより実現してもよい。例えば
ＭＮＯＳおよびＭＯＮＯＳ構造の場合においてもこの製
造例は有効である。ここでいう積層絶縁膜としては、例
えばトンネル酸化膜とシリコン窒化膜の積層構造もしく
はそのシリコン窒化膜表面にさらにシリコン酸化膜を形
成した構造が挙げられる。

【００９８】製造例２ この実施の形態で形成する半導体記憶装置は、選択ゲー
ト及び制御ゲートを形成した後、電荷蓄積層として積層
絶縁膜を形成し、選択エピタキシャルシリコン成長によ
り柱状に島状半導体層を形成し、該島状半導体層を半導
体基板に対して電気的にフローテイング状態とし、各々
のメモリセルの活性領域を電気的にフローテイング状態
とする半導体記憶装置において、島状半導体層の上部と
下部に選択ゲート・トランジスタを配置し、選択ゲート
・トランジスタに挟まれてメモリ・トランジスタを複数
個、例えば２個配置し、各々メモリ・トランジスタのト
ンネル酸化膜は一括に形成され、各々トランジスタを該
島状半導体層に沿って直列に接続し、且つ、選択ゲート
・トランジスタのゲート絶縁膜厚がメモリ・トランジス
タのゲート絶縁膜厚と等しい構造である。

【００９９】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図１２２〜図１
３９及び図１４０〜図１５７は、それぞれＮＭＯＳ又は
ＭＯＮＯＳのメモリセルアレイを示す図１０のＡ−Ａ’
及びＢ−Ｂ’断面図である。レジストＲ６をマスクとし
て用いて、例えば反応性イオンエッチングにより第二の
絶縁膜であるシリコン窒化膜１３１０をエッチングし
て、格子縞状の第四の溝部１２４０を形成する（図１２
２〜図１２６及び図１４０〜１４４）までは製造例１
（図７２〜図９６及び図９７〜図１２１）と同じであ
る。

【０１００】その後、格子縞状の第四の溝部１２４０に
ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸
化膜１４２１を５０〜５００ｎｍ堆積する。その後、第
四の溝部１２４０の所望の深さまで、例えば等方性エッ
チングにより第五の絶縁膜である酸化膜１４２１を埋め
込みを行い（図１２７及び図１４５）、第二の絶縁膜で
あるシリコン窒化膜１３１０の表面に第四の絶縁膜とし
て、例えばシリコン酸化膜１４３１を１〜１０ｎｍ、つ
づいて、第一の導電膜となる、例えば多結晶シリコン膜
１５１１を１００〜５００ｎｍ程度堆積する（図１２８
及び図１４６）。

【０１０１】次に、第一の導電膜である多結晶シリコン
膜１５１１をエッチバックし、所望の高さのサイドウオ
ールを形成する（図１２９及び図１４７）。このとき、
図１０のA−A'方向について予め所定の値以下に設定し
ておくことによって、マスク工程を用いることなく、そ
の方向に連続する選択ゲート線となる第二の配線層とし
て形成される。その後、第四の溝部１２４０に第五の絶
縁膜として、例えばシリコン酸化膜１４２２を５０〜５
００ｎｍ堆積する。次いで、第四の溝部１２４０の所望
の深さまで、例えば等方性エッチングにより第五の絶縁
膜であるシリコン酸化膜１４２２を埋め込む（図１３０
及び図１４８）。

【０１０２】同様に繰り返すことで第一の導電膜とな
る、例えば多結晶シリコン膜１５１２、第五の絶縁膜と
なる、例えばシリコン酸化膜１４２３、第一の導電膜と
なる、例えば多結晶シリコン膜１５１３、第五の絶縁膜
となる、例えばシリコン酸化膜１４２４、第一の導電膜
となる、例えば多結晶シリコン膜１５１４、第五の絶縁
膜となる、例えばシリコン酸化膜１４２５を順次形成す
る（図１３１及び図１４９）。その後、例えばエッチバ
ックもしくはＣＭＰ法などにより第二の絶縁膜であるシ
リコン窒化膜１３１０の上部を露出させる（図１３２及
び図１５０）。このとき、第五の絶縁膜であるシリコン
酸化膜１４２５は、例えばシリコン窒化膜でもよい。次
いで、第二の絶縁膜であるシリコン窒化膜１３１０を、
例えば等方性エッチングにより選択的に除去し、第一の
溝部１２１０を形成する。つづいて、例えばＣＶＤ法を
用いて第一の溝部１２１０の内壁に、例えば１０ｎｍ程
度のゲート酸化膜となる第三の絶縁膜としてシリコン酸
化膜１４４０を形成する。ここで、第三の絶縁膜である
シリコン酸化膜１４４０はＣＶＤ酸化膜に限らず、熱酸
化膜もしくは、窒素酸化膜でもよい。次に、第一の不純
物拡散層１７１０もしくはｐ型シリコン基板１１００上
にある第三の絶縁膜であるシリコン酸化膜１４４０を選
択的に除去する。例えば、異方性エッチングにより第一
の溝部１２１０の側壁部のみにサイドウオール状に第三
の絶縁膜であるシリコン酸化膜１４４０を残存させる
（図１３３及び図１５１）。

【０１０３】その後、熱処理などにより、第三の絶縁膜
であるシリコン酸化膜１４４０のトリートメント処理な
どを施す。例えば、８００〜１０００℃の窒素雰囲気に
て、１０分から１００分のアニ−ル処理を施す。このと
き窒素以外のガス、例えば酸素などを添加してもよい。
第三の絶縁膜であるシリコン酸化膜１４４０の処理後の
膜厚は１０ｎｍ程度となることが好ましい。さらに、任
意に、第一の不純物拡散層１７１０もしくはｐ型シリコ
ン基板１１００表面に形成された酸化膜を、例えば希釈
ＨＦなどにより除去し、第一の溝部１２１０に島状半導
体層１７２１〜１７２２‐１および１１１１を埋めこ
む。例えば第一の溝部１２１０の底部に位置する第一の
不純物拡散層１７１０もしくはｐ型シリコン基板１１０
０より半導体層を選択的にエピタキシャル成長させる。
このとき下層よりＮ型半導体層１７２１、Ｐ型半導体層
１１１１、Ｎ型半導体層１７２２‐１を順次積層する
（図１３４及び図１５２）。Ｎ型半導体層１７２１〜１
７２２‐１の濃度は砒素１×１０¹⁸〜１×１０²¹／ｃｍ
³程度のドーズで形成し、Ｐ型である半導体層１１１１
は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで
形成する。また、Ｎ型半導体層１７２１と１７２２‐１
は第一の導電膜である多結晶シリコン膜１５１１と第三
の絶縁膜であるシリコン酸化膜１４４０を介して重なり
を有することが好ましい。さらにＮ型半導体層１７２２
‐１は第一の導電膜である多結晶シリコン膜１５１２と
重なりをもたない程度に形成するのが好ましい。

【０１０４】その後、Ｎ型半導体層１７２２‐１をマス
クに第三の絶縁膜であるシリコン酸化膜１４４０を部分
的に除去する。続いて、第一の溝部１２１０の内壁に電
荷蓄積層となる積層絶縁膜１６２０を形成する（図１３
５及び図１５３）。ここで積層絶縁膜がＭＮＯＳ構造の
場合においては、例えばＣＶＤ法により多結晶シリコン
膜表面に４〜１０ｎｍのシリコン窒化膜と２〜５ｎｍの
シリコン酸化膜を順次堆積してもよし、ＣＶＤ法により
多結晶シリコン膜表面に４〜１０ｎｍのシリコン窒化膜
を堆積し、このシリコン窒化膜の表面を酸化することで
２〜５ｎｍのシリコン酸化膜を形成してもよい。また、
ＭＯＮＯＳ構造の場合においては例えば多結晶シリコン
膜表面にＣＶＤ法により２〜５ｎｍのシリコン酸化膜と
ＣＶＤ法により４〜８ｎｍのシリコン窒化膜と２〜５ｎ
ｍのシリコン酸化膜を順次堆積してもよいし、多結晶シ
リコン膜表面に２〜５ｎｍのシリコン酸化膜とＣＶＤ法
により４〜１０ｎｍのシリコン窒化膜を順次堆積し、さ
らにシリコン窒化膜表面を酸化することで２〜５ｎｍの
シリコン酸化膜を形成してもよいし、多結晶シリコン膜
表面を酸化することで２〜５ｎｍのシリコン酸化膜を形
成してもよいし、以上の手法を種々組み合わせてもよ
い。次いで、Ｎ型半導体層１７２２‐１上にある積層絶
縁膜１６２０を選択的に除去する。例えば、異方性エッ
チングにより第一の溝部１２１０の側壁部のみにサイド
ウオール状に積層絶縁膜１６２０を残存させる（図１３
６及び図１５４）。その後、熱処理などにより、積層絶
縁膜１６２０のトリートメント処理などを施してもよ
い。つづいて、前述と同様に第一の溝部１２１０に島状
半導体層１７２２‐２〜１７２４‐１および１１１２〜
１１１３を埋めこむ。例えば第一の溝部１２１０の底部
に位置する島状半導体層１７２２‐１より半導体層を選
択的にエピタキシャル成長させる。このとき下層よりＮ
型半導体層１７２２‐２、Ｐ型半導体層１１１２、Ｎ型
半導体層１７２３、Ｐ型半導体層１１１３、Ｎ型半導体
層１７２４−１を順次積層していく。Ｎ型半導体層１７
２２−２〜１７２４−１の濃度は先程と同様に砒素１×
１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、Ｐ
型である半導体層１１１２〜１１１３は硼素１×１０¹⁵
〜１×１０¹⁷／ｃｍ³程度のドーズで形成する。また、
Ｎ型半導体層１７２２−２と１７２３は第一の導電膜で
ある多結晶シリコン膜１５１２と積層絶縁膜１６２０を
介して重なりを有することが好ましく、同様に、Ｎ型半
導体層１７２３と１７２４−１は第一の導電膜である多
結晶シリコン膜１５１３と積層絶縁膜１６２０を介して
重なりを有することが好ましい。さらにＮ型半導体層１
７２４‐１は第一の導電膜である多結晶シリコン膜１５
１４と重なりをもたない程度に形成するのが好ましい。

【０１０５】その後、Ｎ型半導体層１７２４‐１をマス
クに積層絶縁膜１６２０を部分的に除去する。つづい
て、例えばＣＶＤ法を用いて第一の溝部１２１０の内壁
に例えば１０ｎｍ程度のゲート酸化膜となる第三の絶縁
膜としてシリコン酸化膜１４４４を形成する。ここで、
第三の絶縁膜であるシリコン酸化膜１４４４はＣＶＤ酸
化膜に限らず、熱酸化膜もしくは、窒素酸化膜でもよ
い。つづいて、島状半導体層１７２４‐１上にある第三
の絶縁膜であるシリコン酸化膜１４４４を選択的に除去
する。例えば、異方性エッチングにより第一の溝部１２
１０の側壁部のみにサイドウオール状に第三の絶縁膜で
あるシリコン酸化膜１４４４を残存させる（図１３７及
び図１５５）。その後、熱処理などにより、第三の絶縁
膜であるシリコン酸化膜１４４４のトリートメント処理
などを施す。つづいて、前述と同様に第一の溝部１２１
０に島状半導体層１７２４‐２〜１７２５および１１１
４を埋めこむ。例えば第一の溝部１２１０の底部に位置
する島状半導体層１７２４‐１より半導体層を選択的に
エピタキシャル成長させる。このとき下層よりＮ型半導
体層１７２４‐２、Ｐ型半導体層１１１４、Ｎ型半導体
層１７２５を順次積層していく（図１３８及び図１５
６）。Ｎ型半導体層１７２４−２〜１７２５の濃度は、
先程と同様に砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度
のドーズで形成し、Ｐ型である半導体層１１１４は硼素
１×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成す
る。また、Ｎ型半導体層１７２４−２と１７２５は第一
の導電膜である多結晶シリコン膜１５１４と第三の絶縁
膜であるシリコン酸化膜１４４４を介して重なりを有す
ることが好ましい。その後、例えばエッチバックもしく
はＣＭＰ法などによりＮ型半導体層１７２５を後退さ
せ、第五の絶縁膜であるシリコン酸化膜１４２５を露出
させ、Ｎ型半導体層１７２５を各々分離形成させる。そ
の後、第四の配線層を第二もしくは第三の配線層と方向
が交差するようＮ型半導体層１７２５の上部と接続す
る。さらに、公知の技術により層間絶縁膜を形成し、コ
ンタクトホールおよびメタル配線を形成する。これによ
り、積層絶縁膜で構成される電荷蓄積層に蓄積される電
荷状態によってメモリ機能を有する半導体記憶装置が実
現する。

【０１０６】この製造例では、半導体基板もしくは多結
晶シリコン膜の表面に形成される第二の絶縁膜であるシ
リコン窒化膜１３１０は、シリコン表面側からシリコン
酸化膜／シリコン窒化膜の複層膜としてもよい。また、
第一の導電膜である多結晶シリコン膜１５１１〜１５１
４および第二の導電膜である多結晶シリコン膜１５２
２、１５２３の不純物の導入は多結晶シリコン膜の成膜
時に行ってもよいし、成膜後もしくはサイドウオール形
成後に行ってもよいし、導電膜としてなれば導入時期は
制限されない。なお、この製造例では、マスクを用いる
ことなく各メモリセルの制御ゲートを一方向について連
続するように形成した。これは、島状半導体層の配置が
対称的でない場合に初めて可能である。すなわち、第二
もしくは第三の配線層方向の島状半導体層との隣接間隔
を、第四の配線層方向のそれより小さくすることによ
り、第四の配線層方向には分離され、第二もしくは第三
の配線層方向に繋がる配線層がマスクなしで自動的に得
られる。これに対して、例えば、島状半導体層の配置を
対称にした場合にはフォトリソグラフィによりレジスト
のパターンニング工程により配線層の分離を行ってもよ
い。また、複数のメモリセル部の上部と下部に選択ゲー
トを配置することでメモリセルトランジスタが過剰消去
の状態、すなわち、読み出し電圧が０Ｖであってしきい
値が負の状態になり、非選択セルでもセル電流が流れる
現象を防止することができる。

【０１０７】製造例３ この製造例で形成する半導体記憶装置は、電荷蓄積層と
してＭＩＳキャパシタとなるゲート及び選択ゲートを形
成した後、ゲート酸化膜を形成し、選択エピタキシャル
シリコン成長により柱状に島状半導体層を形成し、該島
状半導体層を半導体基板に対して電気的にフローテイン
グ状態とし、各々のメモリセルの活性領域を電気的にフ
ローテイング状態とする半導体記憶装置において、島状
半導体層の上部と下部に選択ゲート・トランジスタを配
置し、選択ゲート・トランジスタに挟まれてメモリ・ト
ランジスタを複数個、例えば２個配置し、各々メモリ・
トランジスタのゲート酸化膜は一括に形成され、各々ト
ランジスタを該島状半導体層に沿って直列に接続し、且
つ、選択ゲート・トランジスタのゲート絶縁膜厚がメモ
リ・トランジスタのゲート絶縁膜厚と等しい構造であ
る。

【０１０８】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図１５８〜図１
７１及び図１７２〜図１８５は、それぞれＤＲＡＭのメ
モリセルアレイを示す図１１のＡ−Ａ’及びＢ−Ｂ’断
面図である。公知のフォトリソグラフィ技術によりパタ
ーンニングされたレジストＲ５をマスクとして用いて
（図７３及び図９８参照）、例えば反応性イオンエッチ
ングにより第一の絶縁膜１４１０およびｐ型シリコン基
板１１００を第一の不純物層１７１０が分割されるよう
に２００〜２０００ｎｍエッチングして後に連続するゲ
ート線となる第二の配線層と交差する方向に第二の溝部
１２２０を形成する以外は、製造例２（図１２２〜図１
３３及び図１４０〜図１５１）と同様である（図１５８
〜図１６９及び図１７２〜図１８３）。その後、任意
に、第一の不純物拡散層１７１０もしくはｐ型シリコン
基板１１００表面に形成された酸化膜を、例えば希釈Ｈ
Ｆなどにより除去し、第一の溝部１２１０に島状半導体
層１７２１、１７２６、１７２７、１７２５および１１
１１、１１２０、１１１４を埋めこむ。例えば第一の溝
部１２１０の底部に位置する第一の不純物拡散層１７１
０もしくはｐ型シリコン基板１１００より半導体層を選
択的にエピタキシャル成長させる。このとき下層よりＮ
型半導体層１７２１、Ｐ型半導体層１１１１、Ｎ型半導
体層１７２６、Ｐ型半導体層１１２０、Ｎ型半導体層１
７２７、Ｐ型半導体層１１１４、Ｎ型半導体層１７２５
を順次積層する（図１７０及び図１８４）。Ｎ型半導体
層１７２１、１７２６、１７２７、１７２５の濃度は、
砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形
成し、Ｐ型である半導体層１１１１、１１２０、１１１
４は硼素１×１０¹⁵〜１×１０ ¹⁷／ｃｍ³程度のドーズ
で形成する。Ｎ型半導体層１７２１と１７２６は第一の
導電膜である多結晶シリコン膜１５１１と第三の絶縁膜
であるシリコン酸化膜１４４０を介して重なりを有する
ことが好ましく、Ｎ型半導体層１７２６は、第一の導電
膜である多結晶シリコン膜１５１２と第三の絶縁膜であ
るシリコン酸化膜１４４０を介して重なりを有すること
が好ましく、同様に、Ｎ型半導体層１７２７は第一の導
電膜である多結晶シリコン膜１５１３と第三の絶縁膜で
あるシリコン酸化膜１４４０を介して重なりを有するこ
とが好ましい。また、Ｎ型半導体層１７２７と１７２５
は第一の導電膜である多結晶シリコン膜１５１４と第三
の絶縁膜であるシリコン酸化膜１４４４を介して重なり
を有することが好ましい。

【０１０９】次いで、例えばエッチバックもしくはＣＭ
Ｐ法などによりＮ型半導体層１７２５を後退させ第五の
絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ型
半導体層１７２５を各々分離形成させる。その後、第四
の配線層を第二もしくは第三の配線層と方向が交差する
ようＮ型半導体層１７２５の上部と接続する。さらに、
公知の技術により層間絶縁膜を形成しコンタクトホール
およびメタル配線を形成する。これにより、ＭＩＳキャ
パシタで構成される電荷蓄積層に蓄積される電荷状態に
よってメモリ機能を有する半導体記憶装置が実現する。

【０１１０】この製造例では、第二の絶縁膜であるシリ
コン窒化膜１３１０のような半導体基板もしくは多結晶
シリコン膜の表面に形成される膜はシリコン表面側から
シリコン酸化膜／シリコン窒化膜の複層膜としてもよ
い。また、第一の導電膜である多結晶シリコン膜１５１
１〜１５１４および第二の導電膜である多結晶シリコン
膜１５２２，１５２３の不純物の導入は多結晶シリコン
膜の成膜時に行ってもよいし、成膜後もしくはサイドウ
オール形成後に行ってもよいし、導電膜としてなれば導
入時期は制限されない。なお、この製造例では、マスク
を用いることなく各メモリセルの制御ゲートを一方向に
ついて連続するように形成した。これは、島状半導体層
の配置が対称的でない場合に初めて可能である。すなわ
ち、第二もしくは第三の配線層方向の島状半導体層との
隣接間隔を、第四の配線層方向のそれより小さくするこ
とにより、第四の配線層方向には分離され、第二もしく
は第三の配線層方向に繋がる配線層がマスクなしで自動
的に得られる。これに対して、例えば、島状半導体層の
配置を対称にした場合には、フォトリソグラフィにより
レジストのパターンニング工程により配線層の分離を行
ってもよい。

【０１１１】製造例４ この製造例で形成する半導体記憶装置は、電荷蓄積層と
して浮遊ゲートを複数形成し、且つ、選択ゲート及び制
御ゲートを形成した後、トンネル酸化膜を形成し、選択
エピタキシャルシリコン成長により柱状に島状半導体層
を形成し、該島状半導体層を半導体基板に対して電気的
にフローテイング状態とし、各々のメモリセルの活性領
域を電気的にフローテイング状態とする半導体記憶装置
において、島状半導体層の上部と下部に選択ゲート・ト
ランジスタを配置し、選択ゲート・トランジスタに挟ま
れてメモリ・トランジスタを複数個、例えば２個配置
し、各々メモリ・トランジスタのトンネル酸化膜は一括
に形成され、各々トランジスタを該島状半導体層に沿っ
て直列に接続し、且つ、選択ゲート・トランジスタのゲ
ート絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚
より大きい構造である。

【０１１２】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図１８６〜図１
９５及び図１９６〜図２０５は、それぞれＥＥＰＲＯＭ
のメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’
断面図である。この製造例では、各段の第一の導電膜と
なる、例えば多結晶シリコン膜１５１１〜１５１４の形
成および層間絶縁膜１６１２、１６１３を介して第二の
導電膜である多結晶シリコン膜１５２２、１５２３を形
成し、第五の絶縁膜となる例えばシリコン酸化膜１４２
５を５０〜５００ｎｍ堆積し、例えばエッチバックもし
くはＣＭＰ法などにより第二の絶縁膜であるシリコン窒
化膜１３１０の上部を露出させるまでは製造例１（図７
２〜図９２及び図９７〜図１１７）と同じである（図１
８６及び図１９６）。その後、第二の絶縁膜であるシリ
コン窒化膜１３１０を、例えば等方性エッチングにより
選択的に除去し、第一の溝部１２１０を形成する。

【０１１３】つづいて、例えばＣＶＤ法を用いて第一の
溝部１２１０の内壁に、例えば２０ｎｍ程度のゲート酸
化膜となる第十三の絶縁膜としてシリコン酸化膜１４５
１を形成する（図１８７及び図１９７）。ここで、第十
三の絶縁膜であるシリコン酸化膜１４５１はＣＶＤ酸化
膜に限らず、熱酸化膜又は窒素酸化膜でもよい。次い
で、第一の不純物拡散層１７１０もしくはｐ型シリコン
基板１１００上にある第十三の絶縁膜であるシリコン酸
化膜１４５１を選択的に除去する。例えば、異方性エッ
チングにより第一の溝部１２１０の側壁部のみにサイド
ウオール状に第十三の絶縁膜であるシリコン酸化膜１４
５１を残存させる（図１８８及び図１９８）。その後、
熱処理などにより、製造例１と同様に、第十三の絶縁膜
であるシリコン酸化膜１４５１のトリートメント処理な
どを施す。続いて、必要あるならば第一の不純物拡散層
１７１０もしくはｐ型シリコン基板１１００表面に形成
された酸化膜を、例えば希釈ＨＦなどにより除去し、第
一の溝部１２１０に島状半導体層１７２１〜１７２２‐
１および１１１１を埋めこむ。例えば第一の溝部１２１
０の底部に位置する第一の不純物拡散層１７１０もしく
はｐ型シリコン基板１１００より半導体層を選択的にエ
ピタキシャル成長させる。このとき下層よりＮ型半導体
層１７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７
２２‐１を順次積層する（図１８９及び図１９９）。Ｎ
型半導体層１７２１〜１７２２‐１の濃度は砒素１×１
０¹⁸〜１×１０²¹／ｃｍ³程度のドーズで形成し、P型で
ある半導体層１１１１は硼素１×１０¹⁵〜１×１０¹⁷／
ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層１
７２１と１７２２‐１は第一の導電膜である多結晶シリ
コン膜１５１１と第十三の絶縁膜であるシリコン酸化膜
１４５１を介して重なりを有することが好ましい。さら
にＮ型半導体層１７２２‐１は第一の導電膜である多結
晶シリコン膜１５１２と重なりをもたない程度に形成す
るのが好ましい。

【０１１４】その後、Ｎ型半導体層１７２２‐１をマス
クに第十三の絶縁膜であるシリコン酸化膜１４５１を部
分的に除去する（図１９０及び図２００）。例えばＣＶ
Ｄ法を用いて第一の溝部１２１０の内壁に、例えば１０
ｎｍ程度のトンネル酸化膜となる第三の絶縁膜としてシ
リコン酸化膜１４４０を形成する（図１９１及び図２０
１）。つづいて、Ｎ型半導体層１７２２‐１上にある第
三の絶縁膜であるシリコン酸化膜１４４０を選択的に除
去する。例えば、異方性エッチングにより第一の溝部１
２１０の側壁部のみにサイドウオール状に第三の絶縁膜
であるシリコン酸化膜１４４０を残存させる（図１９２
及び図２０２）。その後、熱処理などにより、第三の絶
縁膜であるシリコン酸化膜１４４０のトリートメント処
理などを施してもよい。つづいて、前述と同様に第一の
溝部１２１０に島状半導体層１７２２‐２〜１７２４‐
１および１１１２〜１１１３を埋めこむ。例えば第一の
溝部１２１０の底部に位置する島状半導体層１７２２‐
１より半導体層を選択的にエピタキシャル成長させる。
このとき下層よりＮ型半導体層１７２２‐２、Ｐ型半導
体層１１１２、Ｎ型半導体層１７２３、Ｐ型半導体層１
１１３、Ｎ型半導体層１７２４−１を順次積層する（図
１９３及び図２０３）。Ｎ型半導体層１７２２−２〜１
７２４−１の濃度は先程と同様に砒素１×１０¹⁸〜１×
１０²¹／ｃｍ³程度のドーズで形成し、Ｐ型である半導
体層１１１２〜１１１３は硼素１×１０¹⁵〜１×１０¹⁷
／ｃｍ³程度のドーズで形成する。また、Ｎ型半導体層
１７２２−２と１７２３は第一の導電膜である多結晶シ
リコン膜１５１２と第三の絶縁膜であるシリコン酸化膜
１４４０を介して重なりを有することが好ましく、同様
に、Ｎ型半導体層１７２３と１７２４−１は第一の導電
膜である多結晶シリコン膜１５１３と第三の絶縁膜であ
るシリコン酸化膜１４４０を介して重なりを有すること
が好ましい。さらにＮ型半導体層１７２４‐１は第一の
導電膜である多結晶シリコン膜１５１４と重なりをもた
ない程度に形成するのが好ましい。

【０１１５】その後、Ｎ型半導体層１７２４‐１をマス
クに第三の絶縁膜であるシリコン酸化膜１４４０を部分
的に除去する。つづいて、例えばＣＶＤ法を用いて第一
の溝部１２１０の内壁に、例えば２０ｎｍ程度のゲート
酸化膜となる第十三の絶縁膜としてシリコン酸化膜１４
５４を形成する。ここで、第十三の絶縁膜であるシリコ
ン酸化膜１４５４はＣＶＤ酸化膜に限らず、熱酸化膜も
しくは、窒素酸化膜でもよい。次いで、島状半導体層１
７２４‐１上にある第十三の絶縁膜であるシリコン酸化
膜１４５４を選択的に除去する。例えば、異方性エッチ
ングにより第一の溝部１２１０の側壁部のみにサイドウ
オール状に第十三の絶縁膜であるシリコン酸化膜１４５
４を残存させる。その後、熱処理などにより、第十三の
絶縁膜であるシリコン酸化膜１４５４のトリートメント
処理などを施す。つづいて、前述と同様に第一の溝部１
２１０に島状半導体層１７２４‐２〜１７２５および１
１１４を埋めこむ。例えば第一の溝部１２１０の底部に
位置する島状半導体層１７２４‐１より半導体層を選択
的にエピタキシャル成長させる。このとき下層よりＮ型
半導体層１７２４‐２、Ｐ型半導体層１１１４、Ｎ型半
導体層１７２５を順次積層する（図１９４及び図２０
４）。Ｎ型半導体層１７２４−２〜１７２５の濃度は先
程と同様に砒素１×１０¹⁸〜１×１０²¹／ｃｍ³程度の
ドーズで形成し、Ｐ型である半導体層１１１４は硼素１
×１０¹⁵〜１×１０¹⁷／ｃｍ³程度のドーズで形成す
る。また、Ｎ型半導体層１７２４−２と１７２５は第一
の導電膜である多結晶シリコン膜１５１４と第十三の絶
縁膜であるシリコン酸化膜１４５４を介して重なりを有
することが好ましい。

【０１１６】その後、例えばエッチバックもしくはＣＭ
Ｐ法などによりＮ型半導体層１７２５を後退させ、第五
の絶縁膜であるシリコン酸化膜１４２５を露出させ、Ｎ
型半導体層１７２５を各々分離形成させる。続いて、第
四の配線層を第二もしくは第三の配線層と方向が交差す
るようＮ型半導体層１７２５の上部と接続する。その
後、公知の技術により層間絶縁膜を形成し、コンタクト
ホールおよびメタル配線を形成する。この製造例によっ
ても製造例１（図７２〜図９６及び図９７〜図１２１）
と同様の効果が得られる。

【０１１７】製造例５ この製造例で形成する半導体記憶装置は、酸化膜が挿入
された半導体基板、例えばＳＯＩ基板の半導体部上に電
荷蓄積層として浮遊ゲートを複数形成し、且つ、選択ゲ
ート及び制御ゲートを形成した後、トンネル酸化膜を形
成し、選択エピタキシャルシリコン成長により柱状に島
状半導体層を形成し、該島状半導体層を半導体基板に対
して電気的にフローテイング状態とし、各々のメモリセ
ルの活性領域を電気的にフローテイング状態とする半導
体記憶装置において、島状半導体層の上部と下部に選択
ゲート・トランジスタを配置し、選択ゲート・トランジ
スタに挟まれてメモリ・トランジスタを複数個、例えば
２個配置し、各々メモリ・トランジスタのトンネル酸化
膜は一括に形成され、各々トランジスタを該島状半導体
層に沿って直列に接続し、且つ、選択ゲート・トランジ
スタのゲート絶縁膜厚がメモリ・トランジスタのゲート
絶縁膜厚と等しい構造である。

【０１１８】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図２０６及び図
２０７は、それぞれＥＥＰＲＯＭのメモリセルアレイを
示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。この製
造例では、基板としてＳＯＩ基板を用いた以外は、実質
的に製造例１と同様であり(図２０６及び図２０７)、同
様の効果が得られる。さらに、第一の配線層となる不純
物拡散層１７１０の接合容量が抑制もしくは除外され
る。また、基板としてＳＯＩ基板を用いることは本発明
における全ての実施例において適応できる。 製造例６ この製造例で形成する半導体記憶装置は、電荷蓄積層と
して浮遊ゲートを複数形成し、且つ、制御ゲートを形成
した後、トンネル酸化膜を形成し、選択エピタキシャル
シリコン成長により柱状に島状半導体層を形成し、該島
状半導体層を半導体基板に対して電気的にフローテイン
グ状態とし、各々のメモリセルの活性領域を電気的にフ
ローテイング状態とする半導体記憶装置において、島状
半導体層にメモリ・トランジスタを２個配置し、各々メ
モリ・トランジスタのトンネル酸化膜は一括に形成さ
れ、各々トランジスタを該島状半導体層に沿って直列に
接続した構造である本発明の実施の形態を説明する。

【０１１９】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図２０８〜図２
２８及び図２２９〜図２４９は、それぞれＥＥＰＲＯＭ
のメモリセルアレイを示す図５のＡ−Ａ’及びＢ−Ｂ’
断面図である。この製造例では、ｐ型シリコン基板１１
００の表面に注入保護膜となる、例えば第一の絶縁膜と
してシリコン酸化膜１４１０を２〜２０ｎｍ堆積し、イ
オン注入を利用してｐ型シリコン基板１１００に第一の
不純物層１７１０の導入を行う（図２０８及び図２２
９）。例えば、０〜７°程度傾斜した方向から５〜１０
０ｋｅＶの注入エネルギー、砒素１×１０¹⁴〜１×１０
¹⁶／ｃｍ²程度のドーズが挙げられる。イオン注入に代
えて、ＣＶＤ法により砒素を含む酸化膜を堆積し、その
酸化膜からの砒素拡散を利用してもよい。また、ｐ型シ
リコン基板１１００の最表面に第一の不純物層１７１０
が導入されなくてもよい。

【０１２０】つづいて、公知のフォトリソグラフィ技術
によりパターンニングされたレジストＲ５をマスクとし
て用いて、例えば反応性イオンエッチングにより第一の
絶縁膜１４１０およびｐ型シリコン基板１１００を第一
の不純物層１７１０が分割されるように２００〜２００
０ｎｍエッチングして第二の溝部１２２０を形成する
（図２０９及び図２３０）。レジストＲ５を除去した
後、第二の溝部１２２０に第五の絶縁膜として、例えば
シリコン酸化膜１４２０を１００〜３００ｎｍ堆積し、
エッチバックにより埋めこむ（図２１０及び図２３
１）。第五の絶縁膜であるシリコン酸化膜１４２０を埋
めこむ際は、等方性エッチングを用いたエッチバックで
もよいし、異方性エッチングを用いたエッチバックでも
よいし、ＣＭＰを用いた平坦化埋めこみでもよく、種々
組み合わせてもよい。このとき第五の絶縁膜であるシリ
コン酸化膜１４２０はシリコン窒化膜でもよい。また、
第五の絶縁膜であるシリコン酸化膜１４１０は除去され
てもよいし、残存してもよい。例えば第一の絶縁膜であ
るシリコン酸化膜１４１０を除去した場合、次にｐ型シ
リコン基板１１００もしくは第一の不純物層１７１０上
に第二の絶縁膜として、例えばシリコン窒化膜１３１０
を１０００〜１００００ｎｍ形成する（図２１１及び２
３２）。次に、公知のフォトリソグラフィ技術によりパ
ターンニングされたレジストＲ６をマスクとして用い
て、例えば反応性イオンエッチングにより第二の絶縁膜
であるシリコン窒化膜１３１０をエッチングして、格子
縞状の第四の溝部１２４０を形成する（図２１２及び図
２３３）。

【０１２１】その後、格子縞状の第四の溝部１２４０に
ＣＶＤ法により第五の絶縁膜として、例えばシリコン酸
化膜１４２１を５０〜５００ｎｍ堆積する。次いで、第
四の溝部１２４０の所望の深さまで、例えば等方性エッ
チングにより第五の絶縁膜である酸化膜１４２１を埋め
込みを行い（図２１３及び２３４）、第二の絶縁膜であ
るシリコン窒化膜１３１０の表面に第四の絶縁膜とし
て、例えばシリコン酸化膜１４３１を１〜１０ｎｍ、つ
づいて、第一の導電膜となる、例えば多結晶シリコン膜
１５１１を５０〜２００ｎｍ程度堆積する（図２１４及
び図２３５）。同様に第一の導電膜である多結晶シリコ
ン膜１５１１をエッチバックし、所望の高さのサイドウ
オールを形成する（図２１５及び図２３６）。このと
き、第一の導電膜である多結晶シリコン膜１５１２は第
二の絶縁膜であるシリコン窒化膜１３１０の周囲に形成
され、第二の絶縁膜であるシリコン窒化膜１３１０の各
々の周囲に形成されている第一の導電膜である多結晶シ
リコン膜１５１１はそれぞれ分離された状態となってい
る。

【０１２２】つづいて、第一の導電膜である多結晶シリ
コン膜１５１１の表面に層間絶縁膜１６１１を形成する
（図２１６及び図２３７）。この層間絶縁膜１６１１
は、例えばＯＮＯ膜とする。ＯＮＯ膜は、製造例１と同
様に形成することができる。次いで、同様に第二の導電
膜となる、例えば多結晶シリコン膜１５２１を１５〜１
５０ｎｍ堆積し（図２１７及び図２３８）、堆積膜厚相
当エッチバックすることで、第五の絶縁膜であるシリコ
ン酸化膜１４２１上の層間絶縁膜１６１１を露出しつ
つ、第一の導電膜である多結晶シリコン膜１５１１の側
部に層間絶縁膜１６１１を介して第二の導電膜である多
結晶シリコン膜１５２１を配置させる。このとき第二の
絶縁膜であるシリコン窒化膜１３１０の周囲には第二の
導電膜である多結晶シリコン膜１５２５が残存してお
り、第二の導電膜である多結晶シリコン膜１５２１と多
結晶シリコン膜１５２５は分離されていることが好まし
い（図２１８及び図２３９）。なお、図５のＡ―Ａ’方
向について予め所定の値以下に設定しておくことによっ
て、マスク工程を用いることなく、その方向に連続する
制御ゲート線となる第三の配線層として形成される。そ
の後、第四の溝部１２４０に第五の絶縁膜として、例え
ばシリコン酸化膜１４２２を５０〜５００ｎｍ堆積す
る。

【０１２３】次いで、第四の溝部の所望の深さまで、例
えば等方性エッチングにより第五の絶縁膜である酸化膜
１４２２を埋めこみ（図２１９及び図２４０）、第五の
絶縁膜であるシリコン酸化膜１４２２をマスクに等方性
エッチングなどにより露出している第二の導電膜である
多結晶シリコン膜１５２５を除去する（図２２０及び図
２４１）。この際、第二の導電膜である多結晶シリコン
膜１５２５の膜厚程度のエッチングであれば十分であ
り、これによりプロセスばらつきが低減できる。つづい
て、第二の絶縁膜であるシリコン窒化膜１３１０と第五
の絶縁膜であるシリコン酸化膜１４２２に挟まれる部位
に残存する第二の導電膜である多結晶シリコン膜１５２
５を等方性エッチングもしくは異方性エッチングにより
除去する（図２２１及び図２４２）。その後、前記第二
の絶縁膜であるシリコン窒化膜１３１０と第五の絶縁膜
であるシリコン酸化膜１４２２に挟まれる部位に埋めこ
むよう第六の絶縁膜として、例えばシリコン酸化膜１４
８２を８〜８０ｎｍ堆積する。このとき、第六の絶縁膜
であるシリコン酸化膜１４８２の膜厚は第二の導電膜で
ある多結晶シリコン膜１５２１の堆積膜厚の約半分以上
であればよい（図２２２及び図２４３）。次いで、堆積
膜厚相当の等方性エッチングを行うことで、第二の絶縁
膜であるシリコン窒化膜１３１０の側部にある層間絶縁
膜１６１１を露出させつつ、第四の溝部１２４０に第六
の絶縁膜であるシリコン酸化膜１４８２の埋めこみを行
う（図２２３及び図２４４）。このように第二の導電膜
として多結晶シリコン膜１５２１の形成を述べたが、単
純に堆積と異方性エッチングの組み合わせでサイドウオ
ール状に形成してもよい。

【０１２４】その後、第五の絶縁膜であるシリコン酸化
膜１４２２をマスクに例えば、等方性エッチングにて層
間絶縁膜１６１１を部分的に除去する（図２２４及び図
２４５）。同様に繰り返すことで第一の導電膜となる、
例えば多結晶シリコン膜１５１２の側部に層間絶縁膜１
６１２を介して第二の導電膜となる、例えば多結晶シリ
コン膜１５２２を配置させ、さらに第二の導電膜である
多結晶シリコン膜１５２２を第五の絶縁膜となるシリコ
ン酸化膜１４２３および第六の絶縁膜となるシリコン酸
化膜１４８３で埋設する。その後、例えばエッチバック
もしくはＣＭＰ法などにより第二の絶縁膜であるシリコ
ン窒化膜１３１０の上部を露出させる（図２２５及び図
２４６）。このとき第五の絶縁膜であるシリコン酸化膜
１４２３は、例えばシリコン窒化膜でもよい。次いで、
第二の絶縁膜であるシリコン窒化膜１３１０を、例えば
等方性エッチングにより選択的に除去し、第一の溝部１
２１０を形成する。つづいて、例えばＣＶＤ法を用いて
第一の溝部１２１０の内壁に、例えば１０ｎｍ程度のト
ンネル酸化膜となる第三の絶縁膜としてシリコン酸化膜
１４４０を形成する（図２２６及び図２４７）。ここ
で、第三の絶縁膜であるシリコン酸化膜１４４０はＣＶ
Ｄ酸化膜に限らず、熱酸化膜もしくは、窒素酸化膜でも
よい。次いで、第一の不純物拡散層１７１０もしくはｐ
型シリコン基板１１００上にある第三の絶縁膜であるシ
リコン酸化膜１４４０を選択的に除去する。例えば、異
方性エッチングにより第一の溝部１２１０の側壁部のみ
にサイドウオール状に第三の絶縁膜であるシリコン酸化
膜１４４０を残存させる。その後、熱処理などにより、
製造例１と同様の方法で、第三の絶縁膜であるシリコン
酸化膜１４４０のトリートメント処理などを施す。次い
で、必要あるならば第一の不純物拡散層１７１０もしく
はｐ型シリコン基板１１００表面に形成された酸化膜
を、例えば希釈ＨＦなどにより除去し、第一の溝部１２
１０に島状半導体層１７２１〜１７２３および１１１
１、１１１２を埋めこむ。例えば第一の溝部１２１０の
底部に位置する第一の不純物拡散層１７１０もしくはｐ
型シリコン基板１１００より半導体層を選択的にエピタ
キシャル成長させる。このとき下層よりＮ型半導体層１
７２１、Ｐ型半導体層１１１１、Ｎ型半導体層１７２
２、Ｐ型半導体層１１１２、Ｎ型半導体層１７２３を順
次積層する（図２２７及び図２４８）。Ｎ型半導体層１
７２１〜１７２５の濃度は砒素１×１０¹⁸〜１×１０²¹
／ｃｍ³程度のドーズで形成し、Ｐ型である半導体層１
１１１、１１１２は硼素１×１０¹⁵〜１×１０¹⁷／ｃｍ
³程度のドーズで形成する。また、Ｎ型半導体層１７２
１と１７２２は第一の導電膜である多結晶シリコン膜１
５１１と第三の絶縁膜であるシリコン酸化膜１４４０を
介して重なりを有することが好ましく、同様に、Ｎ型半
導体層１７２２と１７２３は第一の導電膜である多結晶
シリコン膜１５１２と第三の絶縁膜であるシリコン酸化
膜１４４０を介して重なりを有することが好ましい。

【０１２５】その後、例えばエッチバックもしくはＣＭ
Ｐ法などによりN型半導体層１７２３を後退させ、第五
の絶縁膜であるシリコン酸化膜１４２３を露出させ、Ｎ
型半導体層１７２３を各々分離形成させる。次いで、第
四の配線層を第二もしくは第三の配線層と方向が交差す
るようＮ型半導体層１７２３の上部と接続する。その
後、公知の技術により層間絶縁膜を形成し、コンタクト
ホールおよびメタル配線を形成する。これにより、第一
の導電膜となる多結晶シリコン膜を浮遊ゲートとする電
荷蓄積層に蓄積される電荷状態によってメモリ機能を有
する半導体記憶装置が実現する（図２２８及び図２４
９）。

【０１２６】この製造例では第二の絶縁膜であるシリコ
ン窒化膜１３１０のような半導体基板もしくは多結晶シ
リコン膜の表面に形成される膜はシリコン表面側からシ
リコン酸化膜／シリコン窒化膜の複層膜としてもよい。
また、第一の導電膜である多結晶シリコン膜１５１１、
１５１２および第二の導電膜である多結晶シリコン膜１
５２１、１５２２の不純物の導入は、多結晶シリコン膜
の成膜時に行ってもよいし、成膜後もしくはサイドウオ
ール形成後に行ってもよいし、導電膜としてなれば導入
時期は制限されない。この製造例では、マスクを用いる
ことなく各メモリセルの制御ゲートを一方向について連
続するように形成した。これは、島状半導体層の配置が
対称的でない場合に初めて可能である。すなわち、第二
もしくは第三の配線層方向の島状半導体層との隣接間隔
を、第四の配線層方向のそれより小さくすることによ
り、第四の配線層方向には分離され、第二もしくは第三
の配線層方向に繋がる配線層がマスクなしで自動的に得
られる。これに対して、例えば、島状半導体層の配置を
対称にした場合にはフォトリソグラフィによりレジスト
のパターンニング工程により配線層の分離を行ってもよ
い。

【０１２７】製造例７ この製造例で形成する半導体記憶装置は、電荷蓄積層と
して浮遊ゲートを複数形成し、且つ、選択ゲート及び制
御ゲートを形成した後、トンネル酸化膜を形成し、選択
エピタキシャルシリコン成長により柱状に島状半導体層
を形成し、該島状半導体層を半導体基板に対して電気的
にフローテイング状態とし、各々のメモリセルの活性領
域を電気的に共通とする半導体記憶装置において、島状
半導体層の上部と下部に選択ゲート・トランジスタを配
置し、選択ゲート・トランジスタに挟まれてメモリ・ト
ランジスタを複数個、例えば２個配置し、各々メモリ・
トランジスタのトンネル酸化膜は一括に形成され、各々
トランジスタを該島状半導体層に沿って直列に接続し、
且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメ
モリ・トランジスタのゲート絶縁膜厚と等しい構造であ
る。

【０１２８】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図２５０〜図２
５２及び図２５３〜図２５５は、それぞれＥＥＰＲＯＭ
のメモリセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’
断面図である。また、図２５６〜図２５８及び図２５９
〜図２６１は、それぞれＥＥＰＲＯＭのメモリセルアレ
イを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。こ
のような半導体記憶装置は以下の製造方法により形成す
ることができる。この製造例では、第一の導電膜である
多結晶シリコン膜１５１２の側部に層間絶縁膜１６１２
を介して第ニの導電膜である多結晶シリコン膜１５２２
を配置させるまでは製造例１（図７２〜図９０及び図９
７〜図１１５）と同様に行う。ただし、第四の溝部１２
４０に第五の絶縁膜であるシリコン酸化膜１４２３を埋
めこむ際に、第二の導電膜である多結晶シリコン膜１５
２２上に第五の絶縁膜であるシリコン酸化膜１４２３を
２０〜４０ｎｍ程度の厚さに制御するか、あるいは第二
の導電膜である多結晶シリコン膜１５２２を露出し、２
０〜４０ｎｍ程度の厚さの熱酸化膜を形成する（図２５
０及び図２５３）。このときメモリセルの浮遊ゲートで
ある第一の導電膜である多結晶シリコン膜１５１２と１
５１３の間隔を２０〜３０とする（図２５１及び図２５
４）ことにより、後の工程で第一の溝部１２１０に形成
する島状半導体層１７２１〜１７２５の内、メモリセル
の間に形成される不純物拡散層１７２３を形成する必要
がなくなる（図２５２及び図２５５）。

【０１２９】また、別の製造例として、第一の導電膜で
ある多結晶シリコン膜１５１１形成するまでは製造例１
（図７２〜図７９及び図９７〜図１０４）と同様に行
う。ただし、選択ゲートとメモリセル間については第四
の溝部１２４０に第五の絶縁膜であるシリコン酸化膜１
４２２を埋めこむ際に、第一の導電膜である多結晶シリ
コン膜１５２１上に第五の絶縁膜であるシリコン酸化膜
１４２２を２０〜４０ｎｍ程度の厚さに制御するか、あ
るいは第二の導電膜である多結晶シリコン膜１５２１を
露出し、２０〜４０ｎｍ程度の厚さの熱酸化膜を形成す
る（図図２５６及び図２５９）。また、メモリセルとメ
モリセル間については前述と同様に第四の溝部１２４０
に第五の絶縁膜であるシリコン酸化膜１４２３を埋めこ
む際に、第二の導電膜である多結晶シリコン膜１５２２
上に第五の絶縁膜であるシリコン酸化膜１４２３を２０
〜４０ｎｍ程度の厚さに制御するか、あるいは第二の導
電膜である多結晶シリコン膜１５２２を露出し、２０〜
４０ｎｍ程度の厚さの熱酸化膜を形成する（図２５７及
び図２６０）。このときメモリセルの浮遊ゲートである
第一の導電膜である多結晶シリコン膜１５１２と１５１
３の間隔を２０〜３０ｎｍとすることにより、後の工程
で第一の溝部１２１０に形成する島状半導体層１７２１
〜１７２５の内、選択ゲートおよびメモリセル間に形成
される不純物拡散層１７２２、１７２３、１７２４を形
成する必要がなくなる（図２５８及び図２６１）。

【０１３０】製造例８ この製造例で形成する半導体記憶装置は、電荷蓄積層と
して浮遊ゲートを複数形成し、且つ、選択ゲート及び制
御ゲートを形成した後、トンネル酸化膜を形成し、選択
エピタキシャルシリコン成長により柱状に島状半導体層
を形成し、該島状半導体層を半導体基板に対して電気的
にフローテイング状態とし、各々のメモリセルの活性領
域を電気的に共通とする半導体記憶装置において、島状
半導体層の上部と下部に選択ゲート・トランジスタを配
置し、選択ゲート・トランジスタに挟まれてメモリ・ト
ランジスタを複数個、例えば２個配置し、各々メモリ・
トランジスタのトンネル酸化膜は一括に形成され、各々
トランジスタを該島状半導体層に沿って直列に接続し、
且つ、選択ゲート・トランジスタのゲート絶縁膜厚がメ
モリ・トランジスタのゲート絶縁膜厚と等しい構造であ
り、各々のメモリ・トランジスタの活性領域に電位を伝
達すべく各々のトランジスタの間に伝達ゲートを配置す
る。このような半導体記憶装置は以下の製造方法により
形成することができる。なお、図２６２及び図２６３
は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図
１のＡ−Ａ’及びＢ−Ｂ’断面図である。

【０１３１】この製造例では、第二の導電膜である多結
晶シリコン膜１５２１、１５２２、１５２３、１５２４
を形成させた後、第三の導電膜である多結晶シリコン膜
１５３０によるゲート電極の形成を行う工程が追加され
たこと以外は製造例１と同様に行う。つまり、第二の導
電膜である多結晶シリコン膜１５２１、１５２２、１５
２３、１５２４を形成させた後、第一の導電膜である多
結晶シリコン膜１５２１と１５２２の間の島状半導体層
１１１０が露出し得る程度に第五の絶縁膜であるシリコ
ン酸化膜１４２４〜１４２２、層間絶縁膜１６１２、１
６１３を等方性エッチングにより除去する。その後、例
えば熱酸化膜法を用いて第二十一の絶縁膜である酸化膜
１４００を選択ゲートおよびメモリセル間の島状半導体
層１１１０表面および第一、第二の導電膜である多結晶
シリコン膜１５１１、１５１２、１５１３、１５１４、
１５２１、１５２２、１５２３、１５２４の露出部に形
成した後、第三の導電膜である多結晶シリコン膜１５３
０を全面に堆積する。続いて、第二の導電膜である多結
晶シリコン膜１５２３と１５２４のスペース部が露出し
無い程度に第三の導電膜である多結晶シリコン膜１５３
０を異方性エッチングによりエッチバックを行う。さら
に、製造例１と同様の方法により、半導体記憶装置を完
成する（図２６２及び図２６３）。

【０１３２】製造例９ この製造例では、第一の配線層の方向と第四の配線層の
方向が平行である構造を得るための具体的な製造例を示
す。なお、図２６４〜図２６６及び図２６７〜図２６９
は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図
１のＡ−Ａ’及びＢ−Ｂ’断面図である。この製造例で
は、公知のフォトリソグラフィ技術によりパターンニン
グされたレジスト Ｒ５をマスクとして用いて（図７３
及び図９８参照）、例えば反応性イオンエッチングによ
り第一の絶縁膜１４１０およびｐ型シリコン基板１１０
０を第一の不純物層１７１０が分割されるように２００
〜２０００ｎｍエッチングして、後に連続するゲート線
となる第二の配線層と交差する方向に第二の溝部１２２
０を形成すること以外は、製造例と同じである（図２６
４〜図２６６及び図２６７〜図２６９）。これにより、
第一の配線層と第四の配線層が平行である第一の導電膜
となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層
に蓄積される電荷状態によってメモリ機能を有する半導
体記憶装置が実現する。

【０１３３】この製造例では、第二の絶縁膜であるシリ
コン窒化膜１３１０のような半導体基板もしくは多結晶
シリコン膜の表面に形成される膜はシリコン表面側から
シリコン酸化膜／シリコン窒化膜の複層膜としても構わ
ない。また、第一の導電膜である多結晶シリコン膜１５
１１〜１５１４および第二の導電膜である多結晶シリコ
ン膜１５２２、１５２３の不純物の導入は多結晶シリコ
ン膜の成膜時に行ってもよいし、成膜後もしくはサイド
ウオール形成後に行ってもよいし、導電膜としてなれば
導入時期は制限されない。なお、この製造例では、マス
クを用いることなく各メモリセルの制御ゲートを一方向
について連続するように形成した。これは、島状半導体
層の配置が対称的でない場合に初めて可能である。すな
わち、第二もしくは第三の配線層方向の島状半導体層と
の隣接間隔を、第四の配線層方向のそれより小さくする
ことにより、第四の配線層方向には分離され、第二もし
くは第三の配線層方向に繋がる配線層がマスクなしで自
動的に得られる。これに対して、例えば、島状半導体層
の配置を対称にした場合にはフォトリソグラフィにより
レジストのパターンニング工程により配線層の分離を行
ってもよい。また、複数のメモリセル部の上部と下部に
選択ゲートを配置することでメモリセルトランジスタが
過剰消去の状態、すなわち、読み出し電圧が０Ｖであっ
てしきい値が負の状態になり、非選択セルでもセル電流
が流れる現象を防止することができる。

【０１３４】製造例１０ この製造例では、第一の配線層がメモリアレイに対し電
気的に共通である構造を得るための具体的な製造例を示
す。なお、図２７０〜図２７１及び図２７２〜図２７３
は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図
１のＡ−Ａ’及びＢ−Ｂ’断面図である。この製造例で
は、半導体基板１１００に第二の溝部１２２０を形成せ
ず、製造例１から、これに関わる工程を省略したのと同
じである。これにより、少なくともアレイ内の第一の配
線層が分割されずに共通となり、第一の導電膜となる多
結晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積さ
れる電荷状態によってメモリ機能を有する半導体記憶装
置が実現する（図２７０〜図２７１及び図２７２〜図２
７３）。

【０１３５】製造例１１ この製造例では、電荷蓄積層として浮遊ゲートを形成し
た後に島状半導体層を形成する手法において、浮遊ゲー
トが矩形に形成してある構造を得るための具体的な製造
例を示す。なお、図２７４〜図２７９及び図２８０〜図
２８５は、それぞれＥＥＰＲＯＭのメモリセルアレイを
示す図１のＡ−Ａ’及びＢ−Ｂ’断面図である。この製
造例では、第一の導電膜となる多結晶シリコン膜１５１
１〜１５１４を形成する際、第二の絶縁膜であるシリコ
ン窒化膜１３１０に被覆される第一の多結晶シリコン膜
１５１２を異方性エッチによりサイドウオールとした
後、第八の絶縁膜であるシリコン酸化膜１４６２を第一
の導電膜である多結晶シリコン膜１５１２の間に所望の
深さ埋め込み、第八の絶縁膜であるシリコン酸化膜１４
６２をマスクに第一の導電膜である多結晶シリコン膜１
５１２を等方性もしくは異方性エッチにより部分的に除
去する（図２７４〜図２７７及び図２８０〜図２８
３）。次に、第八の絶縁膜であるシリコン酸化膜１４６
２を除去し第一の導電膜である多結晶シリコン膜１５１
２を矩形状に形成する。同様に第二の導電膜である多結
晶シリコン膜１５２２も同様に行ってもよい。また、選
択ゲートである第一の多結晶シリコン膜１５１１および
１５１４についても同様に形成してもよい（図２７８〜
図２７９及び図２８４〜図２８５）。

【０１３６】製造例１２ この製造例では、電荷蓄積層として浮遊ゲートを形成し
た後に島状半導体層を形成する手法において、浮遊ゲー
トの側面及び上面を層間絶縁膜を介して制御ゲートが被
覆される構造を得るための具体的な製造例を示す。な
お、図２８６〜図２８９及び図２９０〜図２９３は、そ
れぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ
−Ａ’及びＢ−Ｂ’断面図である。この製造例では、第
二の導電膜となる、例えば多結晶シリコン膜１５２２を
１５〜１５０ｎｍ堆積するまでは、製造例１と同じであ
る。その後、堆積膜厚相当エッチバックすることで、第
五の絶縁膜であるシリコン酸化膜１４２２上の層間絶縁
膜１６１２を露出しつつ、第一の導電膜である多結晶シ
リコン膜１５１２の側部に層間絶縁膜１６１２を介して
第二の導電膜である多結晶シリコン膜１５２２を配置さ
せる。このとき第二の絶縁膜であるシリコン窒化膜１３
１０の周囲には第二の導電膜である多結晶シリコン膜１
５２２が残存している（図２８６及び図２９０）。次い
で、第四の溝部１２４０に第五の絶縁膜として、例えば
シリコン酸化膜１４２３を５０〜５００ｎｍ堆積する。
その後、第四の溝部の所望の深さまで例えば等方性エッ
チングにより第五の絶縁膜である酸化膜１４２３を埋め
こみ（図２８７及び図２９１）、第五の絶縁膜であるシ
リコン酸化膜１４２３をマスクに等方性エッチングもし
くは異方性エッチングなどにより露出している第二の導
電膜である多結晶シリコン膜１５２２を除去する（図２
８８及び図２９２）。この際、第二の導電膜である多結
晶シリコン膜１５２２の膜厚程度のエッチングであれば
十分であり、これによりプロセスばらつきが低減でき
る。続いて、第二の絶縁膜であるシリコン窒化膜１３１
０と第五の絶縁膜であるシリコン酸化膜１４２３に挟ま
れる部位に第二の導電膜である多結晶シリコン膜１５２
２が残存するようにする（図２８９及び図２９３）。こ
れにより第一の導電膜である多結晶シリコン膜１５１２
は層間容量膜１６１２を介して第二の導電膜である多結
晶シリコン膜１５２２と接する面積が増大し、カップリ
ングレシオが向上する。

【０１３７】製造例１３ 電荷蓄積層として浮遊ゲートを形成した後に島状半導体
層を形成する手法において、これらトランジスタのゲー
トの垂直な方向の長さが異なる具体的な製造例を示す。
なお、図２９４〜図２９５及び図２９６〜図２９７は、
それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１の
Ａ−Ａ’及びＢ−Ｂ’断面図である。この製造例では、
メモリセルのゲートもしくは選択ゲートとなる第一の導
電膜である多結晶シリコン膜１５１１〜１５１４の半導
体基板１１００に対して垂直な方向の長さは、図２９４
及び図２９６に示すように多結晶シリコン膜１５１１、
１５１４の選択ゲート長が異なってもよい。また、図２
９５及び図２９７に示すように、第一の導電膜である多
結晶シリコン膜１５１２、１５１３のメモリセルのゲー
ト長が異なっても、第一の導電膜である多結晶シリコン
膜１５１１〜１５１４の垂直な方向の長さが同じ長さで
なくてもよい。

【０１３８】製造例１４ 電荷蓄積層として浮遊ゲートを形成した後に島状半導体
層を形成する手法において、これらトランジスタの活性
化領域の垂直な方向の長さが異なる具体的な製造例を示
す。なお、図２９８及び図２９９は、それぞれＥＥＰＲ
ＯＭのメモリセルアレイを示す図１のＡ−Ａ’及びＢ−
Ｂ’断面図である。この製造例では、メモリセルのチャ
ネル部もしくは選択トランジスタのチャネル部となる半
導体層１１１１〜１１１４の半導体基板１１００に対し
て垂直な方向の長さは、図２９８及び図２９９に示すよ
うに、半導体層１１１１、１１１４の選択トランジスタ
のチャネル長が異なっても、半導体層１１１２、１１１
３のメモリセルのチャネル長が異なってもよい。

【０１３９】製造例１５ 電荷蓄積層として浮遊ゲートを形成した後に島状半導体
層を形成する手法において、第四の配線層１８４０と接
続される半導体層１１１０の上端部に位置する不純物拡
散層１７２5の高さを大きく配置する場合の具体的な製
造例を示す。なお、図３００及び図３０１は、それぞれ
ＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ−Ａ’
及びＢ−Ｂ’断面図である。この製造例では、第四の配
線層１８４０と接続される半導体層１７２５の高さは大
きくてもよい（図３００及び図３０１）。このとき、第
五の絶縁膜であるシリコン酸化膜１４２５の膜厚を厚く
設定でき第一の導電膜である多結晶シリコン膜１５１４
と第四の配線層１８４０との絶縁性が向上する。あるい
は不純物拡散層１７２５を露出させる際、露出面積を大
きく設定できるため、不純物拡散層１７２５と第四の配
線層１８４０との接続性能が向上する。

【０１４０】製造例１６ 電荷蓄積層として浮遊ゲートを形成した後に島状半導体
層を形成する手法において、半導体層１１１０の上端部
に位置する不純物拡散層１７２５を加工することにより
第四の配線層１８４０を形成する具体的な製造例を示
す。なお、図３０２〜図３０３及び図３０４〜図３０５
は、それぞれＥＥＰＲＯＭのメモリセルアレイを示す図
１のＡ−Ａ’及びＢ−Ｂ’断面図である。この製造例で
は、第四の配線層として半導体層１７２５を公知のフォ
トリソグラフィ技術によりパターンニングされたレジス
トＲ８をマスクとして用いて（図３０２及び図３０
４）、反応性イオンエッチングにより加工して、第二の
配線層もしくは第三の配線層の方向と交差するように第
四の配線層を形成する（図３０３及び図３０４）。

【０１４１】製造例１７ 電荷蓄積層として浮遊ゲートを形成した後に形成した島
状半導体層の形状について具体的な製造例を示す。な
お、図３０６〜図３０７及び図３０８〜図３０９は、そ
れぞれＥＥＰＲＯＭのメモリセルアレイを示す図１のＡ
−Ａ’及びＢ−Ｂ’断面図である。この製造例では、反
応性イオンエッチングにより第一の溝部１２１０を形成
する際、第二の絶縁膜であるシリコン窒化膜１３１０の
上端部と下端部の外形が異なった場合には、図３０６及
び図３０８に示すようになる。また、第二の絶縁膜であ
るシリコン窒化膜１３１０の上端部と下端部の水平方向
の位置がずれた場合には、図３０７及び図３０９に示す
ようになる。例えば、上面からの第二の絶縁膜であるシ
リコン窒化膜１３１０の形が円形を呈している場合、前
者は円錐形を呈しており、後者は斜め円柱を呈している
構造となる。なお、半導体基板１１００に対して垂直な
方向に直列にメモリセルを配置できる構造であるならば
第二の絶縁膜であるシリコン窒化膜１３１０の形状は特
に限定されない。

【０１４２】製造例１８ 電荷蓄積層として浮遊ゲートを形成した後に島状半導体
層を形成する際の半導体層１１１０の底部の形状につい
て具体的な製造例を示す。なお、図３１０〜図３１３及
び図３１４〜図３１７は、それぞれＥＥＰＲＯＭのメモ
リセルアレイを示す図１のＡ−Ａ’及びＢ−Ｂ’断面図
である。この製造例では、格子縞状の第一の溝部１２１
０の底部形状は、図３１０及び図３１４、図３１１及び
図３１５に示すように、直線状の傾斜構造を呈してもよ
い。また、格子縞状の第一の溝部１２１０の底部形状
は、図３１２及び図３１６、図３１３及び図３１７に示
すように、丸みを帯びた傾斜構造を呈してもよい。ここ
で、第一の導電膜となる多結晶シリコン膜１５１１の下
端部が第一の溝部１２１０の底部の傾斜部に差しかかっ
ても差しかからなくてもよい。

【０１４３】製造例１９ 電荷蓄積層として浮遊ゲートを形成した後に島状半導体
層を形成する手法において、下地段差部に堆積される多
結晶シリコン膜の形状について具体的な製造例を示す。
なお、図３１８〜図３２３及び図３２４〜図３２９は、
それぞれＥＥＰＲＯＭのメモリセルアレイを示す図１の
Ａ−Ａ’及びＢ−Ｂ’断面図である。第二の絶縁膜であ
るシリコン窒化膜１３１０に被覆される第一の多結晶シ
リコン膜１５１１〜１５１４、第二の多結晶シリコン膜
１５２１〜１５２４は、図３１８〜図３２３及び図３２
４〜図３２９に示すように、第一の溝部１２１０の底部
形状に沿って均一に堆積された構造を呈してもよい。ま
た、製造制１のように、底部形状によっては部分的に不
均一に堆積された構造を呈してもよい。

【０１４４】製造例２０ 各々のトランジスタの選択ゲートおよび浮遊ゲートを一
括で形成する手法において、第一、第二及び第三の配線
層と周辺回路との電気的接続を実現する端子の具体的な
製造例を示す。なお、図３３０〜図３３５は、それぞれ
ＥＥＰＲＯＭのメモリセルアレイを示す図８及び図９の
Ｈ−Ｈ’線断面図、Ｉ１−Ｉ１’線断面図、Ｉ２−Ｉ
２’線断面図、Ｉ３―Ｉ３’線断面図、Ｉ４―Ｉ４’線
断面図、Ｉ５―Ｉ５’線断面図である。また、図３３６
〜図３４１も同様である。これらは埋設された配線層に
外部から電圧を印加するために、例えば半導体装置上面
に配置された端子と埋設されたとが電気的に結合する部
位１９２１、１９３２、１９３３、１９３４、１９１０
がそれぞれ確認できる位置での断面図を示している。こ
の製造例では、配線層引き出し部における埋設される各
々の第一及び第二、第三の配線層を図３３０〜図３３５
に示すように、階段状に配置し、各々の配線層の端部か
ら所望の配線層以外の配線層と交わらないように第一及
び第二、第三のコンタクト１９２１、１９３２、１９３
３、１９３４、１９１０を形成することで、第一及び第
二、第三の配線層を半導体装置上面へ引き出す。なお、
第一及び第二、第三のコンタクト１９２１、１９３２、
１９３３、１９３４、１９１０を形成せず、例えば導電
膜を半導体装置上面へ引き出すような配置を行うことに
より同様の効果を得るようにしてもよい。また、配線層
引き出し部における埋設される各々の第一及び第二、第
三の配線層を、図３３６〜図３４１のように配置し、第
一及び第二、第三のコンタクト１９２１、１９３２、１
９３３、１９３４、１９１０を開口した後、第二十三の
絶縁膜として、例えばシリコン酸化膜１４９９を１０〜
１００ｎｍ堆積し、つづいて堆積膜厚分程度エッチバッ
クし、配線層引き出し部に形成したコンタクトの内壁に
第二十三の絶縁膜であるシリコン酸化膜１４９９のサイ
ドウオールを形成し、その後メタルあるいは導電膜をコ
ンタクト部に埋め込むことにより、第一の配線層及び第
二、第三の各配線層を半導体装置上面へ引き出してもよ
い（図３３６〜図３４１）。この際、第二十三の絶縁膜
はシリコン酸化膜に限らずシリコン窒化膜でもよく、絶
縁膜であれば限定しない。また、配線層を引き出すため
のコンタクトは、図３３９〜図３４１に示すように、隣
接するＡ―Ａ’方向に連続するメモリセルの配線層引き
出し部に共通して形成してもよいし、図３３０〜図３３
５に示すように、各々の配線層引き出し部に形成しても
よい。以上のような第一の配線層及び第二、第三の配線
層を半導体上面へ引き出す方法は、本発明における全て
の実施例において適応できる。

【０１４５】製造例２１ ＤＲＡＭを構成するトランジスタとキャパシタの配置の
一例として、島状半導体層１１１０の上部から、トラン
ジスタ、キャパシタ、トランジスタ、キャパシタの順で配
置した場合において、具体的な製造例を示す。なお、図
３４２及び図３４３は、それぞれＥＥＰＲＯＭのメモリ
セルアレイを示す図１１のＡ−Ａ’及びＢ−Ｂ’断面図
である。この製造例では、不純物拡散層１７１０を形成
せず、かつ該不純物拡散層の分離工程を導入しないこと
以外は、製造例３に準じ、図３４２及び図３４３のよう
な構造とする。これにより島状半導体層１１１０に形成
する複数のキャパシタをトランジスタで分離できる。ま
た、不純物拡散層１７１０を配線層として用いないこと
により、配線容量が小さくなる。なお、電荷蓄積層を複
数形成した後、選択エピタキシャルシリコン成長により
柱状に島状半導体層１１１０を形成する上記製造例は、
種々組み合わせて用いてもよい。

【０１４６】

【発明の効果】本発明の半導体記憶装置の製造方法によ
れば、島状半導体層の垂直方向における基板のバックバ
イアス効果の回避又はばらつきを防止することが可能と
なり、ビットラインとソースライン間に直列に接続する
メモリセルを複数形成することが可能となる半導体記憶
装置を効率よく製造することができる。これにより、基
板からのバックバイアス効果に起因する読み出し時にお
ける各メモリセルの閾値の低下によるメモリセルの特性
のばらつきの発生を防止した、高性能なデバイスを作成
することが可能となる。

【０１４７】また、デバイス性能を決定する方向である
垂直方向は最小加工寸法に依存することなく、より微細
化を図ることが可能となる。さらに、大容量化が可能と
なる。例えば、メモリトランジスタを備える半導体基板
円柱の直径を最小加工寸法で形成し、互いの半導体基板
柱とのスペース幅の最短距離を最小加工寸法で構成した
場合、半導体基板円柱当りのメモリトランジスタの段数
が２段であれば、従来の２倍の容量が得られる。つま
り、半導体基板円柱当りのメモリトランジスタ段数倍の
大容量化が行える。一般的に段数が多ければ多いほど大
容量化が実現する。これによりビット当りのセル面積が
縮小し、チップの縮小化及び低コスト化が図れる。しか
も、デバイス性能を決定する方向である垂直方向は最小
加工寸法に依存せず、デバイスの性能を維持することが
できる。

【０１４８】さらに、各メモリセルは、島状半導体層を
取り囲むように配置するため、駆動電流の向上及びＳ値
の増大が実現したデバイスを製造することができる。ま
た、円形のパターンを用いて半導体基板を柱状に加工し
た後、該半導体基板側面を犠牲酸化することで、基板表
面のダメージ、欠陥及び凹凸を取り除くことで、良好な
活性領域面として用いることができる。この際、酸化膜
厚を制御することで柱の直径を操作することが可能とな
り、トンネル酸化膜の表面積と浮遊ゲートと制御ゲート
の層間容量膜の表面積できまる浮遊ゲートと制御ゲート
間の容量の増大が容易に行える。さらに、円形のパター
ンを用いることで、活性領域面に局所的な電界集中の発
生が回避でき、電気的制御が容易に行える。さらに、柱
状の半導体基板にトランジスタのゲート電極を取り囲む
ように配置することで駆動電流の向上及びＳ値の増大が
実現する。各メモリセルの活性領域を基板に対してフロ
ーテイング状態となるように不純物拡散層を形成するこ
とで基板からのバックバイアス効果が無くなり読み出し
時における各メモリセルの閾値の低下によるメモリセル
の特性のばらつきが発生しなくなる。

【０１４９】また、トンネル酸化膜及び浮遊ゲート堆積
後、浮遊ゲート側壁に絶縁膜のサイドウォールを垂直方
向に複数形成することで、浮遊ゲートの加工が一括で行
える。つまり、トンネル酸化膜は各々のメモリセルに対
して同質のものが得られる。これらの手法を用いること
により、メモリセルの特性ばらつきが抑制され、デバイ
スの性能のばらつきが抑制され、制御が容易となり低コ
スト化実現する。

【図面の簡単な説明】

【図１】 本発明の半導体記憶装置において電荷蓄積層
として浮遊ゲートを有するＥＥＰＲＯＭのメモリセルア
レイを示す平面図である。

【図２】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭの別のメモリセルアレイを示す平面図である。

【図３】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。

【図４】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。

【図５】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。

【図６】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。

【図７】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。

【図８】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。

【図９】 電荷蓄積層として浮遊ゲートを有するＥＥＰ
ＲＯＭのさらに別のメモリセルアレイを示す平面図であ
る。

【図１０】 電荷蓄積層として積層絶縁膜を有するＭＯ
ＮＯＳ構造であるメモリセルアレイを示す平面図であ
る。

【図１１】 電荷蓄積層としてＭＩＳキャパシタを有す
るＤＲＡＭ構造であるメモリセルアレイを示す平面図で
ある。

【図１２】 電荷蓄積層として積層絶縁膜を有するＭＯ
ＮＯＳ構造であるメモリセルアレイを示す平面図であ
る。

【図１３】 本発明の半導体記憶装置において電荷蓄積
層として浮遊ゲートを有する半導体記憶装置の図１にお
けるＡ−Ａ’断面図に対応する断面図である。

【図１４】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ’断面図に対応する断
面図である。

【図１５】 電荷蓄積層として浮遊ゲートを有する別の
半導体記憶装置の図１におけるＡ−Ａ’断面図に対応す
る断面図である。

【図１６】 電荷蓄積層として浮遊ゲートを有する別の
半導体記憶装置の図１におけるＢ−Ｂ’断面図に対応す
る断面図である。

【図１７】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図１８】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図１９】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図２０】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図２１】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図２２】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図２３】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図２４】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図２５】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図２６】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図２７】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図２８】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図２９】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図３０】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図３１】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図３２】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図３３】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図３４】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図３５】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＡ−Ａ’断面図に
対応する断面図である。

【図３６】 電荷蓄積層として浮遊ゲートを有するさら
に別の半導体記憶装置の図１におけるＢ−Ｂ’断面図に
対応する断面図である。

【図３７】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図１０におけるＡ−Ａ’断面図に対応する
断面図である。

【図３８】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図１０におけるＢ−Ｂ’断面図に対応する
断面図である。

【図３９】 電荷蓄積層として積層絶縁膜を有する別の
半導体記憶装置の図１０におけるＡ−Ａ’断面図に対応
する断面図である。

【図４０】 電荷蓄積層として積層絶縁膜を有する別の
半導体記憶装置の図１０におけるＢ−Ｂ’断面図に対応
する断面図である。

【図４１】 電荷蓄積層として積層絶縁膜を有するさら
に別の半導体記憶装置の図１０におけるＡ−Ａ’断面図
に対応する断面図である。

【図４２】 電荷蓄積層として積層絶縁膜を有するさら
に別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図
に対応する断面図である。

【図４３】 電荷蓄積層として積層絶縁膜を有するさら
に別の半導体記憶装置の図１０におけるＡ−Ａ’断面図
に対応する断面図である。

【図４４】 電荷蓄積層として積層絶縁膜を有するさら
に別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図
に対応する断面図である。

【図４５】 電荷蓄積層として積層絶縁膜を有するさら
に別の半導体記憶装置の図１０におけるＡ−Ａ’断面図
に対応する断面図である。

【図４６】 電荷蓄積層として積層絶縁膜を有するさら
に別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図
に対応する断面図である。

【図４７】 電荷蓄積層として積層絶縁膜を有するさら
に別の半導体記憶装置の図１０におけるＡ−Ａ’断面図
に対応する断面図である。

【図４８】 電荷蓄積層として積層絶縁膜を有するさら
に別の半導体記憶装置の図１０におけるＢ−Ｂ’断面図
に対応する断面図である。

【図４９】 電荷蓄積層としてＭＩＳキャパシタを有す
る半導体記憶装置の図１１におけるＡ−Ａ’断面図に対
応する断面図である。

【図５０】 電荷蓄積層としてＭＩＳキャパシタを有す
る半導体記憶装置の図１１におけるＢ−Ｂ’断面図に対
応する断面図である。

【図５１】 電荷蓄積層としてＭＩＳキャパシタを有す
る別の半導体記憶装置の図１１におけるＡ−Ａ’断面図
に対応する断面図である。

【図５２】 電荷蓄積層としてＭＩＳキャパシタを有す
る別の半導体記憶装置の図１１におけるＢ−Ｂ’断面図
に対応する断面図である。

【図５３】 電荷蓄積層としてＭＩＳキャパシタを有す
るさらに別の半導体記憶装置の図１１におけるＡ−Ａ’
断面図に対応する断面図である。

【図５４】 電荷蓄積層としてＭＩＳキャパシタを有す
るさらに別の半導体記憶装置の図１１におけるＢ−Ｂ’
断面図に対応する断面図である。

【図５５】 電荷蓄積層としてＭＩＳトランジスタを有
する半導体記憶装置の図１２におけるJ1−J1′断面図に
対応する断面図である。

【図５６】 電荷蓄積層としてＭＩＳトランジスタを有
する半導体記憶装置の図１２におけるJ２−J２′断面図
に対応する断面図である。

【図５７】 電荷蓄積層としてＭＩＳトランジスタを有
する別の半導体記憶装置の図１２におけるK1−K1′断面
図に対応する断面図である。

【図５８】 電荷蓄積層としてＭＩＳトランジスタを有
する別の半導体記憶装置の図１２におけるK２−K２′断
面図に対応する断面図である。

【図５９】 本発明の半導体記憶装置の等価回路図であ
る。

【図６０】 本発明の半導体記憶装置の別の等価回路図
である。

【図６１】 本発明の半導体記憶装置のさらに別の等価
回路図である。

【図６２】 本発明のＭＯＮＯＳ構造のメモリセルアレ
イを有する半導体記憶装置のさらに別の等価回路図であ
る。

【図６３】 本発明のＭＯＮＯＳ構造のメモリセルアレ
イを有する半導体記憶装置のさらに別の等価回路図であ
る。

【図６４】 本発明のＤＲＡＭ構造のメモリセルアレイ
を有する半導体記憶装置のさらに別の等価回路図であ
る。

【図６５】 本発明のＤＲＡＭ構造のメモリセルアレイ
を有する半導体記憶装置のさらに別の等価回路図であ
る。

【図６６】 本発明のＤＲＡＭ構造のメモリセルアレイ
を有する半導体記憶装置のさらに別の等価回路図であ
る。

【図６７】 本発明のＤＲＡＭ構造のメモリセルアレイ
を有する半導体記憶装置のさらに別の等価回路図であ
る。

【図６８】 本発明の半導体記憶装置のさらに別の等価
回路図である。

【図６９】 本発明の半導体記憶装置のさらに別の等価
回路図である。

【図７０】 本発明のＳＲＡＭ構造のメモリセルアレイ
を有する半導体記憶装置のさらに別の等価回路図であ
る。

【図７１】 本発明のＳＲＡＭ構造のメモリセルアレイ
を有する半導体記憶装置のさらに別の等価回路図であ
る。

【図７２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図７９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図８９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図９０】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図９１】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図９２】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図９３】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図９４】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図９５】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図９６】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＡ−Ａ’線）工程図である。

【図９７】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９８】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図９９】 本発明の半導体記憶装置の製造例1を示す
断面（図１のＢ−Ｂ’線）工程図である。

【図１００】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０１】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０２】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０３】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０４】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０５】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０６】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０７】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０８】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１０９】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１０】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１１】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１２】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１３】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１４】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１５】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１６】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１７】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１８】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１１９】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１２０】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１２１】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１２２】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１２３】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１２４】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１２５】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１２６】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１２７】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１２８】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１２９】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３０】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３１】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３２】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３３】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３４】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３５】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３６】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３７】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３８】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１３９】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＡ−Ａ’線）工程図である。

【図１４０】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４１】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４２】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４３】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４４】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４５】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４６】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４７】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４８】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１４９】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５０】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５１】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５２】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５３】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５４】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５５】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５６】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５７】 本発明の半導体記憶装置の製造例２を示
す断面（図１０のＢ−Ｂ’線）工程図である。

【図１５８】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１５９】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６０】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６１】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６２】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６３】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６４】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６５】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６６】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６７】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６８】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１６９】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１７０】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１７１】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＡ−Ａ’線）工程図である。

【図１７２】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１７３】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１７４】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１７５】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１７６】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１７７】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１７８】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１７９】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１８０】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１８１】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１８２】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１８３】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１８４】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１８５】 本発明の半導体記憶装置の製造例３を示
す断面（図１１のＢ−Ｂ’線）工程図である。

【図１８６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１８７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１８８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１８９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１９０】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１９１】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１９２】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１９３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１９４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１９５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。

【図１９６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１９７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１９８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図１９９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２００】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２０１】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２０２】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２０３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２０４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２０５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２０６】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２０７】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２０８】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２０９】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１０】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１１】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１２】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１３】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１４】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１５】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１６】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１７】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１８】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２１９】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２０】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２１】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２２】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２３】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２４】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２５】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２６】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２７】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２８】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＡ−Ａ’線）工程図である。

【図２２９】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３０】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３１】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３２】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３３】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３４】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３５】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３６】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３７】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３８】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２３９】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４０】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４１】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４２】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４３】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４４】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４５】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４６】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４７】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４８】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２４９】 本発明の半導体記憶装置の製造例６を示
す断面（図５のＢ−Ｂ’線）工程図である。

【図２５０】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２５１】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２５２】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２５３】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２５４】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２５５】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２５６】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２５７】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２５８】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２５９】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２６０】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２６１】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２６２】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２６３】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２６４】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２６５】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２６６】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。

【図２６７】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２６８】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２６９】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。

【図２７０】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２７１】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２７２】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２７３】 本発明の半導体記憶装置の製造例１０を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２７４】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２７５】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２７６】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２７７】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２７８】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２７９】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２８０】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２８１】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２８２】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２８３】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２８４】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２８５】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２８６】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２８７】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２８８】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２８９】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２９０】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２９１】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２９２】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２９３】 本発明の半導体記憶装置の製造例１２を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２９４】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２９５】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２９６】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２９７】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図２９８】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。

【図２９９】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３００】 本発明の半導体記憶装置の製造例１５を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３０１】 本発明の半導体記憶装置の製造例１５を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３０２】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３０３】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３０４】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３０５】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３０６】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３０７】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３０８】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３０９】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３１０】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３１１】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３１２】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３１３】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３１４】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３１５】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３１６】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３１７】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３１８】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３１９】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３２０】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３２１】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３２２】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３２３】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。

【図３２４】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３２５】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３２６】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３２７】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３２８】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３２９】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。

【図３３０】 本発明の半導体記憶装置の製造例２０を
示す断面（図８、９のＨ−Ｈ’線）工程図である。

【図３３１】 本発明の半導体記憶装置の製造例２０を
示す断面（図８、９のI1−I1′線）工程図である。

【図３３２】 本発明の半導体記憶装置の製造例２０を
示す断面（図８、９のI2−I2′線）工程図である。

【図３３３】 本発明の半導体記憶装置の製造例２０を
示す断面（図８、９のI3−I3′線）工程図である。

【図３３４】 本発明の半導体記憶装置の製造例２０を
示す断面（図８、９のI4−I4′線）工程図である。

【図３３５】 本発明の半導体記憶装置の製造例２０を
示す断面（図８、９のI5−I5′線）工程図である。

【図３３６】 本発明の半導体記憶装置の製造例２０を
示す別の断面（図８、９のＨ−Ｈ’線）工程図である。

【図３３７】 本発明の半導体記憶装置の製造例２０を
示す別の断面（図８、９のI1−I1′線）工程図である。

【図３３８】 本発明の半導体記憶装置の製造例２０を
示す別の断面（図８、９のI2−I2′線）工程図である。

【図３３９】 本発明の半導体記憶装置の製造例２０を
示す別の断面（図８、９のI3−I3′線）工程図である。

【図３４０】 本発明の半導体記憶装置の製造例２０を
示す別の断面（図８、９のI4−I4′線）工程図である。

【図３４１】 本発明の半導体記憶装置の製造例２０を
示す別の断面（図８、９のI5−I5′線）工程図である。

【図３４２】 本発明の半導体記憶装置の製造例２１を
示す断面（図１１のＡ−Ａ’線）工程図である。

【図３４３】 本発明の半導体記憶装置の製造例２１を
示す断面（図１１のＢ−Ｂ’線）工程図である。

【図３４４】 従来のＥＥＰＲＯＭを示す平面図であ
る。

【図３４５】 図２６９のＡ−Ａ’及びB−Ｂ’断面図
である。

【図３４６】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。

【図３４７】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。

【図３４８】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。

【図３４９】 従来のＥＥＰＲＯＭの製造方法を示す工
程断面図である。

【図３５０】 従来のＥＥＰＲＯＭの平面図及び対応す
る等価回路図である。

【図３５１】 従来のMNOS構造のメモリセルの断面図で
ある

【図３５２】 従来の別のMNOS構造のメモリセルの断面
図である

【図３５３】 一つの柱状シリコン層に複数のメモリセ
ルを形成した半導体装置の断面図である。

【符号の説明】

１１００、３１００ シリコン基板（半導体基板） １１０１ ＳＯＩ半導体基板（半導体基板） １１１０、３１１０ 島状半導体層 １２１０、１２２０、１２３０、１２４０ 溝部 １４００、１４１０、１４２０、１４４０、１４３１、
１４３２、１４３３、１４３４、１４２１、１４２２、
１４２３、１４２４、１４２５、１４８２、１４８３、
１４５０、１４６２、１４７１、１４７２、１４７３、
１４７４、１４７５、１４５１、１４５４、１４９０、
１４９１、３４２０、３４３１、３４３４、３４７１
シリコン酸化膜 １３１０、１３２０、１３３０、１３４２、１３５０、
１３６０、１３７０、１３８１、１３８２、１３８３、
１３８４、１３８５、１３９０ シリコン窒化膜 １５１０、１５１１、１５１２、１５１３、１５１４、
１５２０、１５２１、１５２２、１５２３、１５２４、
１５３０、３５１１、３５１２、３５１３、３５１４
多結晶シリコン膜 １６１２、１６１３ 層間絶縁膜 １６２２、１６２３ 積層絶縁膜 １７１０、１７２１、１７２２、１７２３、１７２４、
１７２５、１７２６、１７２７、３７１０、３７２１、
３７２４ 不純物拡散層 １８１０、１８２１、１８２４、１８３２、１８３３、
１８４０、３８４０、３８５０ 配線層 １９１０、１９２１、１９３２、１９３３、１９２４
コンタクト部 Ｒ５、Ｒ６Ｒ８ レジスト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｈ０１Ｌ 27/10 ３８１ 29/788 29/792 (72)発明者 谷上 拓司 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 横山 敬 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 竹内 昇 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F083 AD04 AD06 BS02 BS37 EP02 EP18 EP22 EP32 EP42 EP55 EP76 ER03 ER21 GA09 GA22 JA04 JA32 NA01 NA06 PR12 PR25 PR36 5F101 BA13 BA29 BA36 BA45 BB02 BC02 BD10 BD16 BD32 BD34 BD35 BH03 BH04 BH05 BH09 BH11

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に第１の絶縁膜を形成する
   工程と、 該第１の絶縁膜をパターニングして、互いに分離された
   島状絶縁膜を形成する工程と、 該島状絶縁膜の側壁に第１の導電膜をからなる電荷蓄積
   層をサイドウォール状に形成する工程と、 該電荷蓄積層の側壁に層間容量膜を介して第２の導電膜
   からなる制御ゲートをサイドウォール状に形成する工程
   と、 前記島状絶縁膜をパターニングして、前記半導体基板表
   面の一部及び第１の導電膜の側壁を露出させる工程と、 露出した前記第１の導電膜の側壁にトンネル絶縁膜を形
   成する工程と、 該トンネル絶縁膜に接するように、エピタキシャル成長
   により島状半導体層を形成する工程と、 前記島状半導体層における第１の導電膜に対向する領域
   に不純物を導入する工程とを含むことにより、 半導体基板と、少なくとも１つの島状半導体層、該島状
   半導体層の側壁の周囲の全部又は一部に形成された電荷
   蓄積層及び制御ゲートから構成される少なくとも１つの
   メモリセルとを有し、該メモリセルの少なくとも１つが
   前記半導体基板から電気的に絶縁されてなる半導体記憶
   装置を製造することを特徴とする半導体記憶装置の製造
   方法。
2. 【請求項２】 半導体基板上に第１の絶縁膜を形成する
   工程と、 該第１の絶縁膜をパターニングして、互いに分離された
   島状絶縁膜を形成する工程と、 該島状絶縁膜の側壁に第１の導電膜をからなる制御ゲー
   トをサイドウォール状に形成する工程と、 前記島状絶縁膜をパターニングして、前記半導体基板表
   面の一部及び第１の導電膜の側壁を露出させる工程と、 露出した前記第１の導電膜の側壁に積層絶縁膜からなる
   電荷蓄積層を形成する工程と、 該電荷蓄積層に接するように、エピタキシャル成長によ
   り島状半導体層を形成する工程と、 前記島状半導体層における第１の導電膜に対向する領域
   に不純物を導入する工程とを含むことにより、 半導体基板と、少なくとも１つの島状半導体層、該島状
   半導体層の側壁の周囲の全部又は一部に形成された電荷
   蓄積層及び制御ゲートから構成される少なくとも１つの
   メモリセルとを有し、該メモリセルの少なくとも１つが
   前記半導体基板から電気的に絶縁されてなる半導体記憶
   装置を製造することを特徴とする半導体記憶装置の製造
   方法。
3. 【請求項３】 半導体基板上に第１の絶縁膜を形成する
   工程と、 該第１の絶縁膜をパターニングして、互いに分離された
   島状絶縁膜を形成する工程と、 該島状絶縁膜の側壁に第１の導電膜をからなる制御ゲー
   ト及びキャパシタ電極をサイドウォール状に形成する工
   程と、 前記島状絶縁膜をパターニングして、前記半導体基板表
   面の一部及び第１の導電膜の側壁を露出させる工程と、 露出した前記第１の導電膜の側壁にゲート絶縁膜を形成
   する工程と、 該ゲート絶縁膜に接するように、エピタキシャル成長に
   より島状半導体層を形成する工程と、 前記島状半導体層における第１の導電膜に対向する領域
   に不純物を導入する工程とを含むことにより、 半導体基板と、少なくとも１つの島状半導体層、該島状
   半導体層の側壁の周囲の全部又は一部に形成された電荷
   蓄積層及び制御ゲートから構成される少なくとも１つの
   メモリセルとを有し、該メモリセルの少なくとも１つが
   前記半導体基板から電気的に絶縁されてなる半導体記憶
   装置を製造することを特徴とする半導体記憶装置の製造
   方法。
4. 【請求項４】 第１の導電膜をサイドウォール状に加工
   する際、島状半導体層に側して第一導電膜直下に形成さ
   れるチャネル層が、隣接するチャネル層と互いに電気的
   に接続される程度に第一導電膜を互いに近接して配置す
   るように、第一導電膜を２以上に分割する請求項１〜３
   のいずれか１つに記載の半導体記憶装置の製造方法。
5. 【請求項５】 第１の導電膜をサイドウォール状に加工
   する際、第一導電膜を２以上に分割し、該分割された第
   一導電膜間に、第三導電膜を形成する請求項２２〜２４
   のいずれか１つに記載の半導体記憶装置の製造方法。
6. 【請求項６】 絶縁膜を島状半導体表面の一部の領域に
   形成するとともに、他の一部の領域に他の絶縁膜を形成
   し、第一導電膜をこれら絶縁膜及び他の絶縁膜上に形成
   する請求項１、３〜５のいずれか１つに記載の半導体装
   置の製造方法。
7. 【請求項７】 積層絶縁膜からなる電荷蓄積層を島状半
   導体表面の一部の領域に形成するとともに、他の一部の
   領域に他の絶縁膜を形成し、第一導電膜をこれら電荷蓄
   積層及び他の絶縁膜上に形成する請求項２、３〜５のい
   ずれか１つに記載の半導体装置の製方法。
8. 【請求項８】 半導体基板と、少なくとも１つのエピタ
   キシャル成長により形成された島状半導体層、該島状半
   導体層の側壁の周囲又は一部に形成された電荷蓄積層及
   び制御ゲートから構成される少なくとも１つのメモリセ
   ルとを有する半導体装置であって、 電荷蓄積層及び制御ゲート電極の一部が異なる材料で形
   成され、 前記メモリセルの少なくとも１つが前記半導体基板から
   絶縁されてなることを特徴とする半導体記憶装置。