JP2000124450A5

JP2000124450A5 -

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Publication number: JP2000124450A5
Application number: JP1998290528A
Authority: JP
Filing date: 1998-10-13
Publication date: 2005-12-02

Description

【書類名】明細書
【発明の名称】半導体装置
【特許請求の範囲】
【請求項１】
基板領域中に第１の活性領域と第２の活性領域とを備える半導体装置であって、
前記第１の活性領域および前記基板領域の双方と導通する兼用コンタクトプラグと、
前記第２の活性領域と導通する第２のコンタクトプラグとを備え、
前記兼用コンタクトプラグは前記第１の活性領域に接触する部位と、前記基板領域に接触する部位とに段差を有することを特徴とする半導体装置。
【請求項２】
前記第１の活性領域の表面、および、前記第２の活性領域の表面に、金属シリサイド層を備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の活性領域および前記基板領域は、前記兼用コンタクトプラグと接触する部位にそれぞれ金属シリサイド層を備えると共に、
それらの金属シリサイド層は、物理的に離れて設けられていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記基板領域と前記兼用コンタクトプラグとの接触部位に、前記基板領域に含まれる不純物と同じ電導型の不純物を、前記基板領域に比して高い濃度で含有する高濃度層を備えることを特徴とする請求項１乃至３の何れか１項記載の半導体装置。
【請求項５】
前記第１の活性領域と前記高濃度層とが物理的に離れて設けられており、
前記第１の活性領域と前記高濃度層との間に、第１の活性領域に含まれる不純物と同じ導電型の不純物を、第１の活性領域に比して低い濃度で含有する低濃度層を備えることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の活性領域と前記高濃度層とが物理的に離れて設けられており、
前記第１の活性領域と前記高濃度層との間に、基板領域が介在することを特徴とする請求項４記載の半導体装置。
【請求項７】
複数のトランジスタを備えるトランジスタセルアレイを含み、
トランジスタセルアレイの最も外側に位置するトランジスタは、前記基板領域、前記第１の活性領域、前記第２の活性領域、前記兼用コンタクトプラグ、及び前記第２のコンタクトプラグを備え、
前記第１の活性領域は、前記基板領域と短絡するように設けられており、
前記第２の活性領域は、前記基板領域との間に、前記基板領域と前記第１の活性領域との間に生ずる電位差に比して大きな電位差が生ずるように設けられており、かつ、
前記第１の活性領域は、前記第２の活性領域の外側に設けられていることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記基板領域中に、前記第１の活性領域と導通する高濃度領域を備え、
前記高濃度領域は、前記基板領域に含まれる不純物と同じ電導型の不純物を、前記基板領域に比して高い濃度で含有すると共に、前記トランジスタセルアレイの外側に設けられていることを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、トランジスタを高集積化するうえで好適な構造を有する半導体装置に関する。
【０００２】
【従来の技術】
図１８は従来の半導体装置の製造に用いられるマスクレイアウトを示す。図１９は、図１８に示すマスクレイアウトを用いて製造された半導体装置の断面図を示す。図１９に示す如く、従来の半導体装置は、シリコン基板１０を備えている。シリコン基板１０には、Ｎウェル１２およびＰウェル１４が設けられている。Ｐウェル１４には、第１活性領域１６、第２活性領域１８、および、高濃度領域２０が設けられている。
【０００３】
第１活性領域１６は、トランジスタのソースとして用いられるＮ型半導体の領域である。以下、この領域を「Ｎ型ソース領域１６」と称す。第２活性領域１８は、トランジスタのドレインとして用いられるＮ型半導体の領域である。以下、この領域を「Ｎ型ドレイン領域１８」と称す。また、高濃度領域２０は、Ｐウェル１４と同じ導電型の不純物を、Ｐウェル１４に比して高い濃度で含有するＰ型半導体の領域である。以下、この領域を「ウェルコンタクト２０」と称す。
【０００４】
半導体装置には、Ｎウェル１２およびＰウェル１４を適当な領域に区分する分離酸化膜２２が設けられている。Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、および、ウェルコンタクト２０は、分離酸化膜２２により、隣接する領域から分離されている。Ｎ型ソース領域１６とＮ型ドレイン領域１８との間には、Ｐウェル１４の一部によりチャネル領域が形成されている。チャネル領域１４の上部には、ゲート酸化膜２４およびゲート電極２６が形成されている。ゲート電極２６の側面には、サイドウォール２８が形成されている。また、Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、および、ウェルコンタクト２０の表面には、金属シリサイド層（ＣｏＳｉ₂層）２９が形成されている。
【０００５】
分離酸化膜２２、ゲート電極２６、および、金属シリサイド層２９等の上部には、層間酸化膜３０が形成されている。層間酸化膜３０には、Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、および、ウェルコンタクト２０のそれぞれに開口するコンタクトホール３１が設けられている。層間酸化膜３０の表面、および、コンタクトホール３１の壁面にはバリアメタル３２が成膜されている。更に、コンタクトホール３１の内部には、第１コンタクトプラグ３４、第２コンタクトプラグ３６、および、ウェルコンタクトプラグ３８が形成されている。
【０００６】
層間酸化膜３０の上部には、第１コンタクトプラグ３４およびウェルコンタクトプラグ３８に導通するアルミ配線４０、および、第２コンタクトプラグ３４に導通するアルミ配線４２が設けられている。半導体装置には、更に、図１８に示す如く、ゲート電極２６と導通するゲートコンタクトプラグ４４が設けられる。半導体装置は、アルミ配線４０および４２、および、ゲートコンタクトプラグ４４を介して外部の素子に接続される。
【０００７】
図１８において、ＤＭ１は、Ｎ型ソース領域１６の端部と第１コンタクトプラグ３４とのマスクレイアウト上での距離を示す。同様に、ＤＭ２は、Ｎ型ドレイン領域１８の端部と第２コンタクトプラグ３６とのマスクレイアウト上での距離を示す。更に、ＳＭ１およびＳＭ２は、それぞれ、第１コンタクトプラグ３４とゲート電極２６とのマスクレイアウト上での距離、および、第２コンタクトプラグ３６とゲート電極２６とのマスクレイアウト上での距離を示す。
【０００８】
従来の半導体装置において、マスクレイアウトは、ＤＭ１＝ＤＭ２、および、ＳＭ１＝ＳＭ２が成立するように定められている。半導体装置の集積度は、上述したＤＭ１、ＤＭ２、ＳＭ１およびＳＭ２が小さな値であるほど向上する。しかし、ＳＭ１およびＳＭ２が不当に小さな値に設定されると、コンタクトホール３１とゲート電極２６とが干渉する事態が生ずる。この場合、所望の構造が得られないため、トランジスタの素子特性が悪化する。
【０００９】
同様に、ＤＭ１＝ＤＭ２が不当に小さな値に設定されると、コンタクトホール３１がＮ型ドレイン領域１８からはみ出す事態が生ずる。コンタクトホール３１がＮ型ドレイン領域１８からはみ出して形成されると、分離酸化膜２２の一部が損失してＮ型ドレイン領域１８とＰウェル１４とが短絡し易くなる。従来の半導体装置の動作時に、Ｎ型ドレイン領域１８には、Ｐウェル１４と異なる電位が導かれる。従って、両者が短絡していると、トランジスタの動作特性が損なわれる。
【００１０】
このため、従来の半導体装置のマスクレイアウトにおいて、ＳＭ１＝ＳＭ２の値、および、ＤＭ１＝ＤＭ２の値は、種々のバラツキに関わらず、コンタクトホール３１がゲート電極２６と干渉せず、かつ、Ｎ型ソース領域１６或いはＮ型ドレイン領域１８からはみ出すことがないように設定されている。このようなマスクレイアウトによれば、良好な素子特性を有するトランジスタを、高い歩留まりで製造することができる。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置は、Ｎ型ソース領域１６とウェルコンタクト２９とを短絡させた状態で、すなわち、Ｎ型ソース領域１６とＰウェル１８とを短絡させた状態で用いられる。従って、コンタクトホール３１がＮ型ソース領域１６からはみ出すことにより、Ｎ型ソース領域１６とＰウェル１４とが短絡しても、トランジスタの動作特性が悪化することはない。Ｎ型ソース領域１６とＰウェル１４との短絡を許容すれば、ＤＭ１をＤＭ２に比して小さな値として、トランジスタの集積度を高めることができる。この点、ＤＭ１とＤＭ２とを同じ値とする従来の手法は、トランジスタの集積度を不必要に制限するものであった。
【００１２】
本発明は、上記のような課題を解決するためになされたもので、所望の素子特性を損なうことなく、高い集積度を実現するうえで好適な構造を有する半導体装置を提供することを第１の目的とする。
【００１３】
【課題を解決するための手段】
請求項１記載の発明は、基板領域中に第１の活性領域と第２の活性領域とを備える半導体装置であって、
前記第１の活性領域および前記基板領域の双方と導通する兼用コンタクトプラグと、
前記第２の活性領域と導通する第２のコンタクトプラグとを備え、
前記兼用コンタクトプラグは前記第１の活性領域に接触する部位と、前記基板領域に接触する部位とに段差を有することを特徴とするものである。
【００１４】
請求項２記載の発明は、請求項１記載の半導体装置であって、
前記第１の活性領域の表面、および、前記第２の活性領域の表面に、金属シリサイド層を備えることを特徴とするものである。
【００１５】
請求項３記載の発明は、請求項１記載の半導体装置であって、
前記第１の活性領域および前記基板領域は、前記兼用コンタクトプラグと接触する部位にそれぞれ金属シリサイド層を備えると共に、
それらの金属シリサイド層は、物理的に離れて設けられていることを特徴とするものである。
【００１６】
請求項４記載の発明は、請求項１乃至３の何れか１項記載の半導体装置であって、
前記基板領域と前記兼用コンタクトプラグとの接触部位に、前記基板領域に含まれる不純物と同じ電導型の不純物を、前記基板領域に比して高い濃度で含有する高濃度層を備えることを特徴とするものである。
【００１７】
請求項５記載の発明は、請求項４記載の半導体装置であって、
前記第１の活性領域と前記高濃度層とが物理的に離れて設けられており、
前記第１の活性領域と前記高濃度層との間に、第１の活性領域に含まれる不純物と同じ導電型の不純物を、第１の活性領域に比して低い濃度で含有する低濃度層を備えることを特徴とするものである。
【００１８】
請求項６記載の発明は、請求項４記載の半導体装置であって、
前記第１の活性領域と前記高濃度層とが物理的に離れて設けられており、
前記第１の活性領域と前記高濃度層との間に、基板領域が介在することを特徴とするものである。
【００１９】
請求項７記載の発明は、請求項４記載の半導体装置であって、
複数のトランジスタを備えるトランジスタセルアレイを含み、
トランジスタセルアレイの最も外側に位置するトランジスタは、前記基板領域、前記第１の活性領域、前記第２の活性領域、前記兼用コンタクトプラグ、及び前記第２のコンタクトプラグを備え、
前記第１の活性領域は、前記基板領域と短絡するように設けられており、
前記第２の活性領域は、前記基板領域との間に、前記基板領域と前記第１の活性領域との間に生ずる電位差に比して大きな電位差が生ずるように設けられており、かつ、
前記第１の活性領域は、前記第２の活性領域の外側に設けられていることを特徴とするものである。
【００２０】
請求項８記載の発明は、請求項７記載の半導体装置であって、
前記基板領域中に、前記第１の活性領域と導通する高濃度領域を備え、
前記高濃度領域は、前記基板領域に含まれる不純物と同じ電導型の不純物を、前記基板領域に比して高い濃度で含有すると共に、前記トランジスタセルアレイの外側に設けられていることを特徴とするものである。
【００２１】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。尚、各図において共通する要素には、同一の符号を付して重複する説明を省略する。
【００２２】
実施の形態１．
図１は本発明の実施の形態１の半導体装置の製造に用いられるマスクレイアウトを示す。図２は、本発明の実施の形態１の半導体装置の断面図を示す。図２に示す如く、本実施形態の半導体装置は、シリコン基板１０を備えている。シリコン基板１０には、Ｎウェル１２およびＰウェル１４が設けられている。Ｐウェル１４には、第１活性領域１６、第２活性領域１８、および、高濃度領域２０が設けられている。
【００２３】
第１活性領域１６は、トランジスタのソースとして用いられるＮ型半導体の領域である（以下、「Ｎ型ソース領域１６」と称す）。第２活性領域１８は、トランジスタのドレインとして用いられるＮ型半導体の領域である（以下、「Ｎ型ドレイン領域１８」と称す）。また、高濃度領域２０は、Ｐウェル１４と同じ導電型の不純物を、Ｐウェル１４に比して高い濃度で含有するＰ型半導体の領域である（以下、「ウェルコンタクト２０」と称す）。
【００２４】
半導体装置には、Ｎウェル１２およびＰウェル１４を適当な領域に区分する分離酸化膜２２が設けられている。Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、および、ウェルコンタクト２０は、分離酸化膜２２により隣接する領域から分離されている。Ｎ型ソース領域１６とＮ型ドレイン領域１８との間には、Ｐウェル１４の一部によりチャネル領域が形成されている。チャネル領域１４の上部には、ゲート酸化膜２４およびゲート電極２６が形成されている。ゲート電極２６の側面には、サイドウォール２８が形成されている。また、Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、および、ウェルコンタクト２０の表面には、金属シリサイド層（ＣｏＳｉ₂層）２９が形成されている。
【００２５】
分離酸化膜２２、ゲート電極２６、および、金属シリサイド層２９等の上部には、層間酸化膜３０が形成されている。層間酸化膜３０には、Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、および、ウェルコンタクト２０のそれぞれに開口するコンタクトホール３１が設けられている。層間酸化膜３０の表面、および、コンタクトホール３１の壁面にはバリアメタル３２が成膜されている。更に、コンタクトホール３１の内部には、第１コンタクトプラグ３４、第２コンタクトプラグ３６、および、ウェルコンタクトプラグ３８が形成されている。
【００２６】
層間酸化膜３０の上部には、第１コンタクトプラグ３４およびウェルコンタクトプラグ３８に導通するアルミ配線４０、および、第２コンタクトプラグ３４に導通するアルミ配線４２が設けられている。半導体装置には、更に、図１に示す如く、ゲート電極２６と導通するゲートコンタクトプラグ４４が設けられる。半導体装置は、アルミ配線４０および４２、および、ゲートコンタクトプラグ４４を介して外部の素子に接続される。
【００２７】
図３は、本実施形態の半導体装置の等価回路を示す。本実施形態の半導体装置において、Ｎ型ソース領域１６は、上述の如く、第１コンタクトプラグ３４、アルミ配線４０、および、ウェルコンタクトプラグ３８を介してウェルコンタクト２０に導通している。ウェルコンタクト２０は、不純物を高い濃度で含有するＰ型半導体である。この場合、ウェルコンタクト２０とＰウェル１４とが導通状態となると共に、ウェルコンタクトプラグ３８とウェルコンタクト２０との間に良好なオーミック性が確保される。従って、本実施形態の半導体装置は、図３に示す如く、基板領域とソース電極とが短絡された状態のＭＯＳトランジスタとして機能する。
【００２８】
図１において、ＤＭ１は、Ｎ型ソース領域１６の端部と第１コンタクトプラグ３４とのマスクレイアウト上での距離を示す。同様に、ＤＭ２は、Ｎ型ドレイン領域１８の端部と第２コンタクトプラグ３６とのマスクレイアウト上での距離を示す。更に、ＳＭ１およびＳＭ２は、それぞれ、第１コンタクトプラグ３４とゲート電極２６とのマスクレイアウト上での距離、および、第２コンタクトプラグ３６とゲート電極２６とのマスクレイアウト上での距離を示す。
【００２９】
本実施形態において、上述したＤＭ１およびＤＭ２は、分離酸化膜２２の上端部からコンタクトホール３１までの距離として定義されている。しかしながら、ＤＭ１およびＤＭ２の定義はこれに限られるものではなく、例えば、分離酸化膜２２の下端部とコンタクトホール３１との距離をＤＭ１およびＤＭ２として用いてもよい。
【００３０】
図２において、Ｄ１は、Ｎ型ソース領域１６の端部と第１コンタクトプラグ３４との実距離を示す。同様に、Ｄ２は、Ｎ型ドレイン領域１８の端部と第２コンタクトプラグ３６との実距離を示す。更に、Ｓ１およびＳ２は、それぞれ、第１コンタクトプラグ３４とゲート電極２６との実距離、および、第２コンタクトプラグ３６とゲート電極２６との実距離を示す。
【００３１】
本実施形態の半導体装置において、マスクレイアウトは、ＤＭ１＜ＤＭ２、および、ＳＭ１＝ＳＭ２が成立するように定められている。換言すると、マスクレイアウトは、Ｎ型ソース領域１６が、Ｎ型ドレイン領域１８に比して幅方向（図１および図２における水平方向）に小さくなるように、かつ、ＳＭ１＝ＳＭ２が成立するように定められている。
【００３２】
上記のマスクレイアウトによれば、半導体装置において、ゲート電極２６と第１コンタクトプラグ３４との間、および、ゲート電極２６と第２コンタクトプラグ３６との間には、それぞれＳ１またはＳ２の距離、すなわち、ほぼ等しい所定距離が確保される。マスクレイアウトにおけるＳＭ１＝ＳＭ２は、種々のバラツキに関わらず、ゲート電極２６と第１または第２コンタクトプラグ３６との干渉を回避するうえで必要な最小限の値に設定されている。このため、本実施形態の半導体装置によれば、ゲート電極２６と第１または第２コンタクトプラグ３６との干渉を確実に回避することができる。
【００３３】
第２コンタクトプラグ３６用のコンタクトホール３１がＮ型ドレイン領域１８からはみ出す位置に形成されると、分離酸化膜２２の一部が損失して、Ｎ型ドレイン領域１８とＰウェル１４とが短絡し易くなる。図３に示す如く、本実施形態の半導体装置は、ドレイン電極（Ｄ）と基板領域（Ｂ）とを非短絡状態として用いられる。従って、Ｎ型ドレイン領域１８とＰウェル１４とが短絡すると、トランジスタの素子特性が損なわれる。
【００３４】
マスクレイアウトにおけるＤＭ２は、種々のバラツキに関わらず、第２コンタクトプラグ３６がＮ型ドレイン領域１８からはみ出すのを防止するうえで必要な最小限の値に設定されている。このため、上記のマスクレイアウトによれば、Ｎ型ドレイン領域１８とＰウェル１４との短絡を確実に防止して、半導体装置の素子特性の悪化を防止することができる。
【００３５】
第１コンタクトプラグ３４用のコンタクトホール３１がＮ型ソース領域１６からはみ出す位置に形成されると、分離酸化膜２２の一部が損失して、Ｎ型ソース領域１６とＰウェル１４とが短絡し易くなる。マスクレイアウトにおいてＤＭ１をＤＭ２と等しい値に設定すれば、第１コンタクトプラグ３４がＮ型ソース領域１６からはみ出すのを防止して、Ｎ型ソース領域１６とＰウェル１４との短絡を確実に防止することができる。一方、本実施形態のように、ＤＭ１をＤＭ２に比して小さな値とすると、半導体装置の集積度を高めることができる。
【００３６】
本実施形態の半導体装置は、図３に示す如く、ソース電極（Ｓ）と基板領域（Ｂ）とを短絡させた状態で用いられる。従って、Ｎ型ソース領域１６とＰウェル１４との短絡は、半導体装置の素子特性に何ら影響を与えない。このため、本実施形態のマスクレイアウト（ＤＭ１＜ＤＭ２）によれば、半導体装置の素子特性を何ら損なうことなく、半導体装置の集積度を高めることができる。
【００３７】
ところで、上記の実施形態においては、コンタクトプラグ３４，３６，３８および４４の断面を正方形としているが、それらは円形や長方形であってもよい。また、上記の実施形態においては、第１コンタクトプラグ３４がＮ型ソース領域１６の内部に形成されているが、少なくとも一部がＮ型ソース領域１６に接触していれば、第１コンタクトプラグ３４がＮ型ソース領域１６からはみ出していてもよい。但し、トランジスタのソースにおける配線抵抗を抑制するうえでは、第１コンタクトプラグ３４の全面がＮ型ソース領域１６に収まっていることが望ましい。
【００３８】
半導体装置は、マスクレイアウトの寸法ＤＭ１，ＤＭ２，ＳＭ１およびＳＭ２等が実寸法Ｄ１，Ｄ２，Ｓ１およびＳ２と一致するように製造されるのが最も好適である。しかしながら、その関係は常に満たされる必要はなく、プロセス条件等の制約に応じて、レイアウトの寸法と、実寸法との間である程度のシフトを許容してもよい。
【００３９】
実施の形態２．
次に、図４および図５を参照して本発明の実施の形態２について説明する。
図４は本発明の実施の形態２の半導体装置の断面図を示す。図４に示す如く、本実施形態の半導体装置は兼用コンタクトプラグ４６を備えている。兼用コンタクトプラグ４６は、その下端部においてＮ型ソース領域１６および高濃度領域２０の双方に接触している。上記の構造によれば、図２に示すウェルコンタクトプラグ３８を用いることなくＮ型ソース領域１６をＰウェル１４と短絡させること、すなわち、実施の形態１の場合と同様に、トランジスタのソース電極（Ｓ）を基板領域（Ｂ）に短絡することができる。
【００４０】
本実施形態の半導体装置において、兼用コンタクトプラグ４６の端部には段差が設けられている。兼用コンタクトプラグ４６は、その段差の上段部においてＮ型ソース領域１６に接触し、その段差の下段部において高濃度領域２０に接触している。更に、本実施形態の半導体装置において、高濃度部２０は、兼用コンタクトプラグ４６の下部からＮ型ソース領域１６に至る領域にわたって形成されている。上記の如く高濃度領域２０とＮ型ソース領域１６とを立体的に設けることによれば、高濃度領域２０とＮ型ソース領域１６とが占める面積を抑制しつつ、高濃度領域２０と兼用コンタクトプラグ４６との接触面積、および、Ｎ型ソース領域１６と兼用コンタクトプラグ４６との接触面積を十分に確保することができる。
【００４１】
このように、本実施形態の半導体装置によれば、ウェルコンタクトプラグ３８を用いることなく、かつ、高濃度領域２０とＮ型ソース領域１６とを効率的に配置しつつ、ソース電極（Ｓ）を基板領域（Ｂ）に短絡させる構造を実現できる。更に。本実施形態の半導体装置によれば、兼用コンタクトプラグ４６と高濃度領域２０との間に大きな接触面積が確保されるため、両者間に良好なオーミック性を確保し、かつ、配線抵抗を十分に抑制することができる。このため、本実施形態の半導体装置によれば、トランジスタの素子特性を損なうことなく、実施の形態１の場合に比して更に高い集積度を実現することができる。
【００４２】
次に、図５（ａ）乃至図５（ｆ）を参照して、本実施形態の半導体装置の製造方法を説明する。
本実施形態の半導体装置の製造過程では、先ず、公知の手法により、シリコン基板１０上に、Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、層間酸化膜３０等を形成する（図５（ａ））。
【００４３】
層間酸化膜３０の上部に、兼用コンタクトプラグ４６用のコンタクトホール３１、および、第２コンタクトプラグ３６用のコンタクトホール３１を形成するためのレジストパターン４８が形成される（図５（ｂ））。
次に、レジストパターン４８をマスクとするドライエッチングが実行される。その結果、Ｎ型ソース領域１６からはみ出す位置に兼用コンタクトプラグ４６用のコンタクトホール３１が形成されると共に、Ｎ型ドレイン領域１８と重なる位置に第２コンタクトプラグ３６用のコンタクトホール３１が形成される。コンタクトホール３１が開口したら、層間酸化膜３０の上部からレジストパターン４８が除去される（図５（ｃ））。
【００４４】
上記のドライエッチングは、シリコンに対してシリコン酸化膜を高い選択比で除去し得る条件で行われる。より具体的には、Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、およびＰウェル１４に対して、層間酸化膜３０、および分離酸化膜２２を選択的に除去し得る条件で行われる。本実施形態において、ドライエッチングは、コンタクトホール３１が分離酸化膜２２の底部に到達するまで継続して行われる。コンタクトホール３１が分離酸化膜２２の底部に達する前にドライエッチングを終了してもよいが、Ｐウェル１４と兼用コンタクトプラグ４６との接触抵抗を下げるためには、上記の如くコンタクトホール３１を分離酸化膜２２の底部に到達させて、大きな接触面積を確保することが適切である。
【００４５】
コンタクトホール３１が開口されると、次に、兼用コンタクトプラグ４６を含む領域に開口部を有するレジストパターン５０が形成される。次いで、レジストパターン５０の上部から、兼用コンタクトプラグ４６の底部に露出する基板領域（本実施形態においてはＰウェル１４）に対して、その基板領域に含まれる不純物と同じ導電型の不純物（本実施形態においてはＢイオン）が注入される。不純物の注入は、シリコン基板１０を回転させながら、不純物が基板に対して斜めに進入するように行われる。上記の処理が実行されることにより、兼用コンタクトプラグ４６用のコンタクトホール３１の内部に高濃度領域２０が形成される（図５（ｄ））。
【００４６】
兼用コンタクトホール４６とＮ型ソース領域１６との間に良好なオーミック性を確保するためには、Ｎ型ソース領域１６に注入されるＢイオンの濃度が、Ｎ型ソース領域１６に当初から含まれていたイオン（例えば、ＰイオンやＡｓイオン）の濃度を越えないことが望ましい。このため、本実施形態において、高濃度領域２０を形成するための不純物注入は、その要求が満たされる条件で行われる。
【００４７】
高濃度領域２０が形成されると、層間酸化膜３０の上部からレジストパターン５０が除去された後、不純物を活性化させるためのアニール処理が行われる（図５（ｅ））。
アニール処理の後、バリアメタル３２の成膜、兼用コンタクトプラグ４６および第２コンタクトプラグ３６の形成、および、アルミ配線４０，４２の形成等が実行されることにより、本実施形態の半導体装置が製造される（図５（ｆ））。
【００４８】
実施の形態３．
次に、図６および図７を参照して、本発明の実施の形態３について説明する。
図６は本発明の実施の形態３の半導体装置の断面図を示す。本実施形態の半導体装置は、Ｎ型ソース領域１６の表面、および、Ｎ型ドレイン領域１８の表面に金属シリサイド層（ＣｏＳｉ₂層）２９を備えている点を除き、実施の形態２の半導体装置と同様の構成を有している。
【００４９】
金属シリサイド層２９によれば、Ｎ型ソース領域１６と兼用コンタクトプラグ４６との接触抵抗、および、Ｎ型ドレイン領域１８と第２コンタクトプラグ３６との接触抵抗を低下させることができる。従って、本実施形態の半導体装置によれば、実施の形態２の場合に比して、配線抵抗の小さなトランジスタを実現することができる。
【００５０】
次に、図７（ａ）乃至図７（ｄ）を参照して、本実施形態の半導体装置の製造方法を説明する。
本実施形態の半導体装置の製造過程では、先ず、公知の手法により、シリコン基板１０上に、Ｎ型ソース領域１６、および、Ｎ型ドレイン領域１８等が形成される。その後、公知のサリサイドプロセスにより、Ｎ型ソース領域１６およびＮ型ドレイン領域１８の表面に金属シリサイド層２９が形成される（図７（ａ））。
【００５１】
金属シリサイド層２９および分離酸化膜２２等の上に層間酸化膜３０が堆積された後（図７（ｂ））、コンタクトホール３１を開口するためのレジストパターン４８が形成される（図７（ｃ））。以後、実施の形態２の場合と同様の処理が実行されることにより、本実施形態の半導体装置が形成される（図７（ｄ））。
【００５２】
上記の製造過程において、コンタクトホール３１は、シリコン酸化膜の除去に適したドライエッチングにより開口される。このようなエッチングの過程において、金属シリサイド層２９は、シリコン膜に比して更に有効にエッチングの進行を阻止する。すなわち、Ｎ型ソース領域１６およびソース電極１８が金属シリサイド層２９で覆われていると、それらの領域１６、１８が露出している場合に比して、層間酸化膜３０および分離酸化膜２２を更に高い選択比でエッチングすることが可能となる。従って、本実施形態の半導体装置の構造によれば、実施の形態２の場合に比して優れた寸法精度を実現することができる。
【００５３】
実施の形態４．
次に、図８および図９を参照して、本発明の実施の形態４について説明する。
図８は本発明の実施の形態４の半導体装置の断面図を示す。本実施形態の半導体装置は、Ｐウェル１４中にＮ型ソース領域１６と高濃度領域２０とを備えている。Ｎ型ソース領域１６および高濃度領域２０は、それらの表面が平坦となり、かつ、それらが近接して配置されるように設けられている。
【００５４】
半導体装置は、Ｎ型ソース領域１６および高濃度領域２０の双方と接触する兼用コンタクトプラグ４６、および、Ｎ型ドレイン領域１８と接触する第２コンタクトプラグ３６とを備えている。上記の構造によれば、Ｐウェルコンタクトプラグ３８（図１参照）を用いることなくＮ型ソース領域１６とＰウェル１４とを導通させることができる。このため、本実施形態の半導体装置の構造によってもトランジスタの集積度を高めることができる。
【００５５】
Ｎ型ソース領域１６、高濃度領域２０、および、Ｎ型ドレイン領域１８の表面には、それぞれ金属シリサイド層２９が形成されている。このため、本実施形態の半導体装置によれば、実施の形態３の場合と同様に、トランジスタの配線抵抗を十分に抑制することができる。
【００５６】
また、本実施形態の半導体装置において、Ｎ型ソース領域１６の表面に形成される金属シリサイド層２９と、高濃度領域２０の表面に形成される金属シリサイド層２９とは、互いに物理的に離れた位置に形成される。このような構造によれば、シリサイドの形成工程において、それらの金属シリサイド間で相互拡散が生ずるのを防止することができる。このため、本実施形態の半導体装置によれば、金属シリサイド層２９に、安定した特性（電気抵抗等）を付与することができる。
【００５７】
次に、図９（ａ）乃至図９（ｄ）を参照して、本実施形態の半導体装置の製造方法を説明する。
本実施形態の半導体装置の製造過程では、先ず、公知の手法により、シリコン基板１０上に、Ｎ型ソース領域１６、Ｎ型ドレイン領域１８、および分離酸化膜２２等が形成される。（図９（ａ））。
【００５８】
分離酸化膜２２等の上部には、高濃度領域２０を形成すべき領域に開口部を有するレジストパターン５２が形成される。次いで、レジストパターン５０の上部から、基板領域（本実施形態においてはＰウェル１４）に対して、その基板領域に含まれる不純物と同じ導電型の不純物（本実施形態においてはＢイオン）が注入される。不純物の注入は、シリコン基板１０を回転させながら、不純物が基板に対して斜めに進入するように行われる。上記の処理が実行されることにより、Ｐウェル１４中に、Ｎ型ソース領域１６と隣接して、高濃度領域２０が形成される（図９（ｂ））。
【００５９】
高濃度領域２０が形成されると、基板の全面に酸化膜５４が成膜される。酸化膜５４の上部には、Ｎ型ソース領域１６と高濃度領域２０との境界部を含む所定幅を覆うレジストパターン５６が形成される（図９（ｃ））。
【００６０】
レジストパターン５６をマスクとして酸化膜５４をエッチングする。その結果、酸化膜５４は、Ｎ型ソース領域１６と高濃度領域２０との境界部のみを覆うように残存する。酸化膜５４のエッチングが終了すると、レジストパターン５６が除去される（図９（ｄ））。
【００６１】
基板の全面にＣｏ薄膜５８が堆積された後、４５０℃程度の温度で熱処理が行われる。シリコンとＣｏとが接触する部位には、すなわち、Ｎ型ソース領域１６の表面、高濃度領域２０の表面、および、Ｎ型ドレイン領域１８の表面には、両者が反応することによりＣｏＳｉ₂（コバルトシリサイド）が形成される。Ｃｏとシリコンとが接触しない部位には、すなわち、分離酸化膜２２の表面、酸化膜５４の表面、および、ゲート電極２６の表面等には、未反応のＣｏが残存する（図９（ｅ））。
【００６２】
燐酸、酢酸および硝酸の混合水溶液を用いて、基板の表面から未反応のＣｏが除去される（図９（ｆ））。
基板の全面に層間絶縁膜３０を堆積させた後、その上部に、コンタクトホール３１を開口するためのレジストパターン６０が形成される。レジストパターン６０をマスクとしてエッチングを行うことにより、高濃度領域２０とＮ型ソース領域１６との境界部に開口するコンタクトホール３１、および、Ｎ型ドレイン領域１８に開口するコンタクトホール３１が形成される（図９（ｇ））。
【００６３】
以後、レジストパターン６０および酸化膜５４の除去、バリアメタル３２の成膜、コンタクトプラグ４６，３６の形成、および、アルミ配線４０，４２の形成等の処理が実行されることにより、本実施形態の半導体装置が形成される（図９（ｈ））。
【００６４】
実施の形態５．
次に、図１０および図１１を参照して、本発明の実施の形態５について説明する。
図１０は本発明の実施の形態５の半導体装置の断面図を示す。本実施形態の半導体装置は、Ｎ型ソース領域１６と高濃度領域２０との間に、Ｎ型低濃度領域６２を備えている点を除き、実施の形態４の半導体装置を同様の構造を有している。Ｎ型低濃度領域６２は、Ｎ型ソース領域１６に含まれる不純物と同じ導電型の不純物を、Ｎ型ソース領域１６に比して低い濃度で含有する領域である。
【００６５】
Ｎ型ソース領域１６と高濃度領域２０との間にＮ型低濃度領域６２を介在させると、それらが近接して設けられている場合に比してＰＮ接合部に発生する空乏層を延ばすことができる。ＰＮ接合部に生ずる接合容量は、空乏層が長いほど低下する。このため、本実施形態の半導体装置によれば、Ｎ型ソース領域１６と高濃度領域２０との間に生ずる接合容量を実施の形態４の半導体装置（図８参照）に比して小さくすることができる。
【００６６】
次に、図１１（ａ）乃至図１１（ｊ）を参照して、本実施形態の半導体装置の製造方法を説明する。
本実施形態の半導体装置の製造過程では、先ず、公知の手法により、シリコン基板１０上に、分離酸化膜２２、ゲート電極２６、低濃度活性領域（以下、「ＬＤＤ領域」と称す）６４，６６等が形成される。（図１１（ａ））。ＬＤＤ領域６４，６６は、Ｎ型ソース領域１６およびＮ型ドレイン領域１８の基礎となる領域である。ＬＤＤ領域６４，６６は、Ｐウェル１４に、Ｎ型ソース領域１６（Ｎ型ドレイン領域１８）に含まれる不純物と同じ導電型の不純物を比較的低い濃度で注入することにより形成される。
【００６７】
分離酸化膜２２やＬＤＤ領域６４，６６の上部にはレジストパターン６８が形成される。レジストパターン６８は、Ｎ型ソース領域１６とすべき領域、および、Ｎ型ドレイン領域１８とすべき領域に開口部を有している。レジストパターン６８が形成されると、その上部から、ＬＤＤ領域６４，６８に対して、基板領域（本実施形態においてはＰウェル１４）に含まれる不純物と逆の導電型の不純物（本実施形態においてはＡｓイオン）が注入される。不純物の注入は、シリコン基板１０を回転させながら、不純物が基板に対して斜めに進入するように行われる。上記の処理が実行されることにより、Ｐウェル１４中に、Ｎ型ソース領域１６とＮ型ドレイン領域１８とが形成される（図１１（ｂ））。
【００６８】
上記の処理が終了すると、次に、高濃度領域２０を形成するためのレジストパターン７０が形成される。レジストパターン７０は、Ｐウェル１４中に残存するＬＤＤ領域６４の一部、すなわち、高濃度領域２０とすべき部分を露出させる開口部を有している。レジストパターン７０が形成されると、その上部から、ＬＤＤ領域６４に対して、基板領域（本実施形態においてはＰウェル１４）に含まれる不純物と同じ導電型の不純物（本実施形態においてはＢイオン）が注入される。不純物の注入は、シリコン基板１０を回転させながら、不純物が基板に対して斜めに進入するように行われる。上記の処理が実行されることにより、Ｐウェル１４中に高濃度領域２０が形成されると共に、高濃度領域２０とＮ型ソース領域１６との間にＮ型低濃度領域６２が形成される（図１１（ｃ））。
【００６９】
高濃度領域２０が形成されると、基板の全面に酸化膜５４が成膜される。酸化膜５４の上部には、Ｎ型低濃度領域６２と高濃度領域２０との境界部を含む所定幅を覆うレジストパターン７２が形成される（図１１（ｄ））。
【００７０】
レジストパターン７２をマスクとして酸化膜５４をエッチングする。その結果、酸化膜５４は、Ｎ型低濃度領域６２と高濃度領域２０との境界部のみを覆うように残存する。酸化膜５４のエッチングが終了すると、レジストパターン７２が除去される（図１１（ｅ））。
【００７１】
基板の全面にＣｏ薄膜５８が堆積された後、４５０℃程度の温度で熱処理が行われる。シリコンとＣｏとが接触する部位には両者が反応することによりＣｏＳｉ₂が形成される。Ｃｏとシリコンとが接触しない部位には未反応のＣｏが残存する（図１１（ｆ））。
【００７２】
燐酸、酢酸および硝酸の混合水溶液を用いて、基板の表面から未反応のＣｏが除去される（図１１（ｇ））。
基板の全面に層間絶縁膜３０が堆積される（図１１（ｇ））。層間絶縁膜３０に、エッチングによってコンタクトホール３１が形成される。コンタクトホール３１は、高濃度領域２０とＮ型低濃度領域１６との境界部の上部、および、Ｎ型ドレイン領域１８の上部に形成される。コンタクトホール３１が形成された後、その内部に残存する酸化膜５４が除去される（図１１（ｉ））。
【００７３】
以後、バリアメタル３２の成膜、コンタクトプラグ４６，３６の形成、および、アルミ配線４０，４２の形成等の処理が実行されることにより、本実施形態の半導体装置が形成される（図１１（ｊ））。
【００７４】
実施の形態６．
次に、図１２および図１３を参照して、本発明の実施の形態６について説明する。
図１２は本発明の実施の形態６の半導体装置の断面図を示す。本実施形態の半導体装置は、高濃度領域２０が、Ｎ型ソース領域１６から離れた部位に形成されていると共に、高濃度領域２０とＮ型ソース領域１６との間にＰウェル１４の領域が残存する点を除き、実施の形態３の半導体装置（図６参照）と同様の構成を有している。
【００７５】
Ｎ型ソース領域１６と高濃度領域２０との間にＰウェル１４の領域を残存させると、それらが近接して設けられている場合に比してＰＮ接合部に発生する空乏層を延ばすことができる。従って、本実施形態の半導体装置によれば、実施の形態５の半導体装置（図１０参照）と同様に、Ｎ型ソース領域１６と高濃度領域２０との間に生ずる接合容量を小さくすることができる。
【００７６】
また、本実施形態の半導体装置においては、高濃度領域２０とＮ型ソース領域１６とが立体的に配置されているため、実施の形態５の半導体装置（図１０参照）に比して、高濃度領域２０と兼用コンタクトプラグ４６との接触面積を大きく確保することができる。このため、本実施形態の半導体装置によれば、実施の形態５の半導体装置に比して、高濃度領域２０と兼用コンタクトプラグ４６との接触部に高い信頼性を確保することができる。
【００７７】
次に、図１３（ａ）乃至図１３（ｆ）を参照して、本実施形態の半導体装置の製造方法を説明する。
本実施形態の半導体装置の製造過程では、先ず、公知の手法により、シリコン基板１０上に、Ｎ型ソース領域１６、および、Ｎ型ドレイン領域１８等が形成される。その後、公知のサリサイドプロセスにより、Ｎ型ソース領域１６およびＮ型ドレイン領域１８の表面に金属シリサイド層２９が形成される（図１３（ａ））。
【００７８】
金属シリサイド層２９および分離酸化膜２２等の上に層間酸化膜３０が堆積された後（図１３（ｂ））、ドライエッチングによってコンタクトホール３１が形成される（図１３（ｃ））。上記のドライエッチングは、シリコンおよび金属シリサイドに対して、シリコン酸化膜を高い選択比で除去し得る条件で行われる。このため、コンタクトホール３１が金属シリサイド層２９と重なる部分では、金属シリサイド層２９が露出した段階でエッチングの進行が停止し、コンタクトホール３１が分離酸化膜２２と重なる部分では、Ｐウェル１４が露出するまでエッチングの進行が継続する。
【００７９】
コンタクトホール３１が開口されると、次に、兼用コンタクトプラグ４６を含む領域に開口部を有するレジストパターン５０が形成される。次いで、レジストパターン５０の上部から、兼用コンタクトプラグ４６の底部に露出する基板領域（本実施形態においてはＰウェル１４）に対して、その基板領域に含まれる不純物と同じ導電型の不純物（本実施形態においてはＢイオン）が注入される。不純物の注入は、不純物が基板に対して垂直に進入するように行われる。上記の処理が実行されることにより、コンタクトホール３１の内部に、Ｎ型ソース領域１６から離れた位置に、高濃度領域２０が形成される（図１３（ｄ））。
【００８０】
高濃度領域２０が形成されると、層間酸化膜３０の上部からレジストパターン５０が除去された後、不純物を活性化させるためのアニール処理（例えば、ランプアニールによる１０００℃、３０secの熱処理）が行われる（図１３（ｅ））。
アニール処理の後、バリアメタル３２の成膜、コンタクトプラグ４６，３６の形成、および、アルミ配線４０，４２の形成等が実行されることにより、本実施形態の半導体装置が製造される（図１３（ｆ））。
【００８１】
実施の形態７．
次に、図１４乃至図１７を参照して、本発明の実施の形態７について説明する。
図１４は、本実施形態の半導体装置の主要部の平面図を示す。図１４に示す如く、本実施形態の半導体装置は、複数のトランジスタセルアレイ８０を備えている。個々のトランジスタセルアレイ８０には、複数のトランジスタが内蔵されている。
【００８２】
図１５は、トランジスタセルアレイ８０の両端部（XV(A)部、および、XV(B)部）の拡大図を示す。また、図１６は、トランジスタセルアレイ８０のXV(B)部の等価回路を示す。図１６に示す等価回路は、３つのＰＭＯＳトランジスタと３つのＮＭＯＳトランジスタとで構成される３入力ＮＡＮＤ回路である。
【００８３】
図１５において、破線の上部に表される領域はＰＭＯＳトランジスタが形成される領域である。一方、破線の下部に表される領域はＮＭＯＳトランジスタが形成される領域である。ＰＭＯＳ領域には、Ｎ型高濃度領域８２およびＰ型ソース／ドレイン領域群８４が形成されている。Ｎ型高濃度領域８２およびＰ型ソース／ドレイン領域群８４は、Ｎウェル（図示せず）の表面に設けられていると共に分離酸化膜８６により囲まれている。ＰＭＯＳ領域では、上記のＮウェルがＰＭＯＳトランジスタの基板領域を構成する。
【００８４】
Ｎ型高濃度領域８２には、電源電圧Ｖddが導かれている。Ｎ型高濃度領域８２に導かれるＶddは、ＰＭＯＳ領域の基板領域であるＮウェルにも導かれる。Ｐ型ソース／ドレイン群８４には、Ｎ型高濃度領域８２を介して基板領域（Ｎウェル）と短絡状態とされる第１の活性領域（図１５に示す領域８８，９０および９２を含む）と、基板領域と非短絡状態とされる第２の活性領域（図１５に示す領域９４および９６を含む）とが含まれている。
【００８５】
第１の活性領域８８は、図１６に示す上段のＰＭＯＳトランジスタ９８のソースとして機能する領域であり、ソースコンタクトプラグ１００、アルミ配線１０２、および、ウェルコンタクトプラグ１０４を介してＮ型高濃度領域８２（基板領域およびＶdd）に接続されている。第２の活性領域９４は、図１６に示す上段および中段のＰＭＯＳトランジスタ９８および１０６のドレインとして機能する領域であり、ドレインコンタクトプラグ１０８を介して出力用アルミ配線１１０に接続されている。第１の活性領域８８と第２の活性領域９４との間には、ＰＭＯＳトランジスタ９８用のゲート電極１１２が設けられている。ゲート電極１１２はコンタクトプラグ１１４を介して第１入力端子Ｖin１に接続されている。
【００８６】
第１の活性領域９０は、図１６に示す中段および下段のＰＭＯＳトランジスタ１０６および１１６のソースとして機能する領域であり、ソースコンタクトプラグ１１８、アルミ配線１２０、および、ウェルコンタクトプラグ１２２を介してＮ型高濃度領域８２（基板領域およびＶdd）に接続されている。第１の活性領域９０と第２の活性領域９４との間には、ＰＭＯＳトランジスタ１０６用のゲート電極１２４が設けられている。ゲート電極１２４はコンタクトプラグ１２６を介して第２入力端子Ｖin２に接続されている。
【００８７】
第２の活性領域９６は、図１６に示す下段のＰＭＯＳトランジスタ１１６のドレインとして機能する領域であり、ドレインコンタクトプラグ１２８を介して出力用アルミ配線１１０に接続されている。第１の活性領域９０と第２の活性領域９６との間には、ＰＭＯＳトランジスタ１１６用のゲート電極１３０が設けられている。ゲート電極１３０はコンタクトプラグ１３２を介して第３入力端子Ｖin３に接続されている。
【００８８】
XV(A)部に形成される第１の活性領域９２は、ＰＭＯＳ領域に形成される他のＰＭＯＳトランジスタのソースとして機能する領域である。第１の活性領域９２は、他の第１の活性領域８８，９０等と同様に、ソースコンタクトプラグ１３４、アルミ配線１３６、および、ウェルコンタクトプラグ１３８を介してＮ型高濃度領域８２（基板領域およびＶdd）に接続されている。
【００８９】
ＮＭＯＳ領域には、Ｐ型高濃度領域１４０およびＮ型ソース／ドレイン領域群１４２が形成されている。Ｐ型高濃度領域１４０およびＮ型ソース／ドレイン領域群１４２は、Ｐウェル（図示せず）の表面に設けられていると共に分離酸化膜８６により囲まれている。ＮＭＯＳ領域では、上記のＰウェルがＮＭＯＳトランジスタの基板領域を構成する。
【００９０】
Ｐ型高濃度領域１４０には、接地電位Ｖssが導かれている。Ｐ型高濃度領域１４０に導かれるＶssは、ＮＭＯＳ領域の基板領域であるＰウェルにも導かれる。Ｎ型ソース／ドレイン群１４２には、Ｐ型高濃度領域１４０を介して基板領域（Ｐウェル）と短絡状態とされる第１の活性領域（図１５に示す領域１４４および１４６を含む）と、基板領域と非短絡状態とされる第２の活性領域（図１５に示す領域１４６,１４８および１５０を含む）とが含まれている。
【００９１】
第１の活性領域１４４は、図１６に示す下段のＮＭＯＳトランジスタ１５２のソースとして機能する領域であり、ソースコンタクトプラグ１５４、アルミ配線１５６、および、ウェルコンタクトプラグ１５８を介してＰ型高濃度領域１４０（基板領域およびＶss）に接続されている。第２の活性領域１４６は、図１６に示す下段のＮＭＯＳトランジスタ１５２のドレイン、および、中段のＮＭＯＳトランジスタ１６０のソースとして機能する領域である。第１の活性領域１４４と第２の活性領域１４６との間には、ＮＭＯＳトランジスタ１５２用のゲート電極１６２が設けられている。ゲート電極１６２はコンタクトプラグ１６４を介して第１入力端子Ｖin１に接続されている。
【００９２】
第２の活性領域１４８は、図１６に示す中段のＮＭＯＳトランジスタ１６０のドレイン、および、上段のＮＭＯＳトランジスタ１６６のソースとして機能する領域である。第２の活性領域１４６と第２の活性領域１４８との間には、ＮＭＯＳトランジスタ１６０用のゲート電極１６８が設けられている。ゲート電極１６８はコンタクトプラグ１７０を介して第２入力端子Ｖin２に接続されている。
【００９３】
第２の活性領域１５０は、図１６に示す上段のＮＭＯＳトランジスタ１６６のドレインとして機能する領域であり、ドレインコンタクトプラグ１７２を介して出力用アルミ配線１１０に接続されている。第２の活性領域１４８と第２の活性領域１５０との間には、ＮＭＯＳトランジスタ１６６用のゲート電極１７４が設けられている。ゲート電極１７４はコンタクトプラグ１７６を介して第３入力端子Ｖin３に接続されている。
【００９４】
XV(A)部に形成される第１の活性領域１４６は、ＮＭＯＳ領域に形成される他のＮＭＯＳトランジスタのソースとして機能する領域である。第１の活性領域１４６は、他の第１の活性領域１４４等と同様に、ソースコンタクトプラグ１７８、アルミ配線１８０、および、ウェルコンタクトプラグ１８２を介してＰ型高濃度領域１４０（基板領域およびＶss）に接続されている。
【００９５】
図１７は、トランジスタセルアレイ８０を図１５に示すXVII−XVII直線に沿って切断した際に得られる断面図を示す。半導体装置の製造工程では、シリコン基板上に分離酸化膜８６を形成した後に、ウェハ表面を平坦化するためにＣＭＰ（Chemical Mechanical Polishing)が行われる。トランジスタセルアレイ８０を含むウェハにＣＭＰが施されると、図１７に示す如く、トランジスタセルアレイ８０を取り囲む分離酸化膜８６の表面が、シリコンの活性領域（トランジスタのソース或いはドレインとなる領域）の表面に比して低くなる。
【００９６】
半導体装置の製造工程では、ＣＭＰが実行された後、配線抵抗の低減を目的として、シリコンの活性化領域の表面に金属シリサイド層が形成されることがある。図１７に示す如く、分離酸化膜８６の表面が活性領域１４４の表面に比して低下している状況下で金属シリサイド層２９が形成されると、金属シリサイド層２９によって、活性領域１４４と基板領域とが短絡されることがある。つまり、トランジスタセルアレイ８０を含む半導体装置においては、トランジスタセルアレイ８０の端部に配置される活性領域と基板領域との間に短絡が生ずることがある。
【００９７】
図１５に示す如く、本実施形態の半導体装置において、トランジスタセルアレイ８０の端部には、第１の活性領域８８，８４，１４４および１４６が配置されている。第１の活性領域８８，８４，１４４および１４６は、基板領域と短絡する状態で用いられる領域である。従って、金属シリサイド層２９が形成されることによりそれらの領域が基板領域と短絡しても、トランジスタセルアレイの特性が損なわれることはない。
【００９８】
また、本実施形態の半導体装置において、トランジスタセルアレイ８０の回路パターンは、Ｐ型ソース／ドレイン領域群８４およびＮ型ソース／ドレイン領域群１４２の外側に、Ｎ型高濃度領域８２およびＰ型高濃度領域１４０が配置されるように設定されている。この場合、Ｐ型ソース／ドレイン領域群８４およびＮ型ソース／ドレイン領域群１４２が、トランジスタセルアレイの最も外側に配置される場合に比して、活性領域に隣接する分離酸化膜２２の落ち込みを防止すること、すなわち、活性領域と基板領域の短絡を防止することができる。従って、本実施形態の半導体装置によれば、トランジスタセルアレイ８０の動作不良を有効に防止することができる。
【００９９】
ところで、実施の形態７の半導体装置においては、トランジスタの集積度を高める構造を採用していないが、実施の形態７の半導体装置において、実施の形態１乃至６の何れかの構造を用いてトランジスタの集積度を高めることとしてもよい。
【０１００】
【発明の効果】
この発明は以上説明したように構成されているので、以下に示すような効果を奏する。
請求項１記載の発明によれば、活性領域を外部に接続するための配線構造と、その活性領域を基板領域に短絡させるための配線構造とが、兼用コンタクトプラグにより実現される。このため、本発明によれば、半導体装置において高い集積度を実現することができる。また、本発明によれば、兼用コンタクトプラグが端部に段差を有しているため、活性領域と兼用コンタクトプラグとの間、および、基板領域と兼用コンタクトプラグとの間に、それぞれ、大きな接触面積を確保することができる。
【０１０１】
請求項２記載の発明によれば、活性領域に金属シリサイド層が形成されているため、活性領域に接続される配線の抵抗を小さな値に抑制することができる。
【０１０２】
請求項３記載の発明によれば、兼用コンタクトプラグに接触する部位において活性領域と基板領域とに、それぞれ金属シリサイド層が形成されている。このため、兼用コンタクトと活性領域との間、および、兼用コンタクトと基板領域との間の配線抵抗を小さな値に抑制することができる。更に、本発明においては、活性領域上の金属シリサイド層と、基板領域上の金属シリサイド層とが物理的に離れた位置に形成されるため、両者の相互拡散を防止することができる。このため、本発明によれば、２つの金属シリサイド層に安定した特性を付与することができる。
【０１０３】
請求項４記載の発明によれば、兼用コンタクトプラグと基板領域との接触部に、基板領域に比して高い不純物濃度を有する高濃度領域が形成されている。兼用コンタクトプラグと半導体材料との接触部には、半導体材料が高い不純物濃度を有するほど良好なオーミック特性が得られる。本発明の構造によれば、兼用コンタクトプラグが、高い不純物濃度を有する高濃度領域を介して基板領域と導通するため、兼用コンタクトプラグと基板領域との間に良好な電気特性が得られる。
【０１０４】
請求項５又は６記載の発明によれば、兼用コンタクトプラグに接触する活性領域と高濃度領域とが物理的に離れた位置に形成されている。この場合、両者間に形成される空乏層の距離は、両者が接触して設けられている場合に比して長くなる。ＰＮ接合部における接合容量は、空乏層が長いほど小さくなる。このため、本発明によれば、活性領域と高濃度領域との接合部における接合容量を抑制することができる。
【０１０５】
請求項７記載の発明によれば、トランジスタセルアレイの最も外側に設けられるトランジスタの活性領域のうち、基板領域と短絡した状態で用いられる領域が半導体装置の外側に配置される。半導体装置の周縁部近傍では、分離酸化膜が過剰に研磨され易いため、活性領域と基板領域との短絡が生じ易い。本発明によれば、半導体装置の周縁部に、基板領域と短絡した状態で用いられる活性領域が配置されるため、分離酸化膜が過剰に研磨されても電気的な特性が損なわれることはない。
【０１０６】
請求項８記載の発明によれば、トランジスタセルアレイの外側に高濃度領域が形成される。この場合、トランジスタセルアレイに、半導体装置の中央付近の領域が割り当てられるため、トランジスタアレイの活性領域と基板領域との短絡を防止するうえで有利な状態が形成される。高濃度領域と基板領域とは短絡し易い状態となるが、高濃度領域には基板領域と等しい電位が導かれるため、その短絡により半導体装置の電気特性が損なわれることはない。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置のマスクレイアウトである。
【図２】本発明の実施の形態１の半導体装置の断面図である。
【図３】本発明の実施の形態１の半導体装置の等価回路である。
【図４】本発明の実施の形態２の半導体装置の断面図である。
【図５】本発明の実施の形態２の半導体装置の製造方法を説明するための図である。
【図６】本発明の実施の形態３の半導体装置の断面図である。
【図７】本発明の実施の形態３の半導体装置の製造方法を説明するための図である。
【図８】本発明の実施の形態４の半導体装置の断面図である。
【図９】本発明の実施の形態４の半導体装置の製造方法を説明するための図である。
【図１０】本発明の実施の形態５の半導体装置の断面図である。
【図１１】本発明の実施の形態５の半導体装置の製造方法を説明するための図である。
【図１２】本発明の実施の形態６の半導体装置の断面図である。
【図１３】本発明の実施の形態６の半導体装置の製造方法を説明するための図である。
【図１４】本発明の実施の形態７の半導体装置の主要部の平面図である。
【図１５】図１４に示すトランジスタセルアレイの端部の拡大図である。
【図１６】図１５に示すXV(B)部の等価回路である。
【図１７】図１５に示すトランジスタセルアレイをXVII−XVII直線に沿って切断した際に得られる断面図である。
【図１８】従来の半導体装置のマスクレイアウトである。
【図１９】従来の半導体装置の断面図である。
【符号の説明】
１０シリコン基板、１２Ｎウェル、１４Ｐウェル、１６Ｎ型ソース領域、１８Ｎ型ドレイン領域、２０高濃度領域、２２分離酸化膜、２６ゲート電極、２９金属シリサイド層、３０層間酸化膜、３１コンタクトホール、３２バリアメタル、３４第１コンタクトプラグ、３６第２コンタクトプラグ、３８ウェルコンタクトプラグ、４０，４２アルミ配線、４６兼用コンタクトプラグ、８０トランジスタセルアレイ、８２Ｎ型高濃度領域、８４Ｐ型ソース／ドレイン領域、８８，９０，９２，１４４，１４６第１の活性領域、９４，９６，１４６，１４８，１５０第２の活性領域、１４０Ｐ型高濃度領域、１４２Ｎ型ソース／ドレイン領域。