KR100676347B1 - 에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를포함하는 반도체 장치 - Google Patents

에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를포함하는 반도체 장치 Download PDF

Info

Publication number
KR100676347B1
KR100676347B1 KR1020050019079A KR20050019079A KR100676347B1 KR 100676347 B1 KR100676347 B1 KR 100676347B1 KR 1020050019079 A KR1020050019079 A KR 1020050019079A KR 20050019079 A KR20050019079 A KR 20050019079A KR 100676347 B1 KR100676347 B1 KR 100676347B1
Authority
KR
South Korea
Prior art keywords
region
base
junction
protection structure
emitter
Prior art date
Application number
KR1020050019079A
Other languages
English (en)
Other versions
KR20060043512A (ko
Inventor
다까유끼 가미야
구니히꼬 미쯔오까
Original Assignee
야마하 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 야마하 가부시키가이샤 filed Critical 야마하 가부시키가이샤
Publication of KR20060043512A publication Critical patent/KR20060043512A/ko
Application granted granted Critical
Publication of KR100676347B1 publication Critical patent/KR100676347B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

CMOS-BJT 반도체 장치의 제조 방법은, 반도체 기판 내에 동시에 제1 도전형의 콜렉터 영역 및 상기 제1 도전형의 제1 웰을 형성하는 단계; 반도체 기판 내에, 상기 제1 도전형과 반대인 제2 도전형의 제2 웰을 형성하는 단계; 콜렉터 영역 내에 제2 도전형의 베이스 영역을 형성하는 단계; 상기 제1 및 제2 웰 상에 제1 및 제2 절연 게이트 구조를 형성하고 상기 베이스 영역 상에 상기 절연 게이트 구조와 동일한 구성 요소들을 갖는 접합 보호 구조체를 형성하는 단계; 및 상기 제2 웰에 제1 도전형의 제2 소스/드레인 영역을, 베이스 영역에 제1 도전형의 에미터 영역을 동시에 형성하는 단계 - 상기 접합 보호 구조체 아래로 주표면에 에미터-베이스 접합이 도달함 - 를 포함한다.
반도체 기판, 콜렉터 영역, 필드 절연막, 에미터-베이스 접합, 접합 보호 구조체

Description

에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE INCLUDING BIPOLAR JUNCTION TRANSISTOR WITH PROTECTED EMITTER-BASE JUNCTION}
도 1은 본 발명의 일 실시예에 따른 BiCMOSIC의 바이폴라 접합 트랜지스터 영역을 도시하는 단면도.
도 2는 도 1에 도시된 바이폴라 트랜지스터 영역의 접합 보호 구조체 및 그 근방 부분을 도시하는 확대 단면도.
도 3a 내지 도 3c는 도 1에 도시된 바이폴라 트랜지스터 영역의 접합 보호 구조체 및 전극들의 배치를 도시하는 평면도.
도 4a 및 도 4b 내지 도 10은 본 발명의 실시예에 따른 반도체 장치를 제조하는 방법을 설명하는 단면도.
도 11은 에미터 영역 및 베이스 컨택트 영역의 변경을 나타내는 단면도.
도 12는 베이트 컨택트 영역과 접합 보호 구조체 사이의 배선 변경을 나타내는 단면도.
도 13은 종래의 바이폴라 접합 트랜지스터 제조 방법의 활성 베이스 영역 형성 처리를 도시하는 단면도.
도 14는 도 13의 처리에 이어지는 LOCOS 처리를 도시하는 단면도.
도 15는 도 14에 도시된 처리에 이어지는 폴리실리콘 퇴적 처리 및 산화 실리콘 퇴적 처리를 도시하는 단면도.
도 16은 도 15에 도시된 처리들에 이어지는, 산화 실리콘층 및 폴리실리콘층의 적층을 형성하기 위한 패터닝 처리를 도시하는 단면도.
도 17은 도 16에 도시된 처리에 이어지는 산화 실리콘 퇴적 처리를 도시하는 단면도.
도 18은 도 17에 도시된 처리에 이어지는 에치백 처리를 도시하는 단면도.
도 19는 도 18에 도시된 처리에 이어지는 콜렉터 컨택트 영역 및 에미터 영역의 형성 처리를 도시하는 단면도.
도 20은 도 19에 도시된 처리들에 이어지는 외부 베이스 영역 형성 처리를 도시하는 단면도.
도 21은 도 20에 도시된 처리에 이어지는 산화 실리콘 퇴적 처리를 도시하는 단면도.
도 22는 도 21에 도시된 처리에 이어지는 전극 형성 처리를 도시하는 단면도.
도 23은 본 발명자들의 연구에 따른 바이폴라 접합 트랜지스터의 예를 도시하는 단면도.
도 24는 본 발명자들의 연구에 따른 바이폴라 접합 트랜지스터의 또 다른 예를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
30 : 반도체 기판
33 : 콜렉터 영역
38 : 필드 절연막
40c : 절연 박막
44 : 베이스 영역
50 : 도전층
50B : 접합 보호 구조체
72, 74 : 측벽 스페이서
82 : 에미터 영역
84 : 콜렉터 컨택트 영역
92 : 베이스 컨택트 영역
94 : 층간 절연막
108∼112 : 전극
114 : 배선
116∼120 : 실리사이드층
122 : 실리사이드 형성 금속층
특허 문헌 1 : 일본 특개소 62-86752호 공보
본 출원은 본원에 참조로서 전체 내용이 포함되어 있는, 2004년 3월 8일자로 출원된 일본 특허 공보 제2004-63982호의 우선권에 기초하고 이를 청구한다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 CMOS(complementary MOS) 트랜지스터 및 바이폴라 접합 트랜지스터(BJT)를 포함하는 반도체 장치, 및 그 제조 방법에 관한 것이다.
종래, 바이폴라 접합 트랜지스터의 제법으로서는, 도 13∼도 22에 도시한 제법이 알려져 있다(예를 들면, 참조로서 본원에 포함되어 있는 특허 문헌 1 참조).
도 13에 도시된 처리에서는, 주표면을 갖는 p형 실리콘 기판(1)에서, n형 콜렉터 영역(2)을 주표면으로부터 기판 하부로 형성한다. n형 콜렉터 영역(2)은, CMOS 트랜지스터 영역에서 p 채널 MOS 트랜지스터용 n형 웰을 형성하는 처리와 동일한 처리에 의해 형성된다. 콜렉터 영역(2)의 일부에 대응하는 소자 개구(3a)를 갖는 필드 산화막(3)을 형성한 후, 소자 개구(3a) 내에 노출된 실리콘 표면에는, 얇은 산화막(4)을 형성한다. 산화막(3)은, CMOS 트랜지스터 영역에서 필드 산화막을 형성하는 실리콘의 로컬 산화(LOCOS) 처리와 동일한 처리에 의해 형성하고, 산화막(4)은 CMOS 트랜지스터 영역에서 게이트 산화막을 형성하는 열 산화 처리와 같은 처리에 의해 형성된다.
다음으로, 콜렉터 영역(2)의 표면층에는, 레지스트 마스크층(5) 및 절연막(3)을 마스크로 하는 이온 주입 처리에 의해 p형 활성 베이스 영역(6)을 형성한다. 이 처리시, CMOS 트랜지스터 영역은, 레지스트층(5)으로 마스크된다. 또한, 이온 주입 처리는 주입 이온을 활성화하기 위한 열 처리를 포함하며, 이 열 처리는 1회의 이온 주입의 종료 후, 혹은 복수회의 이온 주입의 종료 후(예를 들면 모든 이온 주입이 행해진 후)에 행해도 된다. 이러한 열 처리 활성화에 대한 설명은, 이하에서는 특히 요구되지 않으면 생략한다.
도 14의 처리에서는, 레지스트층(5)을 마스크로 사용하여 산화막(3, 4)을 선택적으로 에칭하여 활성 베이스 영역(6)의 주요부를 노출시킨다. 이 후, 레지스트층(5)을 제거한다.
도 15의 처리에서는, 기판 상에 폴리실리콘층(7A) 및 산화 실리콘층(8A)을 순차적으로 CVD(Chemical Vapor Deposition)법에 의해 퇴적 형성한다. 폴리실리콘층(7A)에는, 퇴적 후에 에미터 영역 형성용 n형 불순물을 1021㎝-3 의 농도로 도핑한다.
도 16의 처리에서는, 레지스트층(도시 생략)을 마스크로 하는 에칭 처리에 의해 폴리실리콘층(7A) 및 산화 실리콘층(8A)의 적층을 에미터 전극 형상으로 패터닝하여 폴리실리콘층(7A)의 일부(7) 및 산화 실리콘층(8A)의 일부(8)를 적층 상태에서 잔존시킨다.
도 15, 도 16의 처리는, CMOS 트랜지스터 영역에서의 게이트 전극 형성 처리와 동일한 처리를 이용하여 행한다. 도 16에 도시된 처리 후에, CMOS 트랜지스터 영역에서는, n 채널 및 p 채널 MOS 트랜지스터 중 적어도 한쪽의 저농도(p-형 또는 n-형)의 소스-드레인 영역을, 게이트 적층(폴리실리콘층(7) 및 산화 실리콘층(8)의 적층에 상당)을 마스크로 하여 형성한다.
다음으로, 도 17에 도시된 처리에서는, 기판 상면에 산화 실리콘층(9)을 CVD법에 의해 퇴적한다. 도 18에 도시된 처리에서는, 반응성 이온 에칭(RIE)에 의해 산화 실리콘층(9)을 에치백하여 폴리실리콘층(7) 및 산화 실리콘층(8)의 적층의 측벽들에 측벽 스페이서(9a, 9b)를 형성한다. 측벽 스페이서(9a, 9b)는, 모두 산화 실리콘층(9)의 잔존부로 이루어진다. 도 17, 도 18에 도시된 처리들은, CMOS 트랜지스터 영역에서의 측벽 스페이서 형성 처리와 동일한 처리를 이용하여 행한다. 도 18에 도시한 폴리실리콘층(7), 산화 실리콘층(8) 및 측벽 스페이서(9a, 9b)를 포함하는 구조체를, 이하에서는 에미터 전극 구조체(10)로서 표현한다.
도 19에 도시된 처리에서는, 레지스트층(11) 및 절연막(3)을 마스크로 하는 이온 주입 처리에 의해 n+형 콜렉터 컨택트 영역(12)을 콜렉터 영역(2)의 표면층에 형성한다. n+형 영역(12)은, CMOS 트랜지스터 영역에서 n 채널 MOS 트랜지스터의 n+형 소스-드레인 영역을 형성하는 이온 주입 처리와 동일한 처리를 이용하여 형성된다. 레지스트층(11)을 제거한 후, 주입 이온을 활성화하기 위한 열 처리에 의해 에미터 전극 구조체(10)의 폴리실리콘층(7)을 확산원으로서 사용하여, n+형 에미터 영역(13)을 활성 베이스 영역(6)의 표면에 형성한다.
도 20에 도시된 처리에서는, 레지스트층(14)을 마스크로 하는 이온 주입 처리에 의해 활성 베이스 영역(6)의 일부에 중첩되도록 p+형 외부 베이스 영역(15)을 형성한다. p+형 영역(15)은, CMOS 트랜지스터 영역에서 p 채널 MOS 트랜지스터의 p+형 소스-드레인 영역을 형성하는 이온 주입 처리와 동일한 이용하여 형성된다. 이 후, 레지스트층(14)을 제거한다.
도 21에 도시된 처리에서는, 기판 상에 산화 실리콘층(16)을 CVD법에 의해 형성한다.
도 22에 도시된 처리에서는, 산화 실리콘층(16)을 통해 에미터, 베이스, 콜렉터에 대응하는 컨택트 홀(16e, 16b, 16c)을 형성한다. 이 때, 에미터에 대응하는 컨택트 홀(16e)은, 에미터 전극 구조체(10)에서 산화 실리콘층(8)을 제거하여 폴리실리콘층(7)을 노출하도록 형성된다. 이 후, 기판 상면에 Al 합금 등의 금속을 피착하여 그 피착층을 패터닝함으로써 에미터 전극층(17), 베이스 전극층(18), 콜렉터 전극층(19)을 형성한다. 전극층(17, 18, 19)은, 각각 컨택트 홀(16e, 16b, 16c)을 통하여 폴리실리콘층(7), 외부 베이스 영역(15), 콜렉터 컨택트 영역(12)에 접속된다.
도 21에 도시된 처리는, CMOS 트랜지스터 영역에서의 산화 실리콘 퇴적 처리와 동일한 처리를 이용하여 행한다. 또한, 도 22에 도시된 처리는 CMOS 트랜지스터 영역에서의 전극 형성 처리와 동일한 처리를 이용하여 행한다.
상기한 종래 기술은, 바이폴라 트랜지스터 제조 방법에 전용인 처리(CMOS 트랜지스터 처리에서 사용될 수 없는 처리), 즉 도 13의 활성 베이스 영역 형성 처리 와, 도 14의 산화막 제거 처리를 요구하여, 처리수가 증가된다.
또한, 도 16에 도시된 처리에서 폴리실리콘층(7) 및 산화 실리콘층(8)의 적층을 패터닝할 때에 드라이 에칭 처리를 행하면, 활성 베이스 영역(6)의 표면이 에칭에 노출되어 손상을 받는다. 이 때문에, 도 19에 도시한 바와 같이 활성 베이스 영역(6)의 표면에 에미터 영역(13)을 형성하면, 에미터 영역(13)과 베이스 영역(6) 사이의 pn 접합(에미터-베이스 접합)의 누설 전류가 증대하여, 전류 증폭율 hFE의 저하를 초래한다.
본 발명의 목적은, 에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를 포함하는 반도체 장치, 및 그의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, CMOS 트랜지스터 및 에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를 포함하는 반도체 장치, 및 제조 처리수를 과도하게 증가시키지 않는 제조 방법을 제공하는 것이다.
본 발명의 일 특징에 따르면, 바이폴라 접합 트랜지스터를 포함하는 반도체 장치로서, 주표면(principal surface)을 갖는 반도체 기판; 상기 주표면으로부터 상기 반도체 기판에 형성된 제1 도전형의 콜렉터 영역; 상기 주표면으로부터 상기 콜렉터 영역에 형성된, 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역; 상기 주표면으로부터 상기 베이스 영역에 형성되며, 상기 주표면에 도달하는 에미터-베이스 접합을 형성하는, 상기 제1 도전형의 에미터 영역; 및 주표면에 도달하는 상 기 에미터-베이스 접합 위에 형성되고, 상기 주표면 상에 형성된 절연막, 및 상기 절연막 상에 형성된 도전층을 포함하는 접합 보호 구조체를 포함하는 반도체 장치가 제공된다.
바람직하게는, 반도체 장치는, 상기 주표면으로부터 상기 반도체 기판에 형성된 상기 제1 및 제2 도전형의 제1 및 제2 웰; 상기 제1 및 제2 웰 위에 형성되고, 상기 제1 및 제2 웰 위에 형성된 제1 및 제2 게이트 절연막, 상기 제1 및 제2 게이트 절연막 위에 형성되고 측벽을 갖는 제1 및 제2 도전 전극들, 및 상기 제1 및 제2 도전 전극의 측벽들 위에 형성된 제1 및 제2 측벽 스페이서를 포함하는 제1 및 제2 절연 게이트 구조체; 및 상기 제1 및 제2 절연 게이트 구조체의 양측 상의 상기 제1 및 제2 웰에 형성되고, 제1 및 제2 도전형을 갖는 제1 및 제2 소스/드레인 영역들을 포함하는 CMOS 트랜지스터들을 포함하며, 상기 접합 보호 구조체는 구성 요소가 동일하고, 상기 제1 및 제2 절연 게이트 구조 중 하나와 동시에 형성된다. 바람직하게는, 상기 콜렉터 영역 및 상기 제1 웰은 동시에 형성되고, 상기 에미터 영역 및 상기 제2 소스/드레인 영역들은 동시에 형성될 수 있다. 베이스 영역은 베이스 개구에서 주표면에 노출된 표면을 갖고, 접합 보호 구조체는 베이스 개구 내에서 폐루프 구성을 갖고, 에미터 영역은 상기 폐루프 구성에 의해 정의되는 영역에 형성될 수 있고, 접합 보호 구조체 아래로 상기 주표면에 에미터-베이스 접합이 도달한다. 접합 보호 구조체는 베이스 개구에 정의된 베이스 영역을 횡단하고, 에미터 영역은 접합 보호 구조체와 필드 절연막에 의해 정의되는 영역에 형성될 수 있고, 상기 접합 보호 구조체, 및 상기 필드 절연막 아래로 상기 주표면에 에미터-베이스 접합이 도달한다.
본 발명의 다른 특징에 따르면, CMOS 트랜지스터들 및 바이폴라 접합 트랜지스터를 포함하는 반도체 장치의 제조 방법으로서, (a) 주표면을 갖는 반도체 기판을 준비하는 단계; (b-1) 상기 주표면으로부터 상기 반도체 기판에 동시에 제1 도전형의 콜렉터 영역 및 상기 제1 도전형의 제1 웰을 형성하는 단계; (b-2) 상기 주표면으로부터 상기 반도체 기판에 제1 도전형과 반대인 제2 도전형의 제2 웰을 형성하는 단계; (c) 상기 주표면으로부터 상기 콜렉터 영역에 제2 도전형의 베이스 영역을 형성하는 단계; (d) 상기 제1 및 제2 웰 위에 제1 및 제2 절연 게이트 구조체를 형성하고, 상기 베이스 영역 위에 상기 절연 게이트 구조체들 중 하나와 동일한 구성 요소들을 갖는 접합 보호 구조체를 형성하는 단계; (e-1) 상기 제1 절연 게이트 구조체의 양측에서 상기 제1 웰에 상기 제2 도전형의 제1 소스/드레인 영역을 형성하는 단계; (e-2) 상기 제2 절연 게이트 구조체의 양측에서 상기 제2 웰에 제1 도전형의 제2 소스/드레인 영역을 형성하고, 상기 베이스 영역에 제1 도전형의 에미터 영역을 형성하는 단계 - 상기 접합 보호 구조체 아래로 상기 주표면에 에미터-베이스 접합이 도달하고, 상기 제2 소스/드레인 영역과 상기 에미터 전극은 동시에 형성됨 - 를 포함하는 방법이 제공된다.
바람직하게는, 상기 제1 및 제2 절연 게이트 구조 및 상기 접합 보호 구조체는, 주표면 위에 형성된 절연막, 절연막 위에 형성된 도전층, 및 상기 도전층의 양측에 형성된 절연 재료의 측벽 스페이서를 포함한다. 접합 보호 구조가 폐루프 구성을 가지면, 에미터 영역은 폐루프 구성에 의해 둘러싸이는 영역 또는 폐루프 구 성 외부의 영역에 형성될 수 있다. 접합 보호 구조가 필드 절연막의 베이스 개구에 노출된 베이스 영역을 횡단하면, 에미터 영역은 접합 보호 구조체 및 필드 절연막에 의해 정의되는 영역에 형성될 수 있다.
본 제조 방법에 의하면, 단지 베이스 영역 형성 처리만이 특정 바이폴라 접합 트랜지스터 형성 처리이고, 다른 처리들은 CMOS 트랜지스터 형성 처리와 동일하다.
에미터-베이스 pn 접합에서의 누설 전류가 저감될 수 있기 때문에, 전류 증폭율 HFE가 증가될 수 있다. 베이스 저항이 저감될 수 있기 때문에, 고주파수 특성이 향상될 수 있다. 베이스 영역 형성 처리 이외의 처리는 CMOS 트랜지스터 제조 처리와 동일한 처리를 사용하기 때문에, 제조 처리의 수가 저감될 수 있다.
<실시예>
실시예들을 설명하기 전에, 본 발명자들에 의해 예비 연구가 설명된다.
도 23은, 본원 발명자의 연구시 제조된 바이폴라 트랜지스터의 일례를 나타낸다. 이 예에서는 처리수가 저감된다.
p형 실리콘 기판(20)의 일 주표면층에는, n형 콜렉터 영역(21) 및 p형 아이솔레이션 영역(22)을 형성한다. n형 영역(21)은, CMOS 트랜지스터 영역에서 p 채널 MOS 트랜지스터용 n형 웰을 형성하는 이온 주입 처리와 동일한 처리를 이용하여 형성된다. p형 영역(22)은, CMOS 트랜지스터 영역에서 n 채널 MOS 트랜지스터용 p형 웰을 형성하는 이온 주입 처리를 이용하여 n형 영역(21)을 둘러싸도록 형성된 다.
기판(20)의 표면에는 필드 산화막(23)이 형성되며, 필드 산화막(23)은 에미터/베이스 홀(23a) 및 콜렉터 컨택트 홀(23c)을 갖는다. 산화막(23)은, CMOS 트랜지스터 영역에서 필드 산화막을 형성하는 선택 산화 처리를 이용하여 형성된다.
레지스트층(도시 생략)을 마스크로 사용하는 이온 주입 처리에 의해 p형 베이스 영역(24)을 에미터/베이스 홀(23a)에 대응하는 위치에서 n형 영역(21)의 표면층에 형성한다. 이 후, n+형 에미터 영역(25)을 베이스 영역(24)의 일부 영역에 형성함과 함께, n+형 드레인 컨택트 영역(26)을 콜렉터 컨택트 홀(23c)에 대응하는 위치에서 콜렉터 영역(21)의 일부 영역에 형성한다. n+형 영역(25, 26)은, CMOS 트랜지스터 영역에서 n 채널 MOS 트랜지스터의 n+형 소스/드레인 영역을 형성하는 이온 주입 처리를 이용하여 형성된다.
다음으로, 레지스트층(도시 생략)을 마스크로 사용하는 이온 주입 처리에 의해 p+형 베이스 컨택트 영역(27)을 베이스 영역(24)의 다른 영역에 형성한다. p+형 영역(27)은, CMOS 트랜지스터 영역에서 p 채널 MOS 트랜지스터의 p+형 소스/드레인 영역을 형성하는 이온 주입 처리를 이용하여 형성한다.
도 23에 도시된 바이폴라 접합 트랜지스터에 대한 전용 처리는 단지 베이스 영역(24)을 형성하는 처리이기 때문에, 처리수의 저감이 가능하다. 그러나, LDD 구조의 CMOS 트랜지스터 영역에서 각 게이트 전극층의 측벽에 측벽 스페이서를 형성할 때 베이스 영역(24)의 표면이 에칭에 노출됨으로써 손상을 받는다. 따라서, 에미터 영역(25)과 베이스 영역(24) 사이의 pn 접합(에미터-베이스 접합)을 통한 누설 전류가 증대하여, 전류 증폭율 hFE의 저하를 피할 수 없다.
도 24는, 본원 발명자의 연구시 제조된 바이폴라 트랜지스터의 다른 예를 나타낸다. 이 예에서는, 처리수의 저감 외에 에미터-베이스 접합을 통한 누설 전류가 저감된다.
도 24에 도시된 바이폴라 트랜지스터의 특징은, 필드 산화막(23)이 에미터 홀(23e) 및 베이스 컨택트 홀(23b)을 갖도록 형성되고, 홀(23e, 23b)에 각각 대응하는 위치에서 n+형 에미터 영역(25), p+형 베이스 컨택트 영역(27)를 베이스 영역(24)의 표면층에 형성한 것이다. 에미터 영역(25)과 베이스 컨택트 영역(27) 사이에는, 산화막(23)의 일부(23A)가 존재한다.
도 24에 도시한 바이폴라 트랜지스터에서는, 에미터 영역(25)과 베이스 영역(24) 사이의 pn 접합은, 산화막(23)의 하면에서 종단하기 때문에, 에미터 홀(23e) 내의 실리콘 표면이 측벽 스페이서 형성 시에 드라이 에칭에 노출되어도, 에미터-베이스 접합이 손상을 받지 않는다. 따라서, 에미터-베이스 접합을 통한 누설 전류가 저감되어, 전류 증폭율 hFE를 향상시킬 수 있다. 그러나, 에미터 영역(25)과 베이스 컨택트 영역(27)과의 사이에 산화막(23A)가 존재하기 때문에, 베이스 저항이 증대하여, 고주파 특성의 악화를 초래한다.
즉, 베이스 영역(24)을 형성하기 위한 불순물 이온 주입을 산화막(23, 23A)의 형성 후에 행한 경우에는, 산화막(23A)을 통해 n형 영역(21)에 주입되는 불순물량이 감소하여, 베이스 저항이 증대한다. 또한, 베이스 영역(24)을 형성하기 위한 불순물 이온 주입을 산화막(23, 23A)의 형성 전에 행한 경우에는, 통상적으로 바이폴라 트랜지스터로서 npn형이 다용되고, 또한 베이스 영역의 불순물로서 붕소가 다용되고 있기 때문에, 붕소 원자가 산화 처리 중 또는 산화 후의 열 처리 중에 산화막(23A)에 포획되는 편석 현상(segregation phenomenon)이 발생한다. 따라서, 산화막(23A)의 바로 아래에 베이스 영역(24)의 붕소 농도가 저하하여, 베이스 저항이 증대한다.
도 1은, 본 발명의 실시예에 따른 BiCMOSIC(바이폴라 접합 트랜지스터 및 CMOS 트랜지스터를 포함하는 집적 회로)의 바이폴라 접합 트랜지스터 영역를 나타내는 것이다. 도 2는 도 1에 도시된 바이폴라 트랜지스터 영역의 접합 보호 구조체 및 그 근방 영역을 나타내는 확대도이고, 도 3a는 도 1에 도시된 바이폴라 트랜지스터 영역의 접합 보호 구조체 및 전극들의 배치를 도시하고 있다. 도 1은 도 3a의 A-A' 선에 따르는 단면을 나타낸 것이다.
예를 들면 P형 실리콘으로 이루어지는 반도체 기판(30)의 주표면층에는, n형 콜렉터 영역(33)이 형성됨과 함께, n형 영역(33)을 둘러싸도록 p형 아이솔레이션(소자 분리) 영역(35)이 형성되어 있다. n형 영역(33)과 p형 기판(30) 사이 및 n형 영역(33)과 p형 영역(35) 사이에는, pn 접합이 형성되어 있다. n형 영역(33)은, CMOS 트랜지스터 영역에서 p 채널 MOS 트랜지스터용 n형 웰을 형성하는 이온 주입 처리와 동일한 처리를 이용하여 형성된다. P형 영역(35)은, CMOS 트랜지스터 영역에서 n 채널 MOS 트랜지스터용 p형 웰을 형성하는 이온 주입 처리와 동일한 처리를 이용하여 형성된다. p형 기판의 p형 영역은 기판의 전체 영역을 커버할 필요는 없지만, p형 영역의 두께는 적어도 BiCMOSIC가 주 표면측에 형성되게 하면 충분하다.
기판(30)의 주표면에는, 베이스 개구(38c) 및 콜렉터 컨택트 개구(38d)을 갖는 산화 실리콘의 필드 절연막(38)이 형성되어 있다. 절연막(38)은, 일례로서 CMOS 트랜지스터 영역에서 필드 절연막을 형성하는 LOCOS 처리와 동일한 처리를 이용하여 형성된다. 필드 절연막을 형성하기 위한 다른 방법으로서, 기판(30)의 주표면층에 홈을 형성하고, 이 홈에 CVD(chemical vapor deposition)에 의해 산화 실리콘 등의 절연막을 형성하는 방법을 이용해도 된다.
콜렉터 영역(33)의 일부에는, 절연막(38)의 베이스 개구(38c)에 대응하여 이온 주입 처리에 의해 p형 베이스 영역(44)이 형성되어 있다. 베이스 영역(44)의 표면에는, 베이스 영역(44)의 일부(에미터 형성 예정부)를 둘러싸도록 폐루프 구성으로 접합 보호 구조체(50B)가 형성되어 있다.
접합 보호 구조체(50B)는, 도 2에 도시한 바와 같이 산화 실리콘 등의 절연 박막(40c)과, 이 절연 박막(40c) 위에 형성된 도핑된 폴리실리콘 등의 도전층(50)과, 절연 박막(40c) 위에서 도전층(50)의 내측벽 및 외측벽을 덮어 형성된 절연 측벽 스페이서(72, 74)로 이루어지고 있다. 절연 박막(40c), 도전층(50) 및 측벽 스페이서(72, 74)는, CMOS 트랜지스터 영역에 사용되는 게이트 절연막 형성 처리, 게이트 전극 형성 처리 및 측벽 스페이서 처리와 동일한 처리를 이용하여 형성된다.
접합 보호 구조체(50B)의 내측에서 베이스 영역(44)의 일부에는, n+형 에미터 영역(82)이 접합 보호 구조체(50B)를 불순물 도핑에 대한 마스크로 사용하여(접합 보호 구조체(50B)에 대하여 자기 정합적으로) 형성되어 있다. 에미터 영역(82)과 베이스 영역(44) 사이의 에미터-베이스 pn 접합은, 도 1, 도 2에 도시한 바와 같이 접합 보호 구조체(50B)의 절연 박막(40c)의 하면에 종단하고 있다. 즉, 기판 표면의 에미터-베이스 접합은 접합 보호 구조체(50B)로 덮여있고 그것에 의해 보호된다. 콜렉터 영역(33)의 다른 일부에는, 절연막(38)의 콜렉터 컨택트 홀(38d)에 대응하여 n+형 콜렉터 컨택트 영역(84)이 형성되어 있다. n+형 영역(82, 84)은, CMOS 트랜지스터 영역에서 n 채널 MOS 트랜지스터의 n+형 소스/드레인 영역을 형성하는 이온 주입 처리와 동일한 처리를 이용하여 형성된다.
접합 보호 구조체(50B)의 외측에서 베이스 영역(44)의 다른 일부에는, p+형 베이스 컨택트 영역(92)이 접합 보호 구조체(50B)를 불순물 도핑 마스크로 사용하여(접합 보호 구조체(50B)에 대하여 자기 정합적으로) 형성되어 있다. p+형 영역(92)은, CMOS 트랜지스터 영역에서 p 채널 MOS 트랜지스터의 p+형 소스/드레인 영역을 형성하는 이온 주입 처리와 동일한 처리를 이용하여 베이스 영역(44)보다 높은 불순물 농도를 갖도록 형성된다.
기판(30)의 주표면에는, 절연막(38), 접합 보호 구조체(50B), n+형 영역(82, 84) 및 p+형 영역(92)을 피복하여 산화 실리콘 등의 층간 절연막(94)이 형성되어 있다. 절연막(94)에는, 에미터 영역(82), 콜렉터 컨택트 영역(84) 및 베이스 컨택트 영역(92)에 대응하여 컨택트 홀들이 형성되어 있다.
에미터 영역(82)에는, 대응하는 컨택트 홀들을 통하여 에미터 전극(108)이 접속되어 있다. 에미터 전극(108)은, 절연막(94) 위에서는 1개의 층을 형성하고 있지만, 에미터 영역(82)에 대하여 도 3a에 도시한 바와 같이 3x4=12개의 영역에 접속된다. 베이스 컨택트 영역(92)에는, 대응하는 컨택트 홀들을 통하여 베이스 전극(110)이 접속되어 있다. 베이스 전극(110)은, 절연막(94) 위에서는 하나의 층을 이루고 있지만, 베이스 컨택트 영역(92)에 대하여 도 3a에 도시한 바와 같이 5개의 영역에 접속되어 있다. 베이스 전극(110)의 컨택트 영역의 수를 증가시켜, 접합 보호 구조체(50B)를 둘러싸도록 배치해도 된다. 콜렉터 컨택트 영역(84)에는, 대응하는 컨택트 홀을 통하여 콜렉터 전극(112)이 접속되어 있다. 콜렉터 전극(112)은, 절연막(94) 위에서는 하나의 층을 형성하고, 콜렉터 컨택트 영역(84)에 대해서는 도 3a에 도시한 바와 같이 5개의 영역에 접속된다. 반도체와 각 전극 사이의 컨택트의 수는 원한다면 증감될 수 있고, 다수의 컨택트를 사용하는 것이 바람직하다.
절연막(94)을 통해, 접합 보호 구조체(50B)의 도전층(50)의 일부 표면 영역에 대응하는 영역에 컨택트 홀이 형성되어 있다. 이 컨택트 홀을 통하여 배선(114)이 도전층(50)을 베이스 전극(110)에 전기적으로 접속하고 있다. 또한, 절연 막(94) 위에는, 전극(108∼112) 및 배선(114)을 덮어 산화 실리콘, 실리콘 니트라이드 등의 표면 보호막(200)이 형성되어 있다.
바이폴라 접합 트랜지스터 형성시, 폐루프 구성의 접합 보호 구조체(50B)를 불순물 도핑 마스크로 사용하여 에미터 영역(82)을 형성하고, 에미터-베이스 pn 접합을 접합 보호 구조체(50B)의 절연 박막(40c)의 하면에 종단시킨다. 접합 보호 구조체(50B)의 내측에서 베이스 영역(44)의 일부(에미터 형성 예정부)가 드라이 에칭에 노출되어도, 접합 보호 구조체(50B)의 바로 아래 영역은, 드라이 에칭으로부터 보호된다. 이 때문에, 에미터-베이스 pn 접합에서 누설 전류가 저감된다.
또한, 베이스 영역(44)을 형성할 때에 도전형 결정 불순물로서 붕소를 사용해도, 에미터 영역(82)과 베이스 영역(44) 사이의 pn 접합 위에 접합 보호 구조체(50B)를 형성할 때에 편석 현상이 일어나지 않기 때문에, 베이스 영역(44)의 불순물 농도가 저하하지 않는다. 이러한 상태에서, 접합 보호 구조체(50B)를 불순물 도핑 마스크로 사용하여 불순물 농도가 높은 베이스 컨택트 영역(92)을 형성하기 때문에, 베이스 저항이 저감된다.
게다가, 접합 보호 구조체(50B)의 도전층(50)을 배선(114) 및 베이스 전극(110)을 통하여 베이스 컨택트 영역(92)에 접속하도록 했기 때문에, 도전층(50)을 베이스 영역(44)과 실질적으로 동일 전위로 설정할 수 있어, 도전층(50)의 바로 아래의 반도체 표면층에 도전 채널이 형성되는 것을 방지할 수 있다.
도 3b에 도시된 바와 같이, 에미터 영역(82)과 베이스 컨택트 영역(92)의 위 치는 반대로 될 수 있다. 즉, n+형 에미터 영역(82)을 접합 보호 구조체(50B)의 외측에서 베이스 컨택트 영역(92) 대신에 형성할 수 있고, p+형 베이스 컨택트 영역(92)을 접합 보호 구조체의 내측에서 에미터 영역(82) 대신에 형성할 수 있다. 이 경우, 에미터-베이스 pn 접합은, 접합 보호 구조체(50B)의 절연 박막(40c)의 하면과 필드 절연막(38)의 하면에서 종단한다. 전극(108)은 베이스 전극으로 하고, 이 베이스 전극을 배선(114)을 통하여 도전층(50)에 접속한다. 전극(110)은 에미터 전극으로 하고, 이 에미터 전극의 다수의 컨택트를 접합 보호 구조체(50B)에 의해 둘러싸이도록 배치해도 된다.
도 3c에 도시된 바와 같이, 접합 보호 구조체(50B)는 복수의 n+형 에미터 영역(82)을 형성하도록 복수의 영역을 정의하는 폐쇄망 구성을 가질 수 있다. 이러한 구성에 의하면, 멀티 에미터 형식의 바이폴라 접합 트랜지스터를 실현할 수 있다.
다음으로, 도 4a∼도 10을 참조하여 도 1의 바이폴라 접합 트랜지스터의 제법을 CMOS 트랜지스터 제법과 관련하여 설명한다. 도 4a, 도 5, 및 도 6a 내지 도 9a는 도 1의 바이폴라 접합 트랜지스터를 나타내고, 도 4b, 도 6b 내지 도 6d, 및 도 7b 내지 도 9b는, CMOS 트랜지스터를 나타내고 있다.
도 4a 및 도 4b에 도시된 처리에서는, p형 실리콘 반도체 기판(30)을 준비한 후, 기판(30)의 일 주표면에 도 4b에 도시한 바와 같이 n형 웰 영역(32)을 이온 주입 처리에 의해 형성함과 함께, 도 4a에 도시된 바와 같이, 동일한 이온 주입 처리 를 이용하여 기판(30)의 주표면에 n형 콜렉터 영역(33)을 형성한다. 또한, 기판(30)에 도 4b에 도시한 바와 같이 이온 주입 처리에 의해 p형 웰(34)을 형성함과 함께, 동일한 이온 주입 처리를 이용하여 콜렉터 영역(33)에 접하여 이것을 둘러싸도록 p형 아이솔레이션 영역(35)을 형성한다.
다음으로, 기판(30)의 주표면에 LOCOS를 실시함으로써 산화 실리콘의 필드 산화막(38)을 형성한다. 필드 산화막(38)은 도 4b에 도시된 CMOS 트랜지스터 영역의 웰(32, 34)에 대응하는 트랜지스터 개구(38a, 38b), 도 4a에 도시한 바이폴라 접합 트랜지스터 영역에서 콜렉터 영역(33)의 일부에 대응하는 베이스 개구(38c)와 콜렉터 영역(33)의 다른 일부에 대응하는 콜렉터 컨택트 개구(38d)를 갖는다.
이 후, 기판(30)의 주표면에 열 산화 처리를 실시함으로써 도 4b에 도시한 CMOS 트랜지스터 영역에서는 개구(38a, 38b) 내의 반도체 표면에 산화 실리콘으로 이루어지는 게이트 절연막(40a, 40b)을 각각 형성함과 함께, 도 4a에 도시한 바이폴라 접합 트랜지스터 영역에서는 동일한 열 산화 처리를 실시하여 개구(38c, 38d) 내의 반도체 표면에 산화 실리콘으로 이루어지는 절연 박막(40c, 40d)를 형성한다.
도 5에 도시된 처리에서는, 베이스 개구(38c) 및 베이스 개구(38c) 주위 영역의 절연막(38)의 일부를 노출시키는 개구(42c)를 갖는 포토레지스트층(42)을 포토리소그래피 처리에 의해 기판(30)의 상면에 형성한다. CMOS 트랜지스터 영역에서는, 포토레지스트층(42)이 도 4b에 도시한 바와 같이 트랜지스터 개구(38a, 38b) 및 절연막(38)을 피복한다. 포토레지스트층(42)을 불순물 도핑 마스크로 사용하여 붕소(p형 도전형 결정 불순물)의 이온 주입 처리에 의해 베이스 개구(38c)에 대응 하는 컨택트 영역(33)의 일부에 p형 베이스 영역(44)을 형성한다. 이 후, 포토레지스트층(42)을 제거한다. 베이스 영역(44)에 있어서, 중앙부는 절연 박막(40c)을 통하여 붕소 이온이 주입되기 때문에 비교적 깊고, 주변부는 두꺼운 절연막(38)을 통하여 붕소 이온이 주입되기 때문에 비교적 얕다.
도 6a 및 도 6b의 처리에서는, 기판(30)의 상면에 폴리실리콘층을 CVD법에 의해 퇴적한 후, 레지스트층(52)을 마스크로 사용하는 드라이 에칭 처리에 의해 폴리실리콘층을 패터닝한다. 도 6b에 도시된 CMOS 트랜지스터 영역에서는 폴리실리콘층의 잔존부로 이루어지는 게이트 전극층(46, 48)을 게이트 절연막(40a, 40b) 위에 형성함과 함께, 도 6a의 바이폴라 접합 트랜지스터 영역에서는 CMOS 트랜지스터 영역에서 사용된 CVD 처리 및 포토리소그래피/드라이 에칭 처리와 동일한 처리를 이용하여 베이스 영역(44)의 일부를 둘러싸도록 폐루프 구성으로 절연 박막(40c) 위에 폴리실리콘층의 잔존부로 이루어지는 도전층(50)을 형성한다.
도 6c에 도시된 바와 같이,CMOS 트랜지스터 영역에서 트랜지스터 개구(38b)에 대응하는 개구(57b)를 갖는 레지스트층(57)을 기판(30)의 상면에 형성한다. 바이폴라 접합 트랜지스터 영역은 레지스트층(57)으로 피복된다. 게이트 전극(48) 및 절연막(38)을 불순물 도핑 마스크로 사용함으로써, 인(n형 도전형 결정 불순물)의 이온 주입 처리를 실시하여 p형 웰(34)의 표면층에 게이트 전극층(48)의 양측에서 n-형 소스 영역(54) 및 n-형 드레인 영역(56)을 형성한다. 이 처리 동안, 게이트 전극층(폴리실리콘층)(48)에 인이 도핑되기 때문에, 전극층(48)이 약간 저저항 화된다. 이 후, 레지스트층(57)을 제거한다. 드레인 영역은, 통상적으로, LDD 영역이라고 한다. 바이폴라 접합 트랜지스터 영역에서는, 인 이온 주입 처리 시에 도전층(폴리실리콘층)(50)에 인을 도핑하도록 해도 된다.
도 6d에 도시된 처리에서는, 트랜지스터 개구(38a)에 대응하는 개구(58a)를 갖는 레지스트층(58)을 포토리소그래피 처리에 의해 기판(30)의 상면에 형성한다. 이 때, 바이폴라 접합 트랜지스터 영역에는 레지스트층(58)이 피복된다. 게이트 전극층(46) 및 절연막(38)을 불순물 도핑 마스크로 사용함으로써, BF2(p형 도전형 결정 불순물)의 이온 주입 처리에 의해 n형 웰(32)의 표면층에 게이트 전극층(46)의 양측에서 p-형 소스 영역(60) 및 p-형 드레인 영역(62)을 형성한다. 이 때, 게이트 전극층(폴리실리콘층)(46)에 BF2가 도핑되기 때문에, 전극층(46)이 약간 저저항화된다. 이 후, 레지스트층(58)을 제거한다. 드레인 영역(62)은, 통상적으로, LDD 영역이라고 한다.
다음으로, 도 7a 및 도 7b에 도시된 처리에서는, 기판(30)의 상면에 산화 실리콘층을 CVD법에 의해 퇴적한 후, 드라이 에칭 처리에 의해 산화 실리콘층을 에치백한다. 따라서, 도 7b에 도시한 CMOS 트랜지스터 영역에서는 산화 실리콘층의 잔존부로 이루어지는 절연성의 측벽 스페이서(64, 66, 68, 70)를 형성함과 함께, 도 7a에 도시한 바이폴라 접합 트랜지스터 영역에서는 CMOS 트랜지스터 영역에 대해 사용된 산화 실리콘 퇴적 처리 및 드라이 에칭 처리와 동일한 처리를 이용하여 절연성의 측벽 스페이서(72, 74)를 형성한다. 이 드라이 에칭 처리에 있어서, 게이 트 절연막(40a)은, 트랜지스터 개구(38a) 내에서 게이트 전극층(46) 및 측벽 스페이서(64, 66)가 스택되는 게이트 절연막 부분이 잔존하도록 에칭되고, 게이트 절연막(40b)은, 트랜지스터 개구(38b) 내에서 게이트 전극층(48) 및 측벽 스페이서(68, 70)가 스택되는 게이트 절연막 부분이 잔존하도록 에칭되고, 절연 박막(40c)은, 베이스 개구(38c) 내에서 도전층(50) 및 측벽 스페이서(72, 74)가 스택되는 게이트 절연막 부분이 잔존하도록 에칭된다.
측벽 스페이서(64, 66)는, 게이트 절연막(40a) 위에서 게이트 전극층(46)의 측벽들을 덮어 형성된다. 게이트 절연막(40a), 게이트 전극층(46) 및 측벽 스페이서(64, 66)을 포함하는 구조체를, 이하에서는 게이트 전극 구조체(46G)로서 표현한다. 게이트 전극 구조체(46G)는, 트랜지스터 개구(38a) 내에서 웰(32)을 가로지르도록 배치된다. 측벽 스페이서(68, 70)는, 게이트 절연막(40b) 위에서 게이트 전극층(48)의 측벽들을 덮어 형성된다. 게이트 절연막(40b), 게이트 전극층(48) 및 측벽 스페이서(68, 70)를 포함하는 구조체를, 이하에서는 게이트 전극 구조체(48G)로서 표현한다. 게이트 전극 구조체(48G)는, 트랜지스터 개구(38b) 내에서 웰(34)을 가로지르도록 형성된다. 측벽 스페이서(72, 74)는, 절연 박막(40c) 위에서 도전층(50)의 측벽들을 덮어 폐루프 구성으로 형성된다. 절연 박막(40c), 도전층(50) 및 측벽 스페이서(72, 74)를 포함하는 구조체를, 이하에서는 접합 보호 구조체(50B)로서 표현한다. 접합 보호 구조체(50B)는, 베이스 개구(38c) 내에서 베이스 영역(44)의 일부를 둘러싸도록 폐루프 구성으로 형성된다.
다음으로, 도 8a 및 도 8b의 처리에서는, 도 8b에 도시한 바와 같이 트랜지 스터 개구(38b)에 대응하는 개구(76b)를 가짐과 함께 도 8a에 도시한 바와 같이 접합 보호 구조체(50B)의 내측 개구(50b)(베이스 홀(38c)의 일부)에 대응하는 개구(76c)와 콜렉터 컨택트 홀(38d)에 대응하는 개구(76d)를 갖는 레지스트층(76)을 포토리소그래피 처리에 의해 기판(30)의 상면에 형성한다. 이 때, 레지스트층(76)의 개구(76c)는, 접합 보호 구조체(50B)의 도전층(50)을 노출하도록 형성된다. 그리고, 레지스트층(76)과, 게이트 전극 구조체(48G)와, 접합 보호 구조체(50B)와, 절연막(38)을 불순물 도핑 마스크로 사용하여 비소(n형 도전형 결정 불순물)의 이온 주입 처리가 수행된다. 이에 의해 도 8b에 도시된 CMOS 트랜지스터 영역에서는 게이트 전극 구조체(48G)의 양측에서 n-형 소스 영역(54) 및 n-형 드레인 영역(56)에 중첩하는 n+형 소스 영역(78) 및 n+형 드레인 영역(80)을 형성한다. 도 8a의 바이폴라 접합 트랜지스터 영역에서는, CMOS 트랜지스터 영역에 대해 사용된 이온 주입 처리와 동일한 처리를 이용하여 접합 보호 구조체(50B)의 내측 개구(50b)에 대응하는 영역에서 베이스 영역(44)의 일부에 n+형 에미터 영역(82)을 형성함과 함께 콜렉터 컨택트 개구(38d)에 대응하는 영역의 n+형 콜렉터 컨택트 영역(84)을 형성한다. 에미터 영역(82)과 베이스 영역(44) 사이의 pn 접합은, 특별히 주입 이온 활성화를 위한 열 처리를 거친 후에 접합 보호 구조체(50B)의 절연 박막(40c)의 하면에 종단한다. 또한, 게이트 전극 구조체(48G)의 게이트 전극층(48)과, 접합 보호 구조체(50B)의 도전층(폴리실리콘층)(50)에 비소가 도핑되기 때문에, 전극층(48) 및 도전 층(50)이 저저항화된다. 이 후, 레지스트층(76)을 제거한다.
도 9a 및 도 9b에 도시된 처리에서는, 도 9b에 도시한 바와 같이 트랜지스터 개구(38a)에 대응하는 개구(86a)를 가짐과 함께 도 9a에 도시한 바와 같이 접합 보호 구조체(50B)의 외측 개구(50c)(베이스 홀(38c)의 다른 일부)에 대응하는 개구(86c)를 갖는 레지스트층(86)을 포토리소그래피 처리에 의해 기판(30)의 상면에 형성한다. 레지스트층(86)과, 게이트 전극 구조체(46G)와, 접합 보호 구조체(50B)와, 절연막(38)을 불순물 도핑 마스크로 사용하여 BF2의 이온 주입 처리를 수행한다. 이에 의해 도 9b에 도시된 CMOS 트랜지스터 영역에서는 게이트 전극 구조체(46G)의 양측에서 p-형 소스 영역(60) 및 p-형 드레인 영역(62)과 각각 중첩하는 p+형 소스 영역(88) 및 p+형 드레인 영역(90)을 형성한다. 도 9a에 도시한 바이폴라 접합 트랜지스터 영역에서는 CMOS 트랜지스터 영역에 대해 사용된 이온 주입 처리와 동일한 처리를 이용하여 p+형 베이스 컨택트 영역(92)을 접합 보호 구조체(50B)의 외측 개구(50c)에 대응하는 영역에서 베이스 영역(44)의 다른 일부에 형성한다. 게이트 전극 구조체(46G)의 게이트 전극층(46)에 BF2가 도핑되기 때문에, 전극층(46)이 저저항화된다. 이 후, 레지스트층(86)을 제거한다.
다음으로, 도 10(도 1도 참조)의 처리에서는, 기판(30)의 상면에 절연막(38), 게이트 전극 구조체(46G, 48G), 접합 보호 구조체(50B), n+형 영역(78, 80, 82, 84) 및 p+형 영역(88, 90, 92)를 덮어, 예를 들면 산화 실리콘으로 이루어지는 층간 절연막(94)을 CVD법에 의해 형성한다. 절연막(94)을 통해, 레지스트층을 마스크로 이용하는 드라이 에칭 처리에 의해 소스 영역(78, 88), 드레인 영역(80, 90), 게이트 전극층(46, 48), 에미터 영역(82), 베이스 컨택트 영역(92), 콜렉터 컨택트 영역(84) 및 도전층(50)에 대응하는 영역에 컨택트 홀들을 형성하다.
기판(30)의 상면에 Al계 합금 등의 도전층을 스퍼터법 등에 의해 퇴적한 후, 레지스트층을 마스크로 사용하는 드라이 에칭 처리에 의해 도전층을 패터닝함으로써 소스 전극(96, 102), 드레인 전극(98, 104), 게이트 배선(100, 106), 에미터 전극(108), 베이스 전극(110), 콜렉터 전극(112) 및 배선(114)을 형성한다. 소스 전극(96, 102)은, 대응하는 컨택트 홀을 통하여 소스 영역(78, 88)에 각각 접속된다. 드레인 전극(98, 104)은, 대응하는 컨택트 홀을 통하여 드레인 영역(80, 90)에 각각 접속된다. 게이트 배선(100, 106)은, 대응하는 컨택트 홀을 통하여 게이트 전극층(48, 46)에 각각 접속된다. 에미터 전극(108), 베이스 전극(110) 및 콜렉터 전극(112)은, 대응하는 컨택트 홀을 통하여 에미터 영역(82), 베이스 컨택트 영역(92) 및 콜렉터 컨택트 영역(84)에 각각 접속된다. 배선(114)은, 대응하는 컨택트 홀을 통하여 도전층(50)에 접속되어, 도전층(50)을 베이스 전극(110)에 접속한다.
상기한 바이폴라 접합 트랜지스터의 제법에 따르면, 도 5에 도시한 베이스 영역 형성 처리만이 바이폴라 접합 트랜지스터 전용의 처리이고, 다른 처리는 CMOS 트랜지스터 제조 처리와 동일하기 때문에, 처리수가 상당히 감소될 수 있다.
도 11은 에미터 영역 및 베이스 컨택트 영역의 변형예를 나타낸다. 도 11에서, 도 1, 도 2와 마찬가지의 부분에는 마찬가지의 부호를 붙여 상세한 설명을 생략한다.
도 11에 도시한 바이폴라 접합 트랜지스터가 도 1, 도 2에 도시한 것과 서로 다른 점은, 필드 절연막(38)의 베이스 개구(38c) 내에서 베이스 영역을 가로지르도록 접합 보호 구조체(50B)를 형성하고, 접합 보호 구조체(50B)(및 레지스트 마스크)를 불순물 도핑 마스크로 사용하여(접합 보호 구조체(50B)에 대하여 자기 정합적으로) n+형 에미터 영역(82) 및 p+형 베이스 컨택트 영역(92)을 형성한다는 점이다.
접합 보호 구조체(50B)에서, 절연 박막(40c), 도전층(50) 및 측벽 스페이서(72, 74)는, 모두 베이스 영역을 가로지르도록 형성되어 있다. 에미터 영역(82) 및 베이스 컨택트 영역(92)은, 접합 보호 구조체(50B)의 반대측에서 베이스 영역의 일부들에 형성되어 있다.
에미터 영역(82) 및 베이스 영역(44) 사이의 pn 접합은, 접합 보호 구조체(50B)의 절연 박막(40c)의 하면 및 절연막(38)의 하면에 종단하도록 형성되어 있다. 따라서, 측벽 스페이서(72, 74)를 형성할 때에 접합 보호 구조체(50B)의 한쪽측에서 베이스 영역(44)의 일부(에미터 형성 예정부)가 드라이 에칭에 노출되어도, 접합 보호 구조체(50B)의 바로 아래 영역 및 절연막(38)의 바로 아래 영역은, 드라이 에칭으로부터 보호된다. 따라서, 에미터-베이스 pn 접합의 누설 전류가 저감될 수 있다.
또한, 베이스 영역(44)을 형성할 때에 도전형 결정 불순물로서 붕소를 사용해도, 접합 보호 구조체(50B)를 베이스 영역(44) 위에 형성할 때에 편석 현상이 일어나지 않기 때문에, 베이스 영역(44)의 불순물 농도가 저하하지 않는다. 이러한 상태에서, 접합 보호 구조체(50B)를 불순물 도핑 마스크로 사용하여 불순물 농도가 높은 베이스 컨택트 영역(92)을 형성하기 때문에, 베이스 저항이 저감될 수 있다.
또한, 접합 보호 구조체(50B)의 도전층(50)을 도 1에 도시한 바와 같이 하여 배선(114) 및 베이스 전극(110)을 통하여 베이스 컨택트 영역(92)에 접속하여, 도전층(50)을 베이스 영역(44)과 실질적으로 동일 전위로 할 수 있고, 도전층(50)의 바로 아래의 반도체 표면에 도전 채널이 형성되는 것을 방지할 수 있다.
도 11에 도시된 바이폴라 접합 트랜지스터를 제작할 때에는, 도 4a∼도 10에 관하여 상기한 바이폴라 접합 트랜지스터의 제법에 있어서, 도 6a, 도 7a에 도시된 접합 보호 구조체 형성 처리에서 접합 보호 구조체(50B)의 패턴을 베이스 영역(44)의 일부를 둘러싸는 폐루프 구성으로부터 베이스 영역(44)을 가로지르는 스트라이프 패턴으로 변경하기 때문에, 도 4a∼도 10에 관하여 전술한 제법과 마찬가지로 적은 처리수로 도 11의 바이폴라 접합 트랜지스터를 제작할 수 있다.
도 11에 도시된 바와 같은 바이폴라 접합 트랜지스터에서는, 접합 보호 구조체(50B)의 하방에서 에미터 영역(82)의 일측에 n-형 에미터 영역(55)을 형성하고, 접합 보호 구조체(50B)의 하방에서 베이스 컨택트 영역(92)의 일측에 p-형 베이스 컨택트 영역(63)을 형성할 수 있다. 이러한 구조체를 형성하기 위해서는, 도 6c에 도시된 처리에서 형성된 레지스트층(57)을 도 8a에 도시된 레지스트층(76)과 마찬가지의 마스크 패턴을 갖도록 변경할 수 있다. 그 후, 이 레지스트층(57)을 불순물 도핑 마스크로 사용하여 n-형 영역(54, 56)을 형성하는 인 이온 주입 처리와 동일한 처리를 이용하여 n-형 에미터 영역(55)(및 n-형 콜렉터 컨택트 영역을 형성할 수 있다. 인은 또한 도전층(50)에 도핑될 수 있다. 또한, 도 6d에 도시된 처리에서, 레지스트층(58)을 도 9a에 도시된 레지스트층(86)과 마찬가지의 마스크 패턴을 갖도록 형성할 수 있다. 그 후, 이 레지스트층(58)을 불순물 도핑 마스크로 이용함으로써, p-형 영역(60, 62)을 형성하는 BF2의 이온 주입 처리와 동일한 처리를 이용하여 p-형 베이스 컨택트 영역(63)을 형성한다.
상기한 바와 같이 에미터 영역(55) 및 베이스 컨택트 영역(63)을 형성하기 때문에, 도 8a 및 도 6c에 도시된 처리와 도 9a 및 도 6d에 도시된 처리에 동일한 포토 마스크를 사용할 수 있다. 포토 마스크의 수는 저감될 수 있다. 또한, n-형 영역(57)을 형성할 때에 도전층(50)의 인도핑은 생략할 수도 있다. 또한, 에미터 영역(55) 또는 베이스 컨택트 영역(63)중 어느 하나만이 형성될 수 있다. pn 접합을 접함 보호 구조체 하부에 깊에 위치시키는 것이 에미터 영역(55)에 효과적이다.
도 12는, 베이스 컨택트 영역 및 접합 보호 구조체 사이의 배선의 변형예를 나타낸다. 도 12에서, 도 1, 도 2와 마찬가지의 부분에는 마찬가지의 부호를 붙여 상세한 설명을 생략한다.
도 12에 도시한 바이폴라 접합 트랜지스터가 도 1, 도 2에 도시한 것과 서로 다른 점은, 에미터 영역(82), 베이스 컨택트 영역(92) 및 접합 보호 구조체(50B)의 도전층(50) 위에 티타늄 실리사이드 등의 고융점 금속 실리사이드층(116, 118, 120)을 각각 형성함과 함께 실리사이드층(118, 120)을 티타늄 등의 실리사이드 형성 금속층(122)에 의해 상호 접속하고, 에미터 전극(108) 및 베이스 전극(110)을 실리사이드층(116, 118)에 각각 접속한 것이다. 도 1의 바이폴라 접합 트랜지스터에서의 배선(114)과 마찬가지로, 도전층(50)의 바로 아래의 반도체 표면층에 도전 채널이 형성되는 것을 방지할 수 있고, 또한 에미터 전극(108) 및 베이스 전극(110)을 에미터 영역(82) 및 베이스 컨택트 영역(92)에 대하여 각각 낮은 컨택트 저항으로 접속할 수 있다.
도 12에 도시된 전극/배선 구조는, 소위 살리사이드 처리(salicide process)에 의해 실현 가능하다. 즉, 도 9a 및 도 9b에 도시된 처리에서 레지스트층(86)을 제거한 후, 기판(30)의 상면에 실리사이드 형성 금속층으로서 예를 들면 티타늄층을 스퍼터법 등에 의해 퇴적한다. 그리고, 실리사이드화를 위한 열 처리를 기판(30)에 실시함으로써 티타늄층을 게이트 전극층(46, 48), 도전층(50), n+ 형 영역(78, 80, 82, 84) 및 p+형 영역(88, 90, 92)과 각각 반응시켜 실리사이드층을 형성한다. 이 후, 실리사이드층(118, 120) 간의 실리사이드 형성 금속층(122)을 잔존시키도록 미반응의 실리사이드 형성 금속층을 선택 에칭 처리에 의해 제거한다.
도 12를 참조하여 설명된 전극/배선 구조 및 살리사이드 처리는, 도 11에 도시된 바이폴라 접합 트랜지스터에도 적용될 수 있다.
본 발명은, 바람직한 실시예와 함께 설명되었다. 본 발명은, 상기한 실시예에 한정되지 않는다. 본 기술 분야의 당업자들에게 각종 수정, 변경, 조합 등이 이루어질 수 있음이 명백하다. 예를 들면, 본 발명은, npn형의 바이폴라 접합 트랜지스터에 한정하지 않고, pnp형의 바이폴라 접합 트랜지스터에도 적용 가능하다.
본 발명에 의하면, 에미터-베이스 pn 접합에서의 누설 전류가 저감될 수 있기 때문에, 전류 증폭율 HFE가 증가될 수 있다. 베이스 저항이 저감될 수 있기 때문에, 고주파수 특성이 향상될 수 있다. 베이스 영역 형성 처리 이외의 처리는 CMOS 트랜지스터 제조 처리와 동일한 처리를 사용하기 때문에, 제조 처리의 수가 저감될 수 있다.

Claims (24)

  1. 바이폴라 접합 트랜지스터를 포함하는 반도체 장치로서,
    주표면(principal surface)을 갖는 반도체 기판;
    상기 주표면으로부터 상기 반도체 기판 내에 형성된 제1 도전형의 콜렉터 영역;
    상기 주표면으로부터 상기 콜렉터 영역 내에 형성된, 상기 제1 도전형과 반대인 제2 도전형의 베이스 영역;
    상기 주표면으로부터 상기 베이스 영역 내에 형성되며, 상기 주표면에 도달하는 에미터-베이스 접합을 형성하는, 상기 제1 도전형의 에미터 영역; 및
    상기 주표면에 도달하는 상기 에미터-베이스 접합 위에 형성되고, 상기 주표면 상에 형성된 절연막, 및 상기 절연막 상에 형성된 도전층을 포함하는 접합 보호 구조체를 포함하고,
    상기 접합 보호 구조체는 상기 에미터 영역을 둘러싸도록 형성된
    반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 기판의 상기 주표면 상에 형성되고, 상기 베이스 영역 상에 베이스 개구를 갖고, 상기 베이스 영역 외부의 상기 콜렉터 영역의 일부 상에 콜렉터 개구를 갖는 필드 절연막을 더 포함하는 반도체 장치.
  3. 제2항에 있어서,
    상기 콜렉터 영역의 일부에 형성되고, 상기 콜렉터 개구에 노출되고, 상기 콜렉터 영역보다 상기 제1 도전형의 불순물 농도가 높은 콜렉터 컨택트 영역, 및 상기 에미터 영역 외부의 상기 베이스 개구에 노출된 상기 베이스 영역의 일부에 형성되고, 상기 베이스 영역보다 상기 제2 도전형의 불순물 농도가 높은 베이스 컨택트 영역을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 주표면으로부터 상기 반도체 기판 내에 형성된 상기 제1 및 제2 도전형의 제1 및 제2 웰;
    상기 제1 및 제2 웰 상에 형성되고, 상기 제1 및 제2 웰 상에 형성된 제1 및 제2 게이트 절연막, 상기 제1 및 제2 게이트 절연막 상에 형성된 제1 및 제2 도전 전극, 및 상기 제1 및 제2 도전 전극의 측벽들 상에 형성된 제1 및 제2 측벽 스페이서를 포함하는 제1 및 제2 절연 게이트 구조체; 및
    상기 제1 및 제2 절연 게이트 구조체의 양측에서 상기 제1 및 제2 웰에 형성되고, 제2 및 제1 도전형을 갖는 제1 및 제2 소스/드레인 영역들
    을 포함하는 CMOS 트랜지스터들을 더 포함하고,
    상기 접합 보호 구조체는 상기 제1 및 제2 절연 게이트 구조체들 중 하나와 구성 요소가 동일하고, 동시에 형성되는 반도체 장치.
  5. 제4항에 있어서,
    상기 콜렉터 영역 및 상기 제1 웰은 동시에 형성되고, 상기 에미터 영역 및 상기 제2 소스/드레인 영역들은 동시에 형성되는 반도체 장치.
  6. 제4항에 있어서,
    상기 베이스 영역 위에 베이스 개구를 갖고, 상기 베이스 영역 외부의 상기 콜렉터 영역 위에 콜렉터 개구를 갖고, 상기 제1 및 제2 웰 위에 제1 및 제2 MOS 트랜지스터 개구를 갖는 필드 절연막을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 베이스 영역은 상기 베이스 개구 내에 상기 주표면에 노출된 표면을 갖고, 상기 접합 보호 구조체는 상기 베이스 개구 내에서 폐루프(closed loop) 구성을 갖고, 상기 에미터 영역은 상기 폐루프 구성에 의해 정의되는 영역에 형성되고, 상기 접합 보호 구조체 아래로 상기 주표면에 에미터-베이스 접합이 도달하는 반도체 장치.
  8. 제6항에 있어서,
    상기 베이스 영역은 상기 베이스 개구 내에 상기 주표면에 노출되는 표면을 갖고, 상기 접합 보호 구조체는 상기 베이스 개구 내부에 복수의 영역을 정의하는 폐쇄망 구성을 갖고, 상기 에미터 영역은 상기 폐쇄망(closed network) 구성에 의 해 정의되는 상기 복수의 영역에 형성되고, 상기 접합 보호 구조체 아래로 상기 주표면에 에미터-베이스 접합이 도달하는 반도체 장치.
  9. 제6항에 있어서,
    상기 베이스 영역은 상기 베이스 개구 내에 상기 주표면에 노출되는 표면을 갖고, 상기 접합 보호 구조체는 상기 베이스 개구 내부에 폐루프 구성을 갖고, 상기 에미터 영역은 상기 폐루프 구성과 상기 필드 절연막 사이에 정의되는 영역 내에 형성되고, 상기 필드 절연막과 상기 접합 보호 구조체 아래로 상기 주표면에 에미터-베이스 접합이 도달하는 반도체 장치.
  10. 제6항에 있어서,
    상기 접합 보호 구조체는 상기 베이스 개구 내에 정의된 상기 베이스 영역을 횡단하고, 상기 에미터 영역은 상기 접합 보호 구조체와 상기 필드 절연막에 의해 정의되는 영역 내에 형성되고, 상기 접합 보호 구조체 및 상기 필드 절연막 아래로 상기 주표면에 에미터-베이스 접합이 도달하는 반도체 장치.
  11. 제4항에 있어서,
    상기 접합 보호 구조체의 상기 도전 전극과 상기 베이스 영역을 전기적으로 접속시키는 로컬 상호 접속을 더 포함하는 반도체 장치.
  12. 제11항에 있어서,
    상기 반도체 기판은 실리콘으로 형성되고, 상기 로컬 상호 접속은 상기 베이스 영역 상에 형성된, 실리콘 및 실리사이드 금속으로 이루어진 실리사이드층, 및 상기 측벽 스페이서들 중 하나에 형성된, 상기 실리사이드 금속으로 이루어진 상호 접속 부분을 포함하는 반도체 장치.
  13. CMOS 트랜지스터들 및 바이폴라 접합 트랜지스터를 포함하는 반도체 장치의 제조 방법으로서,
    (a) 주표면을 갖는 반도체 기판을 준비하는 단계;
    (b-1) 상기 주표면으로부터 상기 반도체 기판 내에 동시에 제1 도전형의 콜렉터 영역 및 상기 제1 도전형의 제1 웰을 형성하는 단계;
    (b-2) 상기 주표면으로부터 상기 반도체 기판 내에 상기 제1 도전형과 반대인 제2 도전형의 제2 웰을 형성하는 단계;
    (c) 상기 주표면으로부터 상기 콜렉터 영역 내에 상기 제2 도전형의 베이스 영역을 형성하는 단계;
    (d) 상기 제1 및 제2 웰 상에 제1 및 제2 절연 게이트 구조체를 형성하고, 상기 베이스 영역 상에 상기 절연 게이트 구조체들 중 하나와 동일한 구성 요소들을 갖는 접합 보호 구조체를 형성하는 단계;
    (e-1) 상기 제1 절연 게이트 구조체의 양측에서 상기 제1 웰 내에 상기 제2 도전형의 제1 소스/드레인 영역을 형성하는 단계;
    (e-2) 상기 제2 절연 게이트 구조체의 양측에서 상기 제2 웰 내에 상기 제1 도전형의 제2 소스/드레인 영역을 형성하고, 상기 베이스 영역 내에 상기 제1 도전형의 에미터 영역을 형성하는 단계 - 상기 접합 보호 구조체 아래로 상기 주표면에 에미터-베이스 접합이 도달하고, 상기 제2 소스/드레인 영역과 상기 에미터 영역은 동시에 형성됨 -
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 베이스 영역 위에 베이스 개구를 갖고, 상기 베이스 영역 외부의 상기 콜렉터 영역 위에 콜렉터 개구를 갖고, 상기 제1 및 제2 웰 위에 제1 및 제2 MOS 트랜지스터 개구를 갖는 필드 절연막을 형성하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서,
    상기 제1 및 제2 절연 게이트 구조체 및 상기 접합 보호 구조체는, 상기 주표면 상에 형성된 절연막, 상기 절연막 상에 형성된 도전층, 및 상기 도전층의 측벽들에 형성된 절연 재료의 측벽 스페이서들을 포함하는 방법.
  16. 제15항에 있어서,
    상기 단계 (d)는,
    (d-1) 상기 기판의 상기 주표면 상에 게이트 절연막을 형성하는 단계;
    (d-2) 상기 게이트 절연막 상에 도전층을 형성하는 단계;
    (d-3) 상기 도전막을 패터닝하여 측벽들을 갖는 상기 도전층과 도전 전극들을 형성하는 단계; 및
    (d-4) 상기 도전 전극들과 상기 도전층의 상기 측벽들 상에 상기 측벽 스페이서들을 형성하는 단계
    를 포함하는 방법.
  17. 제16항에 있어서,
    상기 단계 (e-2)는,
    (e-2-1) 상기 단계 (d-3) 후에 상기 제2 웰에 상기 제1 도전형의 불순물을 도핑하여 도핑량이 적은 드레인 영역들을 형성하는 단계; 및
    (e-2-2) 상기 단계 (d-4) 후에, 상기 제2 웰과 상기 베이스 영역에 상기 제1 도전형의 불순물을 도핑하여 도핑량이 많은 소스/드레인 영역들 및 상기 에미터 영역을 형성하는 단계
    를 포함하는 방법.
  18. 제16항에 있어서,
    상기 단계 (e-1)은,
    (e-1-1) 상기 단계 (d-3) 후에 상기 제1 웰에 상기 제2 도전형의 불순물을 도핑하여 도핑량이 적은 영역들을 형성하는 단계; 및
    (e-1-2) 상기 단계 (d-4) 후에, 상기 제1 웰에 상기 제2 도전형의 불순물을 도핑하여 도핑량이 많은 소스/드레인 영역들을 형성하는 단계
    를 포함하는 방법.
  19. 제15항에 있어서,
    상기 단계 (d)는 상기 베이스 개구에 폐루프 구성으로 상기 접합 보호 구조체를 형성하고, 상기 단계 (e-2)는 상기 폐루프 구성에 의해 포위되는 영역에 상기 에미터 영역을 형성하는 방법.
  20. 제15항에 있어서,
    상기 단계 (d)는 상기 베이스 개구에 폐루프 구성으로 상기 접합 보호 구조체를 형성하고, 상기 단계 (e-2)는 상기 필드 절연막과 상기 폐루프 구성 사이의 영역에 상기 에미터 영역을 형성하는 방법.
  21. 제15항에 있어서,
    상기 단계 (d)는 상기 베이스 개구 내부에 복수의 영역을 정의하는 폐쇄망 구성의 상기 접합 보호 구조체를 형성하고, 상기 단계 (e-2)는 상기 폐쇄망 구성에 의해 정의되는 상기 복수의 영역 내에 상기 에미터 영역을 형성하고, 상기 접합 보호 구조체 아래로 상기 주표면에 에미터-베이스 접합이 도달하는 방법.
  22. 제15항에 있어서,
    상기 단계 (d)는 상기 베이스 개구에 노출된 베이스 영역을 횡단하는 상기 접합 보호 구조체를 형성하고, 상기 단계 (e-2)는 상기 접합 보호 구조체와 상기 필드 절연막에 의해 정의되는 영역에 상기 에미터 영역을 형성하는 방법.
  23. 제15항에 있어서,
    상기 접합 보호 구조체의 상기 도전 전극과 상기 베이스 영역을 전기적으로 접속시키는 로컬 상호 접속을 형성하는 단계를 더 포함하는 방법.
  24. 제23항에 있어서,
    상기 반도체 기판은 실리콘으로 형성되고, 상기 로컬 상호 접속은 상기 베이스 영역 상에 형성된, 실리콘 및 실리사이드 금속으로 이루어지는 실리사이드층, 및 상기 측벽 스페이서들 중 하나에 형성되는, 상기 실리사이드 금속으로 이루어지는 상호 접속 부분을 포함하는 방법.
KR1020050019079A 2004-03-08 2005-03-08 에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를포함하는 반도체 장치 KR100676347B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004063982A JP2005252158A (ja) 2004-03-08 2004-03-08 バイポーラトランジスタとその製法
JPJP-P-2004-00063982 2004-03-08

Publications (2)

Publication Number Publication Date
KR20060043512A KR20060043512A (ko) 2006-05-15
KR100676347B1 true KR100676347B1 (ko) 2007-02-01

Family

ID=34909333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050019079A KR100676347B1 (ko) 2004-03-08 2005-03-08 에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를포함하는 반도체 장치

Country Status (5)

Country Link
US (2) US7547948B2 (ko)
JP (1) JP2005252158A (ko)
KR (1) KR100676347B1 (ko)
CN (2) CN100594616C (ko)
TW (1) TWI261321B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7767511B2 (en) * 2007-06-21 2010-08-03 Texas Instruments Incorporated Semiconductor device manufactured using a method to improve gate doping while maintaining good gate profile
US8030151B2 (en) * 2009-03-27 2011-10-04 National Semiconductor Corporation Configuration and fabrication of semiconductor structure having bipolar junction transistor in which non-monocrystalline semiconductor spacing portion controls base-link length
US8299532B2 (en) * 2009-08-20 2012-10-30 United Microelectronics Corp. ESD protection device structure
CN102130151B (zh) * 2010-01-18 2013-01-09 上海华虹Nec电子有限公司 双极晶体管
KR101655348B1 (ko) 2012-02-29 2016-09-07 가부시키가이샤 무라타 세이사쿠쇼 도전성 페이스트, 및 전자부품, 그리고 전자부품의 제조방법
CN104733457B (zh) * 2013-12-18 2017-12-01 旺宏电子股份有限公司 半导体元件及其制造方法
CN104332404B (zh) * 2014-09-25 2017-10-24 上海华虹宏力半导体制造有限公司 Cmos工艺制造双极型晶体管的方法及双极型晶体管
CN105912069B (zh) * 2016-06-27 2018-05-01 无锡中感微电子股份有限公司 一种双极型晶体管和电流偏置电路
CN114784094A (zh) 2017-05-05 2022-07-22 联华电子股份有限公司 双极性晶体管
CN111211166B (zh) * 2020-02-25 2023-11-14 上海华力集成电路制造有限公司 一种bjt器件结构

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0712064B2 (ja) 1985-10-11 1995-02-08 松下電子工業株式会社 半導体集積回路の製造方法
US4727046A (en) * 1986-07-16 1988-02-23 Fairchild Semiconductor Corporation Method of fabricating high performance BiCMOS structures having poly emitters and silicided bases
JPH01238166A (ja) * 1988-03-18 1989-09-22 Fujitsu Ltd 半導体装置
JPH02199868A (ja) * 1989-01-30 1990-08-08 Oki Electric Ind Co Ltd 半導体集積回路装置及びその製造方法
JP3307489B2 (ja) * 1993-12-09 2002-07-24 三菱電機株式会社 半導体装置およびその製造方法
KR19980074222A (ko) 1997-03-22 1998-11-05 윤종용 반도체 장치의 제조방법
JPH11238817A (ja) * 1998-02-24 1999-08-31 Rohm Co Ltd 半導体装置およびその製造方法
JP3899888B2 (ja) * 2001-10-18 2007-03-28 サンケン電気株式会社 バイポーラトランジスタ及び絶縁ゲート型バイポーラトランジスタ
JP4003438B2 (ja) * 2001-11-07 2007-11-07 株式会社デンソー 半導体装置の製造方法および半導体装置
JP2003197791A (ja) 2001-12-28 2003-07-11 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US6900091B2 (en) 2002-08-14 2005-05-31 Advanced Analogic Technologies, Inc. Isolated complementary MOS devices in epi-less substrate
US6881976B1 (en) 2003-11-06 2005-04-19 Chartered Semiconductor Manufacturing Ltd. Heterojunction BiCMOS semiconductor

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
없음

Also Published As

Publication number Publication date
US20070196974A1 (en) 2007-08-23
CN2773908Y (zh) 2006-04-19
US20050194642A1 (en) 2005-09-08
US7547948B2 (en) 2009-06-16
US7569448B2 (en) 2009-08-04
CN100594616C (zh) 2010-03-17
JP2005252158A (ja) 2005-09-15
TW200540933A (en) 2005-12-16
TWI261321B (en) 2006-09-01
CN1677690A (zh) 2005-10-05
KR20060043512A (ko) 2006-05-15

Similar Documents

Publication Publication Date Title
KR100676347B1 (ko) 에미터-베이스 접합이 보호된 바이폴라 접합 트랜지스터를포함하는 반도체 장치
KR100223999B1 (ko) 반도체 장치 및 그의 제조방법
KR100344220B1 (ko) 에스·오·아이(ｓｏｉ) 구조를 갖는 반도체 소자 및 그 제조방법
US6281562B1 (en) Semiconductor device which reduces the minimum distance requirements between active areas
KR19980041851A (ko) 게이트/소오스/드레인 영역을 도핑하기 위해 자기 정렬된옥시염화인을 사용하여 융기된 소오스/드레인 ｍｏｓｆｅｔ를 제조하는 방법
US20070108479A1 (en) Resistance element having reduced area
JP4168615B2 (ja) 半導体装置および半導体装置の製造方法
JP2587444B2 (ja) Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法
US5045493A (en) Semiconductor device and method of manufacturing the same
JP2000124450A5 (ko)
US6730971B2 (en) Semiconductor devices and methods of fabricating the same
KR100546332B1 (ko) 바이폴라 접합 트랜지스터 및 그 제조 방법
JPH08162472A (ja) バイポーラトランジスタ，バイポーラトランジスタを有する半導体装置およびその製造方法
KR100319613B1 (ko) 반도체 소자 및 그 제조방법
US20030015751A1 (en) Semiconductor memory device including memory cells and peripheral circuits and method for manufacturing the same
US20020033536A1 (en) Semiconductor device and manufacturing method thereof
JPH10284438A (ja) 半導体集積回路及びその製造方法
KR100565452B1 (ko) 반도체 소자 및 그 제조 방법
JP2967754B2 (ja) 半導体装置およびその製造方法
JPH11238817A (ja) 半導体装置およびその製造方法
US20050112837A1 (en) Method of fabricating a bipolar junction transistor
KR950000144B1 (ko) 반도체장치의 제조방법
JP2001244349A (ja) 半導体装置とその製造方法
JP2004039705A (ja) 半導体装置
KR20090062231A (ko) 상호 연결 게이트를 갖는 증폭기 회로 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121220

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131219

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee