CN104733457B

CN104733457B - 半导体元件及其制造方法

Info

Publication number: CN104733457B
Application number: CN201310723955.5A
Authority: CN
Inventors: 蔡英杰; 陈永初; 龚正
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2013-12-18
Filing date: 2013-12-18
Publication date: 2017-12-01
Anticipated expiration: 2033-12-18
Also published as: CN104733457A

Abstract

本发明公开了一种半导体元件及其制造方法，该半导体元件包括具有第一导电型的深掺杂区、具有第二导电型的阱区、具有第一导电型的基体区、绝缘栅双极晶体管以及金属氧化物半导体晶体管。阱区位于深掺杂区中。基体区位于阱区中，未与深掺杂区相连。绝缘栅双极晶体管位于基体区的第一侧的阱区上，且包括位于基体区中的具有第二导电型的第一掺杂区。金属氧化物半导体晶体管位于基体区的第二侧的阱区与深掺杂区上，且包括位于基体区中的具有第二导电型的第二掺杂区。

Description

半导体元件及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法。

背景技术

目前最新科技发展的焦点在于高压功率集成电路。此种高压功率集成电路可应用于像是开关式电源供应(switching mode power supply，SMPS)、照明、马达控制或等离子体显示器驱动器等领域，以增加产品的效率、可靠度与可挠性以及最终降低系统成本。

一般而言，高压功率集成电路主要是应用在功率切换(power switch)元件，如各项电源管理装置中提供电源开关切换之用。目前有两种参数左右着功率切换的市场：崩溃电压(breakdown voltage)与导通状态电阻(on-state resistance)，可随着不同需求而定。高压功率集成电路的设计目标为降低导通状态电阻，且同时保持高崩溃电压。事实上，若产品要达成崩溃电压的规格要求，通常会牺牲导通状态电阻。换言之，崩溃电压与导通状态电阻处于一种权衡关系。

发明内容

本发明提供一种半导体元件及半导体元件的制造方法，其可以降低导通状态电阻，提升元件的崩溃电压。

本发明提供一种半导体元件，包括具有第一导电型的深掺杂区、具有第二导电型的第一阱区、具有第一导电型的基体区、绝缘栅双极晶体管及金属氧化物半导体晶体管。深掺杂区包括一第一埋入层与二高压掺杂区，且位于衬底中。第一阱区位于深掺杂区中。具基体区位于第一阱区中，未与深掺杂区相连。绝缘栅双极晶体管位于基体区的第一侧的第一阱区上，且包括位于基体区中的具有第二导电型的第一掺杂区。金属氧化物半导体晶体管位于基体区的第二侧的第一阱区与深掺杂区上，且包括位于基体区中的具有第二导电型的第二掺杂区。

在本发明的一实施例中，上述半导体元件更包括具有第二导电型的第二埋入层，位于第一埋入层与衬底之间。

在本发明的一实施例中，上述半导体元件更包括具有第二导电型的第二阱区，位于第一阱区中，其中基体区位于第二阱区中。

在本发明的一实施例中，上述绝缘栅双极晶体管更包括：隔离结构，位于第一阱区中；栅极结构，位于隔离结构的第一侧的第一阱区上，覆盖部分隔离结构与部分基体区，且与第一掺杂区相邻；具有第一导电型的第三掺杂区，位于隔离结构的第二侧的第一阱区中；具有第二导电型的第四掺杂区，位于第三掺杂区与隔离结构之间的第一阱区中，且与第三掺杂区接触；以及具有第一导电型的顶掺杂区，位于隔离结构的下方。

在本发明的一实施例中，上述顶掺杂区自隔离结构下方延伸至第四掺杂区下方并与第四掺杂区相接触。

在本发明的一实施例中，上述顶掺杂区自隔离结构下方延伸至第三掺杂区下方并与第三掺杂区以及第四掺杂区相接触。

本发明另提供一种半导体元件的制造方法。于衬底中形成具有第一导电型的深掺杂区深掺杂区包括一第一埋入层与二高压掺杂区。于深掺杂区中形成具有第二导电型的第一阱区。于第一阱区中形成具有第一导电型的基体区，基体区未与深掺杂区相连。于基体区的第一侧的第一阱区上形成绝缘栅双极晶体管，形成绝缘栅双极晶体管包括于基体区中形成具有第二导电型的第一掺杂区。于基体区的第二侧的第一阱区与深掺杂区上形成金属氧化物半导体晶体管，形成金属氧化物半导体晶体管包括于基体区中形成具有第二导电型的第二掺杂区。

在本发明的一实施例中，上述方法更包括于第一埋入层与衬底之间形成具有第二导电型的第二埋入层。

在本发明的一实施例中，上述方法更包括于第一阱区中形成具有第二导电型的一第二阱区，其中基体区位于第二阱区中。

在本发明的一实施例中，形成上述绝缘栅双极晶体管更包括：于第一阱区中形成隔离结构；于隔离结构的第一侧的第一阱区上形成栅极结构，以覆盖部分隔离结构与部分基体区，且与第一掺杂区相邻；于隔离结构的第二侧的第一阱区中形成具有第一导电型的第三掺杂区；于第三掺杂区与隔离结构之间的第一阱区中形成具有第二导电型的第四掺杂区，第四掺杂区与第三掺杂区接触；以及于隔离结构的下方形成具有第一导电型的顶掺杂区。

基于上述，本发明的半导体元件是利用基体区的形成且未与深掺杂区相连的结构，使得金属氧化物半导体晶体管具有一通道，让金属氧化物半导体晶体管可产生更多电子流来降低导通状态电阻，并利用阱区、埋入层以及顶掺杂区产生多重减少表面电场(Multi-RESURF)结构来提升崩溃电压。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为本发明第一实施例的半导体元件的剖面示意图。

图2为本发明第二实施例的半导体元件的剖面示意图。

图3为本发明第三实施例的半导体元件的剖面示意图。

图4为本发明第四实施例的半导体元件的剖面示意图。

图5为本发明第五实施例的半导体元件的剖面示意图。

图6为本发明的半导体元件在关闭时的阳极电流电压曲线图。

图7为本发明的半导体元件以及已知IGBT在导通时的阳极电流电压曲线图。

【符号说明】

10：隔离结构

20、30：栅极结构

21、31：栅介电层

22、32：栅极

40：场板

52、54、56、56a：金属内联机

100：衬底

110：第一阱区

120：深掺杂区

122：第一埋入层

124、126：高压掺杂区

128：第二埋入层

130：基体区

140：第一掺杂区

142：第五掺杂区

150：第二掺杂区

152：第六掺杂区

154、156：掺杂区

160：第二阱区

168、172、174：阱区

170：第三掺杂区

180：第四掺杂区

190、190a、190b：顶掺杂区

200：绝缘栅双极晶体管

300：金属氧化物半导体晶体管

具体实施方式

在以下的实施例中，当第一导电型为N型，第二导电型为P型；当第一导电型为P型，第二导电型为N型。在本实施例中，是以第一导电型为P型，第二导电型为N型为例来实施，但本发明并不以此为限。P型掺杂例如是硼；N型掺杂例如是磷或是砷。

图1为本发明第一实施例的半导体元件的剖面示意图。

请参照图1，本发明的第一实施例的半导体元件包括衬底100、绝缘栅双极晶体管200、金属氧化物半导体晶体管300、具有第一导电型的深掺杂区120、具有第二导电型的第一阱区110、以及具有第一导电型的基体区130。绝缘栅双极晶体管200位于基体区130的第一侧的第一阱区110上。金属氧化物半导体晶体管300位于基体区130的第二侧的第一阱区110上。基体区130位于第一阱区110中，与下方的深掺杂区120不连接，使得金属氧化物半导体晶体管300所产生的电子流可以直接经由基体区130与深掺杂区120之间所形成的第二导电型的通道，因此，可以降低导通电阻，增加导通的电子流。

衬底100的材料例如是具有第一导电型的半导体衬底，例如P型衬底。半导体衬底的材料例如是选自于由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的群组中的至少一种材料。衬底100也可以是覆硅绝缘(SOI)衬底。

具有第一导电型的深掺杂区120包括第一埋入层122(例如P型埋入层，PBL)与二个高压掺杂区124、126(例如高压P型漂移区)，且位于衬底100中。

具有第二导电型的第一阱区110(例如高压N型阱区)位于衬底100中。第一阱区110可以通过光刻工艺以及离子注入工艺来形成。在一实施例中，第一阱区110所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×10¹²/cm²至2×10¹2/cm²，注入的能量例如是140eV至160eV。

第一阱区110位于深掺杂区120中。更具体地说，第一埋入层122位于第一阱区110的下方并与第一阱区110相邻；而二个高压掺杂区124、126在第一阱区110的两侧并与第一阱区110相邻。

在一实施例中，在第一埋入层122与二个高压掺杂区124、126的掺杂浓度相同。第一埋入层122与二个高压掺杂区124、126可以通过形成相同的光刻工艺以及相同的离子注入工艺来形成。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1×10¹³/cm²至2×10¹³/cm²，注入的能量例如是50eV至70eV。

在另一实施例中，第一埋入层122与二个高压掺杂区124、126的掺杂浓度相异。第一埋入层122与二个高压掺杂区124、126可以分别透过不同的光刻以及不同的离子注入工艺来形成。二个高压掺杂区124、126的掺杂浓度可以低于第一埋入层122的掺杂浓度。在一实施例中，第一埋入层122所注入的掺杂例如是硼，掺杂的剂量例如是2×10¹³/cm²至3×10¹³/cm²，注入的能量例如是60eV至80eV。二个高压掺杂区124、126所注入的掺杂例如是硼，掺杂的剂量例如是1×10¹³/cm²至2×10¹³/cm²，注入的能量例如是50eV至60eV。

具有第一导电型的基体区130(例如P型基体区)位于第一阱区110中，基体区130的底部未与深掺杂区120相连。基体区130可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是2×10¹²/cm²至3×10¹²/cm²，注入的能量例如是100eV至120eV。

上述半导体元件可以更包括具有第二导电型的第二埋入层128(例如N型埋入层，NBL)。第二埋入层128位于第一埋入层122与衬底100之间。第二埋入层128可以通过光刻工艺以及离子注入工艺来形成。在一实施例中，第二埋入层128所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×10¹²/cm²至3×10¹²/cm²，注入的能量例如是240eV至260eV。

绝缘栅双极晶体管200位于基体区130的第一侧的第一阱区110上。绝缘栅双极晶体管200包括栅极结构20、具有第二导电型的第一掺杂区140、具有第二导电型的第五掺杂区142、具有第一导电型的第三掺杂区170以及具有第一导电型的顶掺杂区190以及隔离结构10。

隔离结构10位于衬底100中。隔离结构10的材料例如是掺杂或未掺杂的氧化硅、低应力氮化硅、氮氧化硅或其组合，其形成的方法可以利用场氧化隔离法、浅沟道隔离法或深沟道隔离法(deep trench isolation process)。隔离结构10的厚度例如是600nm至700nm。

栅极结构20位于隔离结构10的第一侧的第一阱区110上且延伸覆盖部分隔离结构10与部分基体区130。栅极结构20包括栅介电层21以与门极22。栅介电层21的材料例如是氧化硅、氮化硅或是介电常数大于4的高介电常数材料。形成方法例如是热氧化法或是化学气相沉积法。栅极22包括多晶硅、金属、金属硅化物或其组合。形成的方法例如是化学气相沉积法。

具有第二导电型的第一掺杂区140(例如N型浓掺杂区，n+)位于基体区130中，与栅极结构20相邻。具有第二导电型的第五掺杂区142(例如N型浓掺杂区，n+)位于高压掺杂区126的一侧的衬底100中。第一掺杂区140与第五掺杂区142可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是磷或是砷，掺杂的剂量例如是3×10¹⁵/cm²至4×10¹⁵/cm²，注入的能量例如是70eV至90eV。

具有第一导电型的第三掺杂区170(例如P型浓掺杂区，p+)位于隔离结构10的第二侧以及高压掺杂区126的另一侧之间的第一阱区110中。第三掺杂区170可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1×10¹⁵/cm²至3×10¹⁵/cm²，注入的能量例如是50eV至70eV。

具有第一导电型的顶掺杂区190(例如P型顶掺杂区，p-top)位于隔离结构10的下方。顶掺杂区190可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是5×10¹²/cm²至6×10¹²/cm²，注入的能量例如是160eV至180eV。

绝缘栅双极晶体管200可以更包括具有第二导电型的阱区172、具有第二导电型的阱区168以及具有第二导电型的阱区174。阱区172位于第一阱区110中，且第三掺杂区170位于阱区172中。阱区168在深掺杂区120的外围。阱区174在阱区168之中，第五掺杂区142位于阱区174之中。阱区168可以与第一阱区110同时形成。阱区172与阱区174可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是磷或砷，掺杂的剂量例如是1×10¹³/cm²至2×10¹³/cm²，注入的能量例如是100eV至120eV。阱区172与阱区174具有抬压作用，有助于空穴流可以经由第一埋入层122流向阴极，抑制衬底电流的产生。

此外，绝缘栅双极晶体管200还可以更包括隔离结构11。隔离结构11可以位于高压掺杂区126上方，分隔第三掺杂区170以及第五掺杂区142。

金属氧化物半导体晶体管300位于基体区130的第二侧的第一阱区110与深掺杂区120上。更具体地说，金属氧化物半导体晶体管300包括栅极结构30、具有第二导电型的第二掺杂区150(例如N型浓掺杂区，n+)以及具有第二导电型的第六掺杂区152(例如N型浓掺杂区，n+)。

栅极结构30位于第一阱区110上且延伸覆盖另一部分的基体区130以及高压掺杂区124。栅极结构30包括栅介电层31以与门极32。栅介电层31的材料例如是氧化硅、氮化硅或是介电常数大于4的高介电常数材料。形成方法例如是热氧化法或是化学气相沉积法。栅极32包括多晶硅、金属、金属硅化物或其组合。形成的方法例如是化学气相沉积法。

第二掺杂区150位于栅极结构30的第一侧的基体区130中。第六掺杂区152位于栅极结构30的第二侧的高压掺杂区124中。第二掺杂区150与第六掺杂区152可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是磷或砷，掺杂的剂量例如是3×10¹⁵/cm²至4×10¹⁵/cm²，注入的能量例如是70eV至90eV。

金属氧化物半导体晶体管300还可包括具有第一导电型的掺杂区154。掺杂区154位于高压掺杂区124中，且第六掺杂区152位于掺杂区154中。掺杂区154可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是2×10¹²/cm²至4×10¹²/cm²，注入的能量例如是100eV至140eV。

此外，半导体元件还可以包括具有第一导电型的掺杂区132以及具有第一导电型的掺杂区156。掺杂区132位于第二掺杂区150与第一掺杂区140之间的基体区130中。掺杂区156位于掺杂区154之中，与第六掺杂区152相邻。掺杂区132以及掺杂区156可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是硼，掺杂的剂量例如是1×10¹²/cm²至2×10¹²/cm²，注入的能量例如是50eV至70eV。

掺杂区156与第六掺杂区152通过金属内联机52电性连，做为基极。第二掺杂区150、掺杂区132、第一掺杂区140通过金属内联机54电性连接，做为阴极。第三掺杂区170与第五掺杂区142通过金属内联机56电性连接，做为阳极。

本发明实施例的半导体元件的形状可以依照实际的需求来设计。其形状可以是圆形、椭圆型、六边形、八边形、多边形、跑道形或其组合。

在本发明实施例中，在第一阱区110下方设置第一埋入层122与第二埋入层128。因此，在半导体元件关闭时，第二埋入层128可以做为隔离。在半导体元件导通时，可以使空穴流经由此第一埋入层122流向阴极，抑制衬底电流的产生；而电子流则可以经由第二埋入层128流向阳极。

再者，在本发明实施例中，通过在半导体元件中提供金属氧化物半导体晶体管300，则可以在半导体元件导通时，在栅极结构30下方形成DMOS通道，增加阴极(导通)电流，以减少或消除衬底电流。

此外，由于本发明的半导体元件的基体区130未与深掺杂区120相连，因此，当半导体元件导通时，可以在阴极下方的基体区130与深掺杂区120之间的第一阱区110中形成第二导电型的通道，使得金属氧化物半导体晶体管300所产生的电子流在流经底下的第二埋入层128之前，可直接由上述通道导通，因此可以减少电子流的路径，降低金属氧化物半导体晶体管300的导通电阻，增加导通的电流量。换言之，本发明的半导体元件可以增加基体区130与深掺杂区120之间的第二导电型的通道。因此，本发明是一种高电子注入的高压多通道的半导体元件。

另外，当本发明实施例的半导体元件为关闭状态时，可利用第一埋入层122、第二埋入层128、第一阱区110以及顶掺杂区190产生多重减少表面电场(Multi-RESURF)结构来提升崩溃电压。

图2为本发明第二实施例的半导体元件的剖面示意图。

请参照图2，第二实施例与第一实施例相似，不同之处在于：第二实施例的半导体元件更包括具有第二导电型的第二阱区160(例如N型阱区)，位于第一阱区110中，其中基体区130位于第二阱区160中。第二阱区160可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是磷或是砷，掺杂的剂量例如是1×10¹³/cm²至2×10¹³/cm²，注入的能量例如是100eV至120eV。第二阱区160的掺杂浓度高于第一阱区110的掺杂浓度，故能有效降低此区域的电阻值，以增加导通的电流量。

图3为本发明第三实施例的半导体元件的剖面示意图。

请参照图3，第三实施例与第一实施例相似，不同之处在于：第三实施例的半导体元件的绝缘栅双极晶体管200更包括具有第二导电型的第四掺杂区180(例如N型浓掺杂区，n+)，位于第三掺杂区170与隔离结构10之间的阱区172中，且与第三掺杂区170相邻。并且，第四掺杂区180与第三掺杂区170以及第五掺杂区142通过金属内联机56a电性连接，做为阳极。此外，顶掺杂区190a自隔离结构10的下方延伸至第四掺杂区180下方并与第四掺杂区180相接触。第四掺杂区180可以通过光刻工艺以及离子注入工艺来形成。离子注入工艺所注入的掺杂例如是磷或是砷，掺杂的剂量例如是3×10¹⁵/cm²至4×10¹⁵/cm²，注入的能量例如是70eV至90eV。

在本发明第三实施例中，顶掺杂区190a自隔离结构10的下方延伸至第四掺杂区180下方并与第四掺杂区180相接触。因此，当半导体元件为导通状态时，空穴流可流经第一埋入层122(例如P型埋入层，PBL)及/或顶掺杂区190a，以增加导通的电流量。此外，第四掺杂区180(例如N型浓掺杂区，n+)与阱区172也有抬压作用，可产生多重减少表面电场(Multi-RESURF)结构，因此可避免发生击穿(punch through)而产生严重漏电流的问题。

图4为本发明所属第四实施例的半导体元件的剖面示意图。

请参照图4，第四实施例与第三实施例相似，不同之处在于：第四实施例的半导体元件的顶掺杂区190b自隔离结构10的下方延伸至第三掺杂区170下方并与第三掺杂区170以及第四掺杂区180相接触。在本发明第四实施例中，通过顶掺杂区190b的此种配置，当半导体元件为导通状态时，空穴流可流经第一埋入层122(例如P型埋入层，PBL)及/或顶掺杂区190b，以增加导通的电流量。

图5为本发明所属第五实施例的剖面示意图。

参照图5，第五实施例与第一实施例相似，不同之处在于：第五实施例的半导体元件更包括至少一场板40，位于隔离结构10的上方。场板40材料包括多晶硅、金属、金属硅化物或其组合。场板40的形成方法可以是化学气相沉积或物理气相沉积来沉积场板材料层，之后再以光刻与蚀刻的方式来图案化。化学气相沉积例如是等离子体辅助化学气相沉积或低压力化学气相沉积等；物理气相沉积例如是蒸镀、溅射或离子束沉积等。加入场板40后，可使得上述半导体元件内的电场均匀分布以提升崩溃电压。换言之，在维持相同的崩溃电压下，可以缩减隔离结构10的尺寸，达到元件小型化的需求。

图6为本发明的半导体元件在关闭时的阳极电流电压曲线图。图7为本发明的半导体元件以及已知IGBT在导通时的阳极电流电压曲线图。

请参照图6与图7，在相同阳极电压下，本发明的半导体元件所产生的阳极电流比已知绝缘栅双极晶体管多，且本发明所属实施例的半导体元件可耐高压至700伏特。

综上所述，本发明的半导体元件不仅可降低导通状态电阻，提升导通电流，同时亦可提供稳定的高崩溃电压，以降低半导体元件的功耗而有较好的产品可靠度，兼具金属氧化物半导体晶体管与绝缘栅双极晶体管的优点。此外，本发明实施例的半导体元件可以用现有的700伏特的互补式金属氧化物半导体导体工艺来制造。而且，可以应用在现今的智能节能的产品上，例如是可以应用于马达的驱动装置(motor diver)、发光二极管的驱动器(LED driver)或是电流驱动器(current driver)。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims

1.一种半导体元件，包括：

具有一第一导电型的一深掺杂区，包括一第一埋入层与两个高压掺杂区，且位于一衬底中；

具有一第二导电型的一第一阱区，位于该深掺杂区中；

具有该第一导电型的一基体区，位于该第一阱区中，未与该深掺杂区相连；

一绝缘栅双极晶体管，位于该基体区的一第一侧的该第一阱区上，且包括位于该基体区中的具有该第二导电型的一第一掺杂区；以及

一金属氧化物半导体晶体管，位于该基体区的一第二侧的该第一阱区与该深掺杂区上，且包括位于该基体区中的具有该第二导电型的一第二掺杂区。

2.根据权利要求1所述的半导体元件，更包括具有该第二导电型的一第二埋入层，位于该第一埋入层与该衬底之间。

3.根据权利要求1所述的半导体元件，更包括具有该第二导电型的一第二阱区，位于该第一阱区中，其中该基体区位于该第二阱区中。

4.根据权利要求1所述的半导体元件，其中该绝缘栅双极晶体管，更包括：

一隔离结构，位于该第一阱区中；

一栅极结构，位于该隔离结构的一第一侧的该第一阱区上，覆盖部分该隔离结构与部分该基体区，且与该第一掺杂区相邻；

具有该第一导电型的一第三掺杂区，位于该隔离结构的一第二侧的该第一阱区中；

具有该第二导电型的一第四掺杂区，位于该第三掺杂区与该隔离结构之间的该第一阱区中，且与该第三掺杂区接触；以及

具有该第一导电型的一顶掺杂区，位于该隔离结构的下方。

5.根据权利要求4所述的半导体元件，其中该顶掺杂区自该隔离结构下方延伸至该第四掺杂区下方并与该第四掺杂区相接触。

6.根据权利要求4所述的半导体元件，其中该顶掺杂区自该隔离结构下方延伸至该第三掺杂区下方并与该第三掺杂区以及该第四掺杂区相接触。

7.一种半导体元件的制造方法，包括：

于一衬底中形成具有一第一导电型的一深掺杂区，该深掺杂区包括一第一埋入层与两个高压掺杂区；

于该深掺杂区中形成具有一第二导电型的一第一阱区；

于该第一阱区中形成具有该第一导电型的一基体区，该基体区未与该深掺杂区相连；

于该基体区的一第一侧的该第一阱区上形成一绝缘栅双极晶体管，形成该绝缘栅双极晶体管包括于该基体区中形成具有该第二导电型的一第一掺杂区；以及

于该基体区的一第二侧的该第一阱区与该深掺杂区上形成一金属氧化物半导体晶体管，形成该金属氧化物半导体晶体管包括于该基体区中形成具有该第二导电型的一第二掺杂区。

8.根据权利要求7所述的半导体元件的制造方法，更包括于该第一埋入层与该衬底之间形成具有该第二导电型的一第二埋入层。

9.根据权利要求7所述的半导体元件的制造方法，更包括于该第一阱区中形成具有该第二导电型的一第二阱区，其中该基体区位于该第二阱区中。

10.根据权利要求7所述的半导体元件的制造方法，其中形成该绝缘栅双极晶体管更包括：

于该第一阱区中形成一隔离结构；

于该隔离结构的一第一侧的该第一阱区上形成一栅极结构，以覆盖部分该隔离结构与部分该基体区，且与该第一掺杂区相邻；

于该隔离结构的一第二侧的该第一阱区中形成具有该第一导电型的一第三掺杂区；

于该第三掺杂区与该隔离结构之间的该第一阱区中形成具有该第二导电型的一第四掺杂区，该第四掺杂区与该第三掺杂区接触；以及

于该隔离结构的下方形成具有该第一导电型的一顶掺杂区。