CN101719495B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。一种半导体器件包括源极金属化物、与源极金属化物接触的第一导电类型的源极区、相邻于源极区的第二导电类型的体区。该半导体器件进一步包括包含具有第一绝缘栅电极的第一场效应结构和包含与源极金属化物电连接的第二绝缘栅电极的第二场效应结构。第二绝缘栅电极和体区之间的每单位面积电容大于第一绝缘栅电极和体区之间的每单位面积电容。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
场效应控制功率开关器件诸如金属氧化物半导体场效应晶体管(MOSFET)或者绝缘栅双极晶体管(IGBT)已经用于各种应用，包括但不限于用作电源和功率转换器中的开关。在图1中给出了描述将MOSFET用在dc转换器中的一个实例。
电流流过用作开关的场效应控制器件的方向在功率转换器的不同操作周期中是不同的。在场效应控制器件的“正向模式(forward mode)”中，场效应控制器件的体-漏结处的pn-体二极管被反向偏置，且器件的电阻由施加到场效应控制器件栅电极的电压控制。在场效应控制器件的“反向模式(reversedmode)”中，正向偏置pn-体二极管。这导致了主要由电流和体二极管上的电压降的乘积确定的损耗。为了最小化场效应控制器件在反向模式期间的损耗，即最大化电源或功率转换器的效率，可与场效应控制器件的体二极管并行地转换分流器件，诸如二极管。理想地，当体二极管反向偏置时分流器件不传导电流，且当体二极管正向偏置时分流器件在低于体二极管的电压下开启。为了避免不希望的与所需接触和附加器件电源线相关的电感和电容，已经提出了包括例如MOSFET和二极管的集成功率器件。
通常，主要的肖特基二极管已经用作集成分流器件。肖特基二极管特征在于在给定的典型电流下约0.4V的低正向电压降，约0.3V的低开启电压，快速截止，和当二极管反向偏置时的不传导性。为了对比，硅pn-二极管在给定的典型电流下具有约0.9V的正向电压降和约0.6V至0.8V的开启电压。因此，在硅MOSFET反向偏置期间的损耗可通过与pn-体二极管并行地连接肖特基二极管来降低。但是，为了形成肖特基二极管，必须形成金属半导体势垒。为了使肖特基二极管获得适当的电特性，用于肖特基接触的金属可能不同于用于其它结构(诸如欧姆金属半导体接触)的金属。这使得器件的制造复杂化。而且，肖特基二极管的质量通常受到形成MOSFET所需的随后工艺的影响。此外，肖特基二极管整流器具有一些问题，诸如高的漏电流和反向功耗。而且，例如对于电源和功率转换器应用，这些问题通常随着温度和电流增加，由此导致可靠性的问题。因此，包括肖特基势垒二极管的单片(monolithically)集成功率器件会引起设计问题。
由于这些以及其他原因，需要本发明。
发明内容
根据实施例，提供了一种具有半导体本体，源极金属化物和沟槽的半导体器件。半导体本体包括第一表面，第一导电类型的第一半导体区和与第一半导体区形成了pn结的第二导电类型的第二半导体区。源极金属化物设置在第一表面上。沟槽从第一表面延伸到半导体本体中，且在基本平行于第一表面的水平面中包括第一沟槽部和第二沟槽部。第一沟槽部包括连接到源极金属化物的栅电极和使栅电极与第二半导体区绝缘的绝缘层。第二沟槽部包括连接到源极金属化物和第二半导体区的导电插塞。
根据另一实施例，提供了半导体器件。半导体器件包括源极金属化物，第一场效应结构和第二场效应结构。第一和第二场效应结构包括连接到源极金属化物的第一导电类型的源极区和与源极区相邻的第二导电类型的体区。第一场效应结构还包括第一栅电极和至少设置在第一栅电极和体区之间的第一绝缘区。第一电容形成在第一栅电极和体区之间。第二场效应结构特别沿第一垂直截面还包括连接到源极金属化物的第二栅电极和沿第一垂直截面至少设置在第二栅电极和体区之间的第二绝缘区。第二电容形成在第二栅电极和体区之间。第二电容的每单位面积的电容大于第一电容的每单位面积的电容。
根据再一实施例，提供了一种用于制造半导体器件的方法。提供了具有第一表面，第一导电类型的第一半导体区和第二导电类型的第二半导体区的半导体本体。第一半导体区和第二半导体区形成了pn结。形成沟槽使得该沟槽从第一表面延伸到半导体本体中，且在基本平行于第一表面的水平面中包括第一沟槽部和第二沟槽部。形成栅电极和在第一沟槽部中的将栅电极和第二半导体区绝缘的绝缘层。在第二沟槽部中形成导电插塞使得导电插塞与第二半导体区连接。且将源极金属化物形成在第一表面上以使得源极金属化物连接到栅电极和导电插塞。
根据再一实施例，提供了一种制造半导体器件的方法。提供了第一导电类型的半导体衬底。在半导体衬底中形成至少第一沟槽和至少第二沟槽。至少该第一沟槽的壁的下部和第二沟槽的壁的下部被覆盖有第一氧化层。导电区至少形成在第一沟槽的下部和至少在第二沟槽的下部中。保护区形成在第二沟槽上。第一绝缘区通过热氧化工艺形成在第一沟槽的上部中的侧壁上。在热氧化工艺期间，第二沟槽通过保护区被保护使得形成第二沟槽的壁的半导体衬底在热氧化工艺期间不被氧化。第二绝缘区形成在第二沟槽的上部中的侧壁上。第一栅电极和第二栅电极分别形成在第一和第二沟槽的上部中。形成第一导电类型的源极区和第二导电类型的体区使得体区与源极区相邻。形成源极金属化物，其与源极区和第二栅电极接触。
根据再一实施例，提供了一种用于制造半导体器件的方法。提供了第一导电类型的半导体衬底。在半导体衬底中形成至少第一沟槽和至少第二沟槽。至少该第一沟槽的底壁和侧壁以及第二沟槽的底壁和侧壁被覆盖有第一氧化层。包括多晶硅的导电区形成在第一沟槽的下部中以及包括多晶硅的第二导电区形成在第二沟槽的下部中。将离子选择性注入到第一导电区的上部中以在第一导电区的上部的热氧化条件下增加氧化速率。执行热氧化工艺以在第一和第二导电区上形成氧化层。执行蚀刻工艺以暴露出第一沟槽和第二沟槽的上部以在第二导电区上形成第四绝缘部分且在上部中暴露出第一导电区。
根据以下描述和所附的权利要求，半导体器件和方法的其它的实施例、变化和改进将更加显而易见。
附图说明
包括附图以提供对本发明进一步的理解，并且附图被并入并构成本说明书的一部分。附图示出了本发明的实施例且与具体实施方式一起用于解释本发明的原理。由于本发明的其它原理以及本发明的很多其他预期优点将通过参考以下的详细描述而较好地理解，因此其将很容易理解。附图中的元件没有必要相对于彼此按比例绘制。类似的参考数字表示对应的类似部分。
图1示出了典型的dc至dc转换器的电路图，其中使用了根据几个实施例的半导体器件。
图2示出了根据实施例的半导体器件的垂直截面图。
图3至8示出了在垂直截面中的半导体器件的实施例。
图9-13示出了根据特定实施例的制造工艺。
图14A-14C示出了根据与标准MOSFET对比的所公开实施例的用于半导体器件的数值模拟。
图15示出了根据实施例的包括用于常规MOSFET操作的在数值上获得的电流线的功率MOSFET的垂直截面图。
图16示出了图15的包括二极管正向操作期间在数值上获得的电流线的功率MOSFET的相同截面图。
图17A和17B分别示出了图16的掩埋结构(inset)和相关的电流电压特性。
图18，19和20A和20B示出了根据特定实施例的半导体器件的电流电压特性。
图21示出了根据实施例的半导体器件的垂直截面图。
图22-29示出了根据特定实施例的用于形成半导体器件的制造工艺。
图30和31分别示出了在图28和29中示出的半导体器件的平面图。
图32-35示出了根据特定实施例的用于形成半导体器件的另外的制造工艺。
图36示出了图35中示出的半导体器件的平面图。
图37-43示出了根据特定实施例的用于形成半导体器件的另外的制造工艺。
图44-48示出了根据特定实施例的用于形成半导体器件的替换制造工艺。
图49-56示出了根据特定实施例的用于形成半导体器件的制造方法。
图57-58示出了根据特定实施例的用于形成半导体器件的另外的制造方法。
图59-63示出了根据特定实施例的用于形成半导体器件的另外的制造方法。
图64-68示出了根据特定实施例的用于形成半导体器件的另外的制造方法。
图69-73示出了根据特定实施例的用于形成半导体器件的另外的制造方法。
图74A-F示出了根据特定实施例的半导体器件的数值模拟。
图75示出了根据特定实施例的半导体器件的两个垂直截面图。
图76示出了根据一个实施例的半导体器件的垂直截面图。
图77示出了根据一个实施例的半导体器件的垂直截面图。
图78示出了根据一个实施例的半导体器件的垂直截面图。
图79A和79B示出了根据特定实施例的在图75中示出的半导体器件的平面图。
图80A和80B示出了根据特定实施例的在图75中示出的半导体器件的平面图。
图81示出了根据一个实施例的半导体器件的数值模拟。
图82示出了根据特定实施例的半导体器件的两个垂直截面图。
图83-87示出了根据特定实施例的用于形成半导体器件的另外的制造方法。
图88-96示出了根据特定实施例的用于形成半导体器件的制造方法。
图97A-F示出了根据特定实施例的用于半导体器件的数值模拟。
图98A-D示出了根据特定实施例的用于半导体器件的数值模拟。
具体实施方式
在以下的具体实施方式中参考附图，附图形成具体实施方式的一部分，且其中借助于示出可实施本发明的特定实施例来说明具体实施方式。在这一点上，方向性术语诸如“顶部”，“底部”，“前面”，“后面”，“前列的”，“尾部的”等参考所描述的图中的取向来使用。由于本发明实施例的部件可以以很多不同的取向定位，因此方向术语用于图示的目的且决不做限制。将理解，可利用其它实施例且可作出结构和逻辑上的改变而不超出本发明的范围。例如，作为一个实施例的一部分示出或描述的特征可用于其它实施例或者与其它实施例结合以产生再一实施例。可预期，本发明包括这种变化和变型。使用特定语言描述实例，不将其解释为限制所附权利要求的范围。附图并没有按比例绘制且仅用于说明目的。为了清楚起见，在不同附图中相同元件或制造工艺已经通过相同参考符号表示，除非另有说明。
如本说明书中使用的术语“横向”和“水平”旨在描述与半导体衬底或本体的第一表面平行的取向。例如这可以是晶片或管芯的表面。
如本说明书中使用的术语“垂直”旨在描述设置成与半导体衬底或本体的第一表面垂直的取向。
在该说明书中，n掺杂称作第一导电类型而p掺杂称作第二导电类型。不用说半导体器件可以以相反掺杂关系形成以使得第一导电类型可以是p型和第二导电类型可以是n型。而且，一些图通过掺杂类型旁边的“-”或者“+”表示出了相对掺杂浓度。例如，“n-”意思是低于“n”掺杂区的掺杂浓度的掺杂浓度，而“n+”掺杂区具有大于“n-”掺杂区的掺杂浓度。然而，表示相对掺杂浓度不意味着相同相对掺杂浓度的掺杂区具有相同的绝对掺杂浓度，除非另外说明。例如，两个不同的n+区可具有不同的绝对掺杂浓度。这也适用于例如n+和p+区。
在该说明书中描述的特定实施例涉及到而不限于通过场效应来控制的功率半导体器件，特别涉及到单极器件诸如MOSFET，双极器件诸如IGBT和具有补偿结构的单极及双极器件诸如超结MOSFET。
本说明书中使用的术语“场效应”意在描述“反型沟道”的电场中间形成和/或导电性的控制和/或第二导电类型的半导体区中的反型沟道的形状。通常，第二导电类型的半导体区被设置在第一导电类型的两个半导体区之间，并且通过电场形成和/或控制通过第一导电类型的两个半导体区之间的沟道区的单极电流路径。沟道区的导电类型通常改变为第一导电类型，即被反向，用于在两个第一导电类型的半导体区之间形成单极电流路径。
在本说明书的上下文中，其中通过场效应形成和/或控制反型沟道的第二导电类型的半导体区也可称作体区。
在本说明书的上下文中，术语“场效应结构”意在描述在半导体衬底或半导体器件中形成的结构且具有通过介电区或介电层至少与体区绝缘的栅电极。用于在栅电极和体区之间形成介电区或介电层的介电材料的实例包括但不限于氧化硅(SiO2)，氮化硅(Si3N4)，氧氮化硅(SiOxNy)，氧化锆(ZrO2)，氧化钽(Ta2O5)，氧化钛(TiO2)和氧化铪(HfO2)。
在栅电极和体区之间的阈值电压Vth以上，由于在毗邻介电区或介电层的体区的沟道区中的场效应，形成和/或控制反型沟道。阈值电压Vth通常指的是在形成了晶体管源极和漏极的两个第一导电类型半导体区之间的单极电流开始流动所需的最小栅极电压。
在本说明书的上下文中，诸如MOS控制二极管(MCD)，MOSFET，IGBT的器件和具有补偿结构的器件(诸如超结-MOSFET)以及具有不同场效应结构的集成器件也称作场效应结构。
在本说明书的上下文中，术语“MOS”(金属-氧化物-半导体)应当理解为包括更加通用的术语“MIS”(金属-绝缘体-半导体)。例如，术语MOSFET(金属氧化物半导体场效应晶体管)应当理解为包括具有非氧化物的栅极绝缘体的FET，即，分别以更加通用的术语含义IGFET(绝缘栅场效应晶体管)和MISFET使用术语MOSFET。
图2以垂直截面示出了功率半导体器件100的实施例。半导体器件100包括具有第一表面30和设置成与第一表面30相对的第二表面31的半导体衬底1。半导体衬底1可由适合制造半导体器件的任何半导体材料制成。举例来说，这种材料的实例包括而不限于元素半导体材料(诸如硅(Si))，IV族化合物半导体材料(诸如碳化硅(SiC)或者硅锗(SiGe))，二元、三元或四元的III-V族半导体材料(诸如砷化镓(GaAs)，磷化镓(GaP)，磷化铟(InP)，磷镓化铟(InGaP)或镓砷磷化铟(InGaAsP))，以及二元或三元的II-VI族半导体材料(诸如碲化镉(CdTe)和碲镉化汞(HgCdTe))等等。上述半导体材料也称作同质结半导体材料。当结合两种不同半导体材料时形成了异质结半导体材料。异质结半导体材料的实例包括但不限于硅-碳化硅(Si-SiC)和SiGe渐变异质结半导体材料。对于功率半导体应用，目前主要使用Si、SiC和Si-SiC材料。
半导体衬底1可以是单个的体单晶材料。半导体衬底1包括体单晶材料和形成于其上的至少一个外延层也是可以的。由于在沉积一层或多层外延层时可调整掺杂浓度，因此使用外延层在设计材料的背景掺杂当中提供了更大的自由度。
通常，半导体衬底1通过提供第一导电类型(n掺杂)的单个体单晶本体1来形成，在该本体1上外延沉积了一个或多个单个晶体层2。一层或多层外延层2提供了n掺杂的漂移区40，p掺杂的一个或多个体区50以及n掺杂的一个或多个源极区80。在外延沉积期间，所希望的漂移区40的掺杂浓度可通过提供适量的掺杂剂来调整。不同于此的是，一个或多个体区50和一个或多个源极区80通常通过注入而形成在外延沉积的漂移区40中。也可以在外延沉积期间通过以所需浓度适当地提供第二导电类型(p掺杂)的掺杂剂来形成体区50。也可通过注入或在外延沉积期间将源极区80形成为基本连续的层。如果需要，制造工艺可包括分离的外延沉积工艺，所述分离的外延沉积工艺利用改变浓度的不同掺杂剂或者具有改变浓度的相同掺杂剂以形成相应的功能区。在一些实施例中，漂移区40的最终的掺杂浓度可变化以包括具有至少一个最小值或至少一个最大值或者具有自漏极区41至体区50的增加或降低的掺杂浓度的掺杂轮廓。
在其他实施例中，提供具有所需背景掺杂浓度的漂移区40的基板晶片或者管芯。基板晶片被适当减薄且通过在第一表面30注入形成体区50和源极区80。如果需要，基板晶片可在第二表面31被进一步减薄并且通过在第二表面31注入形成漏极区41。还可以在仅注入源极区和体区80，50之后减薄基板晶片。通过使用这种方式，可避免昂贵的外延沉积。
图2的半导体衬底1包括皆为n导电类型的公共漂移区40和被隔开的源极区80。通常，源极区80与公共源极金属化物60电接触，且源极区80的掺杂浓度高于漂移区40的掺杂浓度，如通过符号“n+”和“n”表示的那样。在漂移区40和源极区80之间，设置了p掺杂的体区50，且在源极区80和体区50之间以及体区50和漂移区40之间形成相应的pn结。通过体区50的至少两个第一沟槽10和横向设置在两个第一沟槽10之间的至少一个第二沟槽20从源极区80通过体区50部分地延伸到漂移区40中。通常，第一和第二沟槽10和20在垂直于所示出的截面的方向上延伸。但是，沟槽可具有任何形状且例如能形成为带状。通常，沟槽在垂直截面中具有约0.5μm至约2μm的宽度和约0.5μm至约2μm的横向距离。而且，第一沟槽10通常较第二沟槽20更深地延伸到半导体衬底1中。
于图2中示出的第一沟槽10和第二沟槽20的侧壁和底壁分别覆盖有第一绝缘区12和第二绝缘区22。绝缘的第一和第二沟槽10和20分别填充有形成第一栅电极11的第一导电区11和形成第二栅电极21的第二导电区21。第一和第二栅电极11和21的材料可以是金属(诸如Ti、W和Co)或者是在导电性方面具有金属或近金属特性的材料，诸如高度掺杂的n型或p型的多晶Si、TiN或者导电的硅化物(诸如WSi2)。由于第一和第二栅电极11和21的金属特性，其每一个都与相应的第一和第二绝缘区12和22以及毗邻的体区50一起形成金属绝缘体半导体(MIS)结构。
在本说明书的上下文中，术语“栅电极”意在描述设置成与体区50相邻且绝缘的电极，即，“栅电极”也可以是并非处于栅电极电势的那些电极。栅电极可形成在半导体衬底1的顶部或者台面区之间。在本说明书的上下文中，术语“台面”或“台面区”意在描述在在垂直方向上延伸到半导体衬底中的两个相邻沟槽之间的半导体区。
第二栅电极21与源极金属化物60接触，源极金属化物60还与源极区80和体区50接触。
在本说明书的上下文中，术语“欧姆接触”、“电接触”、“接触”和“电连接”意在描述在半导体器件的两个区、一部分或各部件之间存在欧姆电连接或欧姆电流路径，特别是低欧姆电阻的连接，即使没有电压施加到该半导体器件也是如此。欧姆电连接特征在于线性且对称的电流-电压(I-V)曲线。
由于通过体区50和公共漂移区40之间的pn结形成的体二极管15，因此源极金属化物60和漂移区40例如不接触。
第一栅电极11与栅电极金属化物(图2中未示出)接触。而且，漂移区40与半导体器件100的第二表面31上的公共漏极金属化物42欧姆接触，其中，为了更好地接触，可在公共漂移区40和公共漏极金属化物42之间设置高度n型掺杂的公共漏极区41。
在截面图中，器件100具有分开的体区50和分开的源极区80。与第一沟槽10和第二沟槽20相邻的源极区80也分别称作第一源极区和第二源极区。但是，源极区80和/或体区50也可简单地至少成对连接。在源极金属化物60和体区50之间的电接触可以例如仅在半导体器件100的特定部分中实现。在这种情况下，在两个相邻沟槽之间的所示源极区80被简单连接。通常，偶数个实际分开的体区50相互电接触。而且，偶数个实际分开的源极区80也通常相互电接触。为了清楚的原因，用相同的相应参考符号标记明显且实际上分开的体区和源极区。
根据第一实施例，在第二栅电极21和体区50之间的每单位面积电容C2(以下也称作第二每单位面积电容)大于在第一栅电极11和体区50之间的每单位面积电容C1(以下也称作第一每单位面积电容)。通常，可在体区50中沿着第一和第二绝缘区12和22形成反型沟道。由于在体区50和相应的栅电极之间不同的每单位面积电容，需要用于形成反型沟道的在体区50和相应电极之间的电压差通常低于用于第二场效应结构的电压差。
根据另一实施例，至少在体区50和相应的栅电极11和12之间，第二绝缘区22的介电常数高于第一绝缘区12的介电常数。由此，甚至在第一和第二沟槽10和20具有相同几何形状的情况下，第二每单位面积电容C2也大于第一每单位面积电容C1。例如，第一绝缘区12由SiO2、Si3N4或SiOXNY制成，而第二绝缘区由HfO2制成。在另一实例中，第一和第二绝缘区12和22分别由SiO2和Si3N4制成。第一和第二绝缘区12和22也包括不同材料的几层。应当选择这些层使得第二每单位面积电容C2大于第一每单位面积电容C1。
根据再一实施例，第一栅电极11，第一绝缘区12，与源极金属化物60接触的源极区80，体区50以及与漏极金属化物42接触的漂移区40形成了第一场效应结构，即MOSFET。
如果在栅电极金属化物和源极金属化物60之间的电压VGS超出阈值，则在体区50中沿着第一绝缘区21形成n型反型沟道51，如以不同截面示出了类似于图2中的半导体器件100的图3中所示出的，其中第二栅电极21也通过介电部分70与源极金属化物60隔开。但是，第二栅电极21与器件100的其他部分中的源极金属化物60接触。换句话说，穿过图3的半导体器件100存在至少一个第二截面，其示出了源极金属化物60连接到第二栅电极21。这适用于本说明书的所有附图，其中未示出在第二栅电极21和源极金属化物60之间的接触。
根据再一实施例，与源极区80和源极金属化物60接触的第二栅电极21，第二绝缘区22，体区50以及与漏极金属化物42接触的漂移区40形成了第二场效应结构，以下将其称为MOS选通二极管(MGD)。如本说明书中使用的术语“MOS选通二极管”或者“MGD”意在描述具有短路的栅电极和源电极的MOSFET结构，即，MGD是两个端子的场效应结构。而且，MGD的体区50通常与源电极60接触。通常，MGD与在体区50和漏极区40之间形成的体二极管15并联连接。
换句话说，如在此描述的实施例包括集成的半导体器件，其具有形成在体区50和公共漂移区与40之间的体二极管15，第一场效应结构和通常是MGD的第二场效应结构。第一场效应结构和第二场效应结构通常连接到第一公共金属化物和第二公共金属化物。通常，第一公共金属化物电连接到第一和第二场效应结构的源极区80。由此，该金属化物通常称作源极金属化物60。体区50通常也连接到第一公共金属化物。第二公共金属化物通常与公共漂移区40电接触。在两个公共金属化物之间的总电流可通过集成的半导体器件在任一方向上流动。
在半导体器件的“正向模式”中，其中体二极管15反向偏置，第一场效应结构能通过场效应控制半导体器件的电阻。因此，第一场效应结构也称作可控场效应结构。为了控制电阻，施加或改变在第一公共金属化物和第一场效应结构的绝缘栅电极11之间的适当电压差，这对于本领域技术人员是公知的。由此，可形成和/或改型在体区50中的反型沟道51并且可旁路电流阻挡体二极管15。在第一和第二公共金属化物之间的给定电压差的情况下，可以这种方式控制流过半导体器件的总电流。
在半导体器件的“反向模式”或“逆向模式”中，体二极管15被正向偏置。而且，由于在很多实施例中短路了体区50和源极区80，因此电流可流过反向模式下的器件。而且，通过源极金属化物60短路了第二场效应结构的绝缘栅电极21。由此电流不能通过将控制电压施加到第二场效应结构来控制。但是，在特定条件下也可在反向模式中形成反型沟道。通常，在与绝缘栅电极相邻的p型体区的沟道区中形成反型沟道需要绝缘栅电极和体区之间的正向电压差VGB＞0。即使体接触和绝缘栅电极被电连接，也可根据源极区80和体区50之间的内建电势、由于从源极区80流向体区41的电流产生的电压降、和根据在栅极材料和体区50的材料之间的功函数差，产生正的电压差。
由于体区50的电阻率，在反向模式期间的任何电流都会将体区50中沿着电流路径的电压降低至低于施加到源极金属化物60上的电压VS的值。这通常导致与绝缘栅电极相邻的体区的较低的电势。因此，电压差VGB通常分别随着电流和电流密度而增加。
在特定实施例中，高于平均电流密度阈值的情况下，第二场效应结构(MGD)被设计成使得反向模式下通过集成半导体器件的总电流通常通过经由沿着绝缘栅电极21的反型沟道52流动的单极电流来支配。通常，与反向模式期间总电流横跨体二极管15的pn结流动的情况相比，这降低了集成半导体器件的电损耗。
而且，当接触被短路时，不是电势而是电子(以及空穴)的准费米能级在金属栅电极，金属源电极和金属体接触之间通常是均衡的。因此，即使不施加外部电压或电流到半导体器件100，也可在栅电极(特别是第二栅电极21)和体区50之间形成正电势差VGB。栅极电势VG用功函数WF，电子亲合势χ和带隙EG表示如下：VG＝Eg(材料本体)/2+χ(材料本体)-WF(材料栅电极)对于单晶硅本体和高磷掺杂的多晶硅(多晶Si)电极来说，栅极电势VG通常大约合计为：VG＝0.56V+4.17V-4.35V＝0.37V
在本说明书的上下文中，术语“功函数”意在描述从固体去除电子至固体表面外部的点所需的最小能量(通常以电子伏特测量)。对于金属来说这对应于从位于导带的费米能级移动电子到真空所需的能量。对于半导体材料或绝缘体，功函数被限定为电子亲合势χ和带隙一半的总和，即，将电子从费米能级移动到真空所需的最小能量。
具有低于用于高磷掺杂多晶硅的以上给定值4.35V的功函数的栅电极材料甚至将产生高于0.37V的正VGB。在一些实施例中，第一和第二栅电极11和21的功函数是不同的。通常，第二栅电极21的功函数小于第一栅电极11的功函数。例如，第一栅电极11由高掺杂的多晶Si制成，第二栅电极由TiN、TaN或Co制成。通常，体区50的电子亲合势也小于第一栅电极11的功函数。例如，第一栅电极11和体区50分别由高掺杂的多晶Si和Si制成。
如果在绝缘栅电极和体区之间的电压差VGB大于阈值电压Vth，则在体区50中沿着绝缘栅电极形成反型沟道。
通常，场效应结构的阈值电压Vth随着每单位面积的栅极电容的增加和体区50的掺杂浓度的降低而降低。这适用于正向模式(VGS＝VDS＞0)下的“阈值连接”期间的MOSFET结构和反向模式(VDS＝VGS＜0)下在栅极和源极、漏极和栅极以及漏极和源极之间分别具有电压差VGS、VDG和VDS的MOSFET结构。在MOSFET的“反向阈值连接”期间，漏极用作电子源极，源极用作电子漏极。除了通过MOSFET的反型沟道的电子传输之外，在台面中的反向双极晶体管的电流和跨越pn体二极管的空穴电流通常对反向模式下的总电流有贡献。因此，甚至在体区50和相应栅电极之间的每单位面积电容相同的情况下，MGD的阈值电压Vth也通常低于MOSFET的阈值电压Vth。
而且，通常在MGD的体区50中沿着第二绝缘区22仅形成具有约1017cm-3至约1018cm-3的电荷载流子浓度的弱反型沟道或弱反型层52。
由于图2和3中第二栅电极21连接到源极金属化物60，因此在具有集成的MGD的MOSFET的栅极特性中通常不反映MGD的较低阈值电压Vth。而且，MOSFET的最大额定栅极电压不会导致MGD的栅极厚度的下限。
在反向模式期间通常仅沿着第二绝缘区22形成反型沟道。这是由于第二场效应结构(MGD)在其栅电极和体区之间具有较第一场效应结构(MOSFET)高的每单位面积电容。
取决于电流密度和MGD特性的半导体器件100两端的电压降在集成MOSFET 100的反向模式期间通常从体二极管15的约0.9V降低到0.5V以下的值。由此，在该模式下损耗降低了。在典型的转换器中使用具有集成MGD 100的MOSFET因此增加了转换器效率。这将参考图1更加详细地解释。
图1示出了使用MOSFET的典型降压dc至dc转换器，即降压转换器。输入电压Uin被降低至较低的输出电压Uout。例如在计算机主板上广泛使用所示电路的布局，以将通过主适配器提供的12V的典型输入电压Uin转换成用户主板诸如CPU、GPU、DSP、DRAM和驱动芯片的所需电压，例如约1.2V至约3.3V。降压转换器具有四个操作阶段，其通过驱动器IC 95来控制。在第一阶段中，高侧MOSFET开关96接通并且两个低侧MOSFET开关97关断。这引起通过电感器98的给电容99充电的线性电流增加。如果输出电压Uout超出了某一阈值，则驱动器IC 95会关断MOSFET 96，这启动了第二阶段。现在，负载电流在由电感器96、电容器97和两个MOSFET 97的体二极管形成的续流电路(freewheel circuit)中流动。在该阶段中，MOSFET 97处于反向模式，且损耗主要由现在被正向偏置的体二极管产生。通常，硅MOSFET 97的体二极管的正向电压降对于典型电流是大约0.9V或甚至更大。在空载时间之后，通过驱动器IC 95接通MOSFET 97以降低损耗(第三阶段)。如果输出电压降低至低于极限值，则MOSFET 97在返回到第一阶段之前再次关断(第四阶段)。为了最小化降压转换器的损耗，使用具有集成的第二场效应器件的MOSFET 100，如果将体二极管切换成正向则MOSFET 100具有低压降。这也适用于其他类型转换器，诸如升压转换器和单端的初级电感转换器。
除了每单位面积的电容之外，对于第一和第二场效应结构可单独优化这些技术特征。这类特征的实例包括但不限于漏电流，阻挡能力，欧姆接触的质量以及相关的温度相关性。
而且，需要高于单个集成电路上的第二场效应结构(MGD)的阈值电压的MOSFET的不同阈值电压。这例如可通过对形成相应晶体管的第一场效应结构选择性提供沟道注入来获得。调整第一场效应结构的阈值电压的附加沟道注入(即沟道区51的掺杂)可用于具有不同阈值电压需求Vth的那些MOSFET。
而且，集成在其栅电极和体区之间具有第一每单位面积电容的第一场效应结构和第二场效应结构的概念不限于在沟槽中设置了栅电极的所示出的垂直场效应结构，如图2和3中所示(VMOSFET，UMOSFET)，第二场效应结构包括短路的栅电极和源电极且在其栅电极和体区之间具有高于第一每单位面积电容的每单位面积电容。在另一实施例中，在此公开的原理也用在横向器件中(诸如横向MOSFET)和平面垂直器件中，即具有非掩埋栅电极的器件，诸如DMOSFET。
换句话说，半导体器件100包括与第一导电类型的源极区80接触的源极金属化物60，第一导电类型的漏极区41和第二导电类型的体区50。体区50分别与源极区80和漂移区40相邻。半导体器件100还包括具有第一栅电极11和在第一栅电极11和体区50之间具有第一每单位面积电容C1的第一场效应结构，和具有第二栅电极21和在第二栅电极21和体区50之间具有第二每单位面积电容C2的第二场效应结构，该第二每单位面积电容C2大于第一每单位面积电容C1。
根据特定实施例，半导体器件是功率半导体器件，其包括多个单片集成的第一和第二场效应结构。在其他实施例中，半导体器件100仅包括一个第一和/或一个第二场效应结构。
在此参考图3，将说明再一实施例。因此，在第二栅电极21和体区50之间的第二绝缘区22的厚度d2，以下也称作第二厚度，小于在第一栅电极11和体区50之间的第一绝缘区12的厚度d1。在下文中，厚度d1也称作第一厚度。由此，第二每单位面积电容C2大于第一每单位面积电容C1，即使使用相同电绝缘材料用于形成第一和第二绝缘区12和22也是这样。
例如，对于氧化硅作为栅绝缘材料的情况，第一厚度d1通常在约10nm和约100nm之间的范围内。
第二厚度d2明显比标准功率MOSFET中的约40nm至60nm的作为栅绝缘体的氧化硅层的典型厚度小了例如两倍或以上。在特定实施例中，第二厚度d2小于约8nm。第二厚度d2可小于6nm或4nm且甚至可小于1nm。
通常，第二厚度d2小于第二栅电极21和公共漂移区40之间的第二绝缘区22的最大厚度。而且，第一厚度d1通常小于第一栅电极11和公共漂移区40之间的第一绝缘区12的最大厚度。
图4示出了根据另一实施例的半导体器件100的垂直截面。所示出的半导体器件100与图3中所示的半导体器件不同之处在于其包括相互相邻的两个第二沟槽20。而且，在第一和第二沟槽10和20的每一个中，场板16和26形成在相应的栅电极11和21下方。两个第二沟槽20通过第一横向距离为p1的台面区与相应的相邻第一沟槽10隔开。此外，两个第二沟槽20通过第二横向距离p2的台面区被间隔开。在特定实施例中，第一横向距离p1大于第二横向距离p2和/或第二场板26较第一场板16更深地垂直延伸到公共漂移区40中。由于第二栅电极21和第一及第二场板16和26处于源电势，在正向模式下掩蔽在两个第二沟槽20之间的台面中的漂移区40以防受到高电场强度的影响。因此，与第一场效应结构相比，第二场效应结构，即集成MGD，通常被较好地保护以防受到雪崩击穿的影响。
由于第一和第二沟槽10和20的设置，有四个与第一绝缘区12相邻的第一本体子区50a和不与第一绝缘区12相邻却与相邻的第二沟槽20的第二绝缘区22相邻的一个第二本体子区50b。在一些实施例中，第二本体子区50b具有较第一本体子区50a低的掺杂浓度。在反向模式期间这通常将进一步降低用于形成第二场效应结构的反型沟道的阈值电压Vth且因此降低压降。
在图5中示出的半导体器件100与图3中所示的半导体器件不同之处在于分别在第一和第二沟槽10和20下部中的绝缘区12和22的几何形状。通常，两个绝缘区包括两个相应的绝缘部分，在体区50a或50b与相应的栅电极11和22之间的第一和第二绝缘部分12a和22a和至少填充沟槽10和20的底部与相应的栅电极11和21之间的空间的第一和第二绝缘底部12c和22c。在一些实施例中，在相应的栅电极下方的绝缘底部12c和22c的横向和/或垂直厚度超过了在垂直截面中绝缘部分12a和22a的相应厚度。由此，可降低在底部12c和22c中的场强度。通常，第一和第二绝缘底部12c和22c的横向和/或垂直厚度处于约50nm至约300nm的范围内。
参考图6，将说明另一实施例。以垂直截面示出的半导体器件100包括与公共源极金属化物60接触的n型源极区80。源极区80与毗邻于公共n型漂移区40的p型体区50相邻。在体区50和漂移区40之间，形成体二极管(未示出)。在漂移区40内，通常掩埋p型的第三半导体区25或第三导电区25。通常第三导电区25的掺杂浓度高于体区50的掺杂浓度。而且，第三导电区25和体区50相互间隔开。由于在第三导电区25和漂移区40之间形成的pn结，通常与pn结相邻地形成空间电荷区或层。第二沟槽20从源极区80通过体区50延伸且至少部分地延伸到漂移区40中。第二沟槽20与第三导电区25相邻且包括绝缘层22和导电插塞21，其在源极金属化物60和第三导电区25之间形成了欧姆连接。绝缘层22仅设置在第二沟槽20的侧壁上且绝缘了导电插塞21与体区50及源极区80。体区50可连接到源极金属化物60。
在如在此描述的一些实施例中，导电插塞21，绝缘层22和体区50形成了第二场效应结构，其通常是在形成第二栅电极21的导电插塞21和体区50之间具有第二每单位面积电容C2的MGD。
在特定实施例中，半导体器件100还包括至少一个第一沟槽10，其从源极区80通过体区50部分延伸到漂移区40。图6中，示范性示出了两个第一沟槽10。第一沟槽10的侧壁和底壁被覆盖有第一绝缘层12或第一绝缘区12。绝缘的第一沟槽10被填充有形成第一栅电极11的第一导电区。
在如在此描述的一些实施例中，第二和第一沟槽也可分别被称为一个沟槽和另一沟槽。这种情况下，第二场效应结构和第一场效应结构分别形成了一个场效应结构和另一场效应结构。
通常，在第一栅电极11和体区50之间的每单位面积电容C1低于第二每单位面积电容C2。这也可通过选择第一绝缘区12和第二绝缘区或层22的适当的有效厚度和/或介电常数来实现。除了公共源极金属化60之外，半导体器件100通常还包括公共漏极金属化物42和与第一栅电极11电接触的公共栅极金属化物(未示出)，以使器件100可作为三端MOSFET操作。由于MOSFET100包括并联连接到体二极管的MGD，因此，与标准MOSFET相比，集成MOSFET 100在反向模式期间通常具有较低压降。这支持在图1中示出的转换器中使用集成MOSFET 100作为低侧MOSFET 97。
在一些实施例中，第一沟槽10在下部还包括与源极金属化物60接触的导电场板16以允许较高的掺杂浓度和/或较薄的漂移区40，同时保持击穿电压基本恒定。在正向模式期间场板16和第三导电区25掩蔽体区50。而且，第三导电区25能承载雪崩电流。因此，体区50也可浮置。
图7以垂直截面示出了与图6中示出的集成MGD 100相似的MOSFET。此外，示出了第一和第二反型沟道51和52，其可通过场效应在体区50中形成以使其从源极区80延伸向漂移区40。为了清楚起见，没有用相应的参考符号标记出半导体器件100的所有的反型沟道。在特定实施例中，沟道区52的掺杂浓度低于体区50的其余部分的掺杂浓度以进一步降低第二反型沟道52的阈值电压。由于在反向模式期间所形成的MGD的反型沟道52，与标准MOSFET相比，通常也降低了所存储的少数载流子(反向恢复电荷)的数量。降低所存储的电荷通常导致整流换向期间电流峰值的降低。由此，与标准MOSFET相比可改善具有集成的MGD 100的MOSFET的开关特性。因此，在转换器电路设置中，具有MGD 100的MOSFET也可用作具有改善的开关特性的低侧开关。
而且，在图7的截面中示出了第一掺杂区27，第二掺杂区28和第三掺杂区29。第一掺杂区27与源极金属化物60，源极区80，体区50和绝缘层或第二绝缘区12相邻。第二掺杂区28与第三导电区62，体区50，公共漂移区40，绝缘层12和相应的第三掺杂区29相邻。在每个导电插塞21的两侧上，第三掺杂区29设置在体区50和漂移区40之间。在特定实施例中，第一，第二和第三掺杂区27，28和29中的每一个都是第一导电类型的区，即n掺杂区，具有通常高于漂移区40的掺杂浓度的掺杂浓度。由此，可从沿着绝缘层12形成在体区50中的第一反型沟道51的长度L1独立修整沿着第二绝缘区22形成在体区50中的第二反型沟道52的长度L2。由此，第二反型沟道52的电阻可进一步降低。这导致反向模式期间具有集成的MGD 100的MOSFET的甚至更低的损耗，这对于很多应用是所期望的，例如图1的转换器中的低侧MOSFET 97。
在特定实施例中，导电接触层62被设置在导电插塞21和第三导电区25之间以改善源极金属化物60和第三导电插塞25之间的电接触且降低电阻。通常，接触层62具有金属或近金属的导电性。例如，接触层62可由金属、硅化物或Ti/TiN制成，用于改善多晶Si插塞21和由硅制成的p型第三导电区25之间的接触。
在另一实施例中，第一掺杂区27a的一些为p型，如图8中所示。这也示出了穿过具有集成MGD 100的MOSFET的截面。如果器件100没有被设计成具有浮置的体区50，则可使用p型第一掺杂区27a用于电连接体区50和源极金属化物60。图8的截面也可对应于图7的具有集成MGD 100的MOSFET的另一截面。换句话说，在半导体器件100的不同部分可以实现缩短第二反型沟道的垂直延伸和电连接体区50。
参考图9-13，说明了用于制造具有集成MGD 100的MOSFET的方法实施例。图9示出了在提供包括n型公共漏极区41和n型公共漂移区40的半导体衬底之后和在包括形成第一和第二沟槽10和20、形成p型体区50和n型体区80和形成介电部分70的进一步工艺之后的半导体器件100的垂直截面。在每个第一沟槽10中，形成场板16，栅电极11和绝缘区12。而且，蚀刻第二沟槽20穿过源极区80和体区50，部分地延伸到公共漂移区40。所有这些工艺都使用对于本领域技术人员公知的用于形成垂直沟槽MOSFET的标准工艺完成。
随后，绝缘层22设置在第二沟槽20的侧壁和底壁上。这通过半导体衬底的热氧化和/或通过沉积绝缘材料完成。在一些实施例中，在台面和第二沟槽20的凹进之间的绝缘层22的厚度小于体区50和第一栅电极11之间的第一绝缘区12的厚度。在特定实施例中，绝缘层22的介电常数高于第一绝缘区12的介电常数。图10示出了在随后用于在漂移区40中形成p型第三导电区25的离子注入工艺之后的半导体器件100。第三导电区25与第二沟槽20底部上的绝缘层22相邻。
之后，实施各向异性蚀刻工艺以去除第二沟槽20底部上的绝缘层22，如图11中所示。
随后，将导电材料诸如高掺杂多晶Si沉积在第二沟槽20上用于形成导电插塞21。在第二沟槽20上部中回蚀刻介电层22和导电插塞以暴露出源极区80。这导致图12中所示的结构。
可替换地，在蚀刻第二沟槽20的底部上的绝缘层22和用多晶Si填充第二沟槽20之后，例如通过将硼扩散出所沉积的多晶Si来形成第三导电区25。
最终，在半导体器件100的顶部上形成公共源极金属化物60和公共栅电极金属化物(未示出)和在半导体器件100的底部上形成漏极金属化物42，如图13中所示。
由于在蚀刻第二沟槽20之前使用标准工艺，因此在没有MGD的情况下，在两个相互相邻的第一沟槽10之间的间距和/或横向距离与标准MOSFET相比通常不必增加。而在反向模式(反向电流)期间的电压降仍可明显降低，如参考图14所说明的。
图14A根据数值模拟示出了在矩形部分5当中具有集成MGD的如图13中示出的集成MOSFET的电流线19。绝缘层22过薄(5nm)以致不能清楚可见。为了对比，在图14B中给出在标准MOSFET反向模式期间具有相同间距的电流线19。如可见到的，图14A中的电流受从源极区80通过体区50中的反型沟道52(未标记)流动到漂移区40且通过漂移区40的电子电流支配。与此相比，由于电流流过体二极管，因此在标准MOSFET中的电流在相同条件下是双极的。由于另外形成的反型沟道52，在反向模式中，在宽的电流范围内，具有集成MGD的MOSFET两端的压降仅是标准MOSFET的一半那样大。在图14C中分别将图14A和14B的相对应的电流密度-电压-特性绘制成曲线A和B。
场板也可另外结合到如图4中示出的半导体器件中。这进一步于图15中示出，图15以垂直截面示出了具有多个集成的MOSFET和MGD的功率MOSFET 100的截面。所示出的第一和第二沟槽10和20中的每一个在其下部都分别包括场板16和26。场板16和26连接到源极金属化物，如通过参考符号“S”表示的。第一栅电极11连接到未示出的栅电极金属化物，如通过参考符号“G”表示的。为了清楚起见，仅通过参考符号完全表示自图15左侧的最初两个沟槽。以下将在图17中给出更加详细的结构截面。
根据另一实施例，多个第一场效应结构(MOSFET)和第二场效应结构(MGD)设置成矩形图形。通常，该矩形图形至少在半导体器件100的主要部分上方延伸。但是器件的边界区偏离了图形，例如以补偿边界效应。图15中每四个场效应结构是一个MGD。如从在MOSFET 100的正常MOSFET操作期间、即在其中电子从源极金属化60通过源极区80、体区50中的反型沟道51和漂移区40流向漏极金属化物42的正向模式期间，另外绘制的电子电流线19可看出的，每一个台面对总电流有贡献。更靠近地检查电流线19显示出集成MGD仅将正向模式下的电阻Ron增加了22％，其低于33％的预期增加。
另一方面，在反向电流(反向模式)期间，电子电流从源极金属化物42通过漂移区40、与仅5nm厚的栅极绝缘体22相邻的体区50中的反型沟道52和源极区80流向源极金属化物60。这于图16中示出，其示出了与图15中相同的MOSFET，但其是在反向模式期间的。由于与MOSFET的体二极管相比，反型沟道52两端的较低压降，在反向模式期间的损耗可明显降低。这取决于在MOSFET 100中的MGD的设置以及其特性。通常，在反向模式期间的损耗随着增加MGD的比例而降低，且与群集设置相比，即在半导体器件100的不同部分中MGD和MOSFET的设置，对于MGD和MOSFET的矩形图形设置该损耗较低。如果必须不同地优化MOSFET和MGD则例如可使用MOSFETS和MGD的群集设置。
而且，Ron通常将随着增加MGD的比例而增加。在矩形图形和MGD和MOSFET的群集设置中，在MOSFETS和MGD之间的比率通常被选择成处于约1∶1至100∶1之间的范围。由此，在反向模式下在Ron和电损耗之间的折衷可根据应用或电路的MOSFET规格来平衡。
在图17A中，在MGD的反向模式期间的几何形状和电流在图16的部分5中更加详细地示出。通常，p型体区50包括较高掺杂的p型接触部分55。为了说明目的，在源极电势下的第二栅电极21和也连接到源极的体区50之间的第二绝缘区22的厚度d2高于图14和15中的且总和为35nm。在图17B中，绘制了图17A的MGD的空穴电流密度(曲线a)、电子电流密度(曲线b)和总的电流密度(曲线c)作为MGD两端的压降的函数。由于在体区50内形成的反型沟道，总电流受单极电子电流的支配，即电子电流为总电流贡献了90％以上，超过公共漂移区40中约10μA/mm2的平均电流密度。这取决于在第二栅电极21和体区50之间的第二绝缘区22的厚度和/或介电常数。在特定实施例中，在反向模式(体二极管15正向偏置)下通过半导体器件的电流被单极电流支配，超过约1mA/mm2的漂移区40中的平均电流密度。
图18示出了依赖于第二厚度d2，如图17A中的具有多晶Si作为第二栅电极21的材料和SiO2作为第二绝缘区22的材料的硅MGD的电流密度-电压特性。在给定电流密度下，压降随着降低第二厚度d2而降低。在厚度d2为5nm时，在宽电流密度范围内，MGD的电流密度电压特性几乎与功函数为4.75eV的沟槽-MOS-势垒-肖特基二极管(TMBS二极管)相同。对于3nm厚的栅极氧化物来说，损耗甚至更低。由此，集成的MGD可代替集成的肖特基二极管。由此，可避免集成肖特基二极管的前述缺点。而且，反向模式下的损耗甚至可被进一步降低。
图19示出了依赖于第二厚度d2在MOSFETS和MGD比率为9∶1的集成功率半导体器件的反向模式期间的电流密度-电压特性。MOSFETS具有45nm的第一厚度d1。升至约10A/mm2的电流密度，损耗可通过具有较低第二厚度d2的MGD显著降低。
在图20中，对于为5nm，8nm和35nm的第二厚度d2，绘制出如图17A中示出的典型硅MGD的每沟道宽度电流-电压特性。图20A和20B分别示出了线性图和线性-对数图。半导体器件的阈值电压Vth可被限定为合适的正切与如图20A中的8nm曲线所示出的线性图中的横坐标的交点。对于具有8nm的第二厚度d2的MGD，这导致约0.35V的阈值电压Vth。限定阈值电压Vth的另一个可能基于所需的每沟道宽度电流，本说明书中使用该定义(definition)。对于10mA/m的每沟道宽度电流，对于具有8nm的第二厚度d2的MGD，从图20B可获得约0.26V的阈值电压Vth。因此，可实现MGD的阈值电压，其适当地低于对于较厚栅极氧化物通过使用增加体效应获得的值。在特定实施例中，通过10mA/m的每沟道宽度电流限定的MOS选通二极管的阈值电压Vth是正的，但是低于或者等于约0.26V。
对于具有相对介电常数为3.9作为栅极氧化物、即作为第二绝缘区22的材料的SiO2，获得在图20中的阈值电压Vth。氧化铪HfO2例如具有约12的相对介电常数。由此，图20中示出的曲线也对应于具有HfO2作为栅极氧化物但是具有增加约3.1倍的第二厚度d2的MGD，其对应HfO2的相对介电常数和3.9之间的比率。例如，8nm厚的SiO2栅极氧化物的曲线也对应于具有与约25.3nm厚的HfO2层绝缘的第二栅电极21的MGD的曲线。
根据另一实施例，半导体器件包括公共源极金属化物，至少一个第一场效应结构和至少一个第二场效应结构。第一和第二场效应结构包括连接到公共源极金属化物的第一导电类型的源极区和与源极区相邻的第二导电类型的体区。第一场效应结构还包括第一栅电极和第一等效氧化物厚度的第一绝缘区，该第一绝缘区至少被设置在第一栅电极和体区之间。第二场效应结构还包括连接到公共源极金属化物的第二栅电极和至少被设置在第二栅电极和体区之间的第二等效氧化物厚度的第二绝缘区。第二等效氧化物厚度低于第一等效氧化物厚度。
在本说明书的上下文中，术语“等效氧化物厚度”意在描述在栅电极和体区之间的绝缘区的平均厚度乘以绝缘区材料的相对介电常数和通常为3.9的SiO2的相对介电常数之间的比率。
在特定实施例中，第二等效氧化物厚度小于约8nm。换句话说，在特定实施例中，每单位面积的第二栅极电容C2大于约4.3nF/mm2。第二等效氧化物厚度也小于6nm或4nm，且甚至可小于1nm。相似地，每单位面积的第二栅极电容C2可大于约5.7nF/mm2或者约8.6nF/mm2且甚至可大于约34.4nF/mm2。
集成MGD也可用在反向传导的IGBT中。图21示出了与图3相似的半导体器件。但是，替换图3中的漂移区40和漏极金属化物42之间的公共漏极区41，将高掺杂的p型区41a设置在第一沟槽10下方的漂移区40和漏极金属化物42之间。由此，形成n沟道IGBT的四个交替层(沿着虚线6的N-P-N-P)。附加的PN结阻挡反向电流流动。这意味着IGBT不能在反向模式下传导，不同于MOSFET。在桥接电路中，这里需要反向电流，附加的二极管(称作续流二极管)必须反并联地连接到IGBT，即，与IGBT的体二极管并联，以在相反方向上传导电流。注意，在IGBT的情况下，源极金属化物60和漏极金属化物42也可称作发射极金属化物60和集电极金属化物42。相似地，高掺杂n型区41b被设置在第二沟槽20下方的漂移区40和集电极区42之间。与发射极区80和发射极金属化物60接触的第二栅电极21，第二绝缘区22，体区50和与集电极金属化物42接触的漂移区40形成了MOS选通二极管。通常，MGD并联连接到体二极管15，且可操作为反向模式的集成续流二极管。再次地，第二栅电极21和体区50之间的每单位面积电容大于第一栅电极21和体区50之间的每单位面积电容。这再次通过将厚度d2选择成小于第一厚度d1和/或通过与第一绝缘区12材料的介电常数相比选择具有高介电常数的第二绝缘区22的材料来实现。
通过参考图22-29，将说明根据几个实施例的制造工艺。
图22示出了在形成n型漏极区41之后和在包括形成n型漂移区40、形成第一和第二沟槽10和20、分别在第一和第二沟槽10和20的下部中形成绝缘底部12c和22c、形成相应的场板16和26以及进行热氧化工艺以在第一沟槽10上部中形成第一介电SiO2区或层12a进一步的工艺之后，在垂直截面中的硅半导体器件100的截面。通常，介电层12a具有约30nm至约60nm的厚度且也覆盖第二沟槽20的侧壁。之后，第一沟槽10被覆盖有光刻构造的掩模7以保护第一沟槽10。获得的半导体结构于图23中示出。
参考图24，可实施例如利用P或As的可选离子注入工艺。由此，可形成用于降低后面形成的第二场效应结构的沟道长度的较高掺杂的n型掺杂区27(也参见图7)。如图25中示出的，例如用P或As实施第二可选离子注入工艺以形成暂时较高掺杂的n型区24。在例如用硼进行后面的离子注入和随后用于形成p型体区的推进(drive in)之后，将较高掺杂的n型区24转换到部分体区中，其具有较体区的其他部分低的有效p型掺杂浓度。由此，可进一步降低后面形成的第二场效应结构的阈值电压Vth。
随后，例如通过湿法化学蚀刻去除第二沟槽上部中的侧壁上的氧化物。之后，去除掩模7。获得的半导体结构于图26中示出。之后，使用第二热氧化工艺以在第二沟槽20上部的侧壁上形成第二绝缘部分或介电层22a，如图27中所示。在所示出的截面中，第二沟槽20的横向厚度通常在从约1nm至约8nm的范围内，但是甚至小于1nm。由于相应沟槽上部的侧壁上的介电层12a和22a的不同横向厚度，后面形成的第二场效应结构在其栅电极和体区50之间较后面形成的第一场效应结构具有较高的每单位面积电容。
之后，例如通过化学气相沉积(CVD)和回蚀刻高掺杂的多晶Si形成第一和第二栅电极11和21。而且，例如通过适当的离子注入和随后的推进来形成体区50和源极区80。此外，介电部分70通过沉积形成。最后，形成与第一栅电极11点接触的公共栅极金属化物、与漏极区41电接触的公共漏极金属化物42和与体区50、源极区80、第二栅电极21和场板16和26电接触的公共源极金属化物60。在图28和29中以两个不同的垂直截面示出获得的具有集成MGD 100的MOSFET，其分别对应于图30的线A和B。第二栅电极21和源极金属化物60之间的接触仅于图29中示出。图30和31示出了MOSFET 100的平面图，可具有或不具有源极金属化物60和栅极金属化物65。参考符号220表示形成第二绝缘部分或介电层22a的那部分半导体器件100。换句话说，半导体器件100的部分220表示其中形成了MGD的那部分。参考符号600和610涉及到多晶Si填充，其形成了第一和第二栅电极11和21，且涉及到用于分别连接体区50、源极区80和第二栅电极21和源极金属化物60的沟槽接触。
换句话说，参考图22-29描述的方法包括提供第一导电类型例如n型的半导体本体的工艺。半导体本体通常包括第一导电类型的漂移区40和第一和第二沟槽10和20。第一和第二沟槽10和20已经分别包括了适当形成且绝缘的场板16和26。而且，该方法包括形成第一导电类型的源极区80和毗邻的第二即相反导电类型的体区50。形成包括第一栅电极11和至少设置在第一栅电极11和体区50之间的第一绝缘部分12a或者第一绝缘区12、和包括第二栅电极21和至少设置在第二栅电极21和体区50之间的第二绝缘部分22a或第二绝缘区22的第一场效应结构，以使得在第二栅电极21和体区50之间的每单位面积电容大于第一栅电极11和体区50之间的每单位面积电容。而且，形成至少与源极区80和第二栅电极21接触的公共源极金属化物60。
通常，所形成的第二场效应结构是并联连接到第一场效应结构的体二极管15的MGD。
用于第一场效应结构的实例包括但不限于MOSFET和反向传导的IGBT。为了形成IGBT，所提供的半导体本体已经包括了相互相邻且被设置在漂移区40下方的第二导电类型的高掺杂区41a和第一导电类型的高掺杂区41b。
在另一实施例中，所提供的半导体本体已经包括了补偿结构，如超结MOSFET中使用的。
通过参考图32-36，将说明根据特定实施例的制造工艺。图32-35示出了沿着图36的线B穿过半导体器件100的垂直截面。图32示出了在形成n型漂移区40之后和在包括形成p型体区50、形成n型源极区80、形成第一和第二沟槽10和20、形成绝缘部分70、形成浅沟槽8和形成高掺杂p型接触部分55的进一步工艺之后的半导体器件100。第一和第二沟槽10和20包括相应的场板16和26，相应的第一和第二栅电极11和21以及相应的第一和第二绝缘区12和22。较高掺杂的接触部分55被设置在相邻沟槽8下方的体区50中，且改善了在体区50和源极金属化物60之间的稍后形成的接触。沟槽10a和10b与所示出的第一沟槽10相似。但是，其最接近半导体器件100的第一横向边界且不具有毗邻的源极区80以补偿边界效应。由于相同的原因，与半导体器件100的第一横向边界相邻的沟槽10b及其场板16b更深地垂直延伸到漂移区40中。
沉积并构造光致抗蚀剂7以使得仅与第二沟槽20相邻的沟槽8a在毗邻于第二沟槽20和接触部分55的部分被部分地暴露出来，如图33中所示。其他沟槽8b仍被光致抗蚀剂7完全填充。随后，通过蚀刻去除覆盖第二栅电极21的绝缘部分70。这导致如图34中所示的结构100。之后，去除光致抗蚀剂7，且沉积源极金属化物60以电连接源极区80、体区50和第二栅电极21，如图35中所示。根据所进行的制造工艺，形成源极金属化物60和第二栅电极21之间的电连接作为浅沟槽620中的自调整接触。浅沟槽620垂直延伸，不与沟槽8一样深地延伸到半导体器件100中，其也被填充有源极金属化物60以形成至体区50、源极区80和接触部分55的沟槽接触610。
图36示出了包括其中形成了集成MGD的区220的MOSFET 100的平面图。参考符号600再次表示第一和第二沟槽10、10a、10b和20的多晶Si填充。图36还示出了在源极金属化物60和第二栅电极21之间的浅沟槽接触620。此外，示出了在源极金属化物60和体区50、源极区80和接触部分55之间的沟槽接触610。
图37-73示出了在用于半导体器件100的几个制造工艺之后通过半导体器件100的垂直截面图。
参考图37-48示出的制造工艺消除了在栅极氧化物上的任何光刻工艺且允许使用不同材料，例如具有不同功函数的材料，用于第一和第二栅电极11和21。以下处理工艺的起始点是图22的结构100。在该结构上沉积多晶Si层90和光致抗蚀剂。之后，构造光致抗蚀剂用于形成蚀刻掩模7。在随后的湿法化学或干法多晶Si蚀刻工艺中，暴露上部中的第二沟槽20。获得的半导体结构于图37中示出。之后，去除蚀刻掩模7，蚀刻掉第二沟槽20的侧壁上的氧化硅，和实施热氧化工艺以形成第二绝缘部分22a。之后，如图38中所示地沉积第二上覆多晶Si层91。随后，实施化学机械抛光(CMP)工艺以去除第一和第二沟槽10和20上的多晶Si且形成平坦表面。
在替换工艺中，将多晶Si层90沉积到图22中示出的结构上和随后回蚀刻。在获得的结构的表面顶部上，例如通过CVD工艺沉积Si3N4层92。这导致图39中示出的结构。接下来，通过适当的离子注入和推进形成体区50和源极区80。这导致图40中示出的结构。之后，随后进行以下的工艺。通过湿法化学蚀刻去除Si3N4层92。通过进一步的光刻构造的掩模7b掩蔽第一沟槽10。通过蚀刻从第二沟槽20去除多晶Si 91。而且，使用各向同性蚀刻工艺去除在第二沟槽20的侧壁上和与第二沟槽20相邻的源极区80上的绝缘氧化层。获得的结构于图41中示出。在去除掩模7b之后，实施热氧化以在第二沟槽20的上部的侧壁上形成第二绝缘部分22a。通常，在图42中示出的垂直截面的横向方向上的第二绝缘部分22a较第一绝缘部分12a薄。随后，通过CVD和回蚀刻高掺杂的多晶Si或具有功函数较高掺杂的多晶Si低的材料(诸如TiN)形成第二栅电极21。这导致图43中示出的结构。
最终，形成介电部分70、与第一栅电极11接触的栅极金属化物65、与漏极区41接触的漏极金属化物42和与第二栅电极21、体区50和源极区80接触的源极金属化物60。
替换地，在导致图40中示出的结构的工艺之后实施以下的工艺。在Si3N4层92的顶部上，沉积中间氧化层93，并且光刻构成的掩模7b形成于其上用于掩蔽第一沟槽10，如图44中所示。随后蚀刻中间氧化层93，去除掩模7b和相对于SiO2选择性地湿法化学蚀刻Si3N4层92导致了如图45中所示的结构100。之后，使用各向同性蚀刻去除第二沟槽20的上部的多晶Si 91。而且，在第二沟槽20的侧壁上和与第二沟槽20毗邻的源极区80上的绝缘氧化硅层通过各向同性蚀刻来去除。获得的结构于图46中示出。随后，实施热氧化以在第二沟槽20的上部的侧壁上形成第二绝缘部分22a。在图47中示出的垂直截面的横向方向上的第二绝缘部分22a通常比第一绝缘部分12a薄。
随后，各向异性回蚀刻在热氧化期间在源极区80上形成的SiO2层以暴露出源极区80的上表面，用于稍后连接至源极金属物60。替换地，可与保护插塞组合使用各向同性蚀刻。
最后，所连接的第二栅电极21和源极金属化物60通过沉积高掺杂的多晶Si或具有低于高掺杂的多晶Si的较低功函数的材料(诸如TiN)形成。获得的具有集成MGD的MOSFET于图48中示出。所示出的虚线表示第二栅电极21和源极金属化物60可由相同或不同材料制成。
通过参考图49-73，将详细说明用于形成场板沟槽半导体器件100的制造方法的五个实施例。其全部都共同具有以下特征：至少第二沟槽20的侧壁被保护区保护以在用于在第一沟槽10的上部中形成第一绝缘区12a的热氧化期间不受氧化影响。另外，用于形成第一绝缘区12a的热氧化也将导致边界区中的硅氧化到第二沟槽20。通常，这导致形成与在已经形成的场板相邻的台面中形成台阶。根据所形成的台面台阶的尺寸和位置，特别在反向偏置期间产生高场强度。因此，在热氧化条件下低氧渗透性的材料通常至少沉积在第二沟槽20的上部的侧壁上。由此，可消除在与第二绝缘区22的第二绝缘部分22a和较厚绝缘底部22c之间的过渡区相邻的漂移区40中形成台阶或者至少降低其尺寸至小于第二栅电极21和体区50之间的第二绝缘部分22a的厚度d2的大约一半。例如，在台面中的台阶尺寸可仅为4nm或2nm或甚至更小。由此，与导致约20nm的台面的台阶的MOSFET的标准处理相比，在台面中台阶的尺寸被明显降低。由此，可降低接近过渡区的漂移区40中的反向偏置期间的电场大小。这将参考图74A-F来说明。
简言之，实施例包括提供第一导电类型的半导体衬底。将至少一个第一沟槽10和至少一个第二沟槽20蚀刻到半导体衬底中。形成至少覆盖第一沟槽10的壁下部和第二沟槽20的壁下部的第一氧化层。随后，形成至少在第一沟槽10下部的第一导电区16和至少在第二沟槽20下部中的第二导电区26。这通常通过CVD和回蚀刻高导电性多晶Si完成。实施热氧化工艺以在第一沟槽10的上部的侧壁上形成第一绝缘区12a。在该热氧化工艺期间，保护第二沟槽20以便不氧化或者几乎不氧化形成第二沟槽20的壁的半导体衬底。之后，第二绝缘区22a形成在第二沟槽20的上部的侧壁上。随后，形成在第一沟槽10的上部中的第一栅电极11和在第二沟槽20的上部中的第二栅电极21。而且，形成第一导电类型的源极区80和第二导电类型的体区50以使其相邻。通常，由此最终形成与体区50相邻的漂移区40以使第一和第二沟槽10和20在体区50和漂移区40之间的pn结下方在垂直方向上延伸。之后，形成至少与源极区80和第二栅电极21接触的源极金属化物60。通常，体区50也电连接到源极金属化物60。而且，第一和第二导电区16和26通常也电连接到源极金属化物60且用作场板16和26。
根据实施例，形成第一绝缘区12a和第二绝缘区22a以使在第二栅电极21和体区50之间的每单位面积电容高于第一栅电极11和体区50之间的每单位面积电容。
根据再一实施例，第二栅电极21较第一栅电极11浅地延伸到漂移区40中。这进一步降低了在反向模式期间与第二绝缘区22的过渡区相邻的漂移区40中的电场大小。通常，这也通过下文中说明的用于形成场板沟槽半导体器件的五种方法来实现。
现在参考图49-56，将详细说明用于形成场板沟槽半导体器件100的实施例中的第一个。图49示出了在提供n型Si基板和进一步的工艺之后的结构100，该Si基板包括漂移区40和较高掺杂的漏极区41，该进一步的工艺包括将第一沟槽10和第二沟槽20两个沟槽蚀刻到半导体衬底中，在半导体衬底上形成第一氧化层71以使得也覆盖第一和第二沟槽10和20的侧壁和底壁，和在第一沟槽10和第二导电区26的下部中形成第一导电区16以及在第二沟槽20的下部中形成第二导电区26。通常，稍后从与第一和第二导电区16和26相邻的第一氧化层71下部至少部分地形成第一和第二绝缘底部12c和22c。而且，第一和第二导电区16和26通常通过CVD和回蚀刻高掺杂多晶Si形成。之后，通过使用例如CVD和随后构造氮化物层提供覆盖第一氧化层71的氮化物层来形成Si3N4掩模92。获得的结构100于图50中示出。Si3N4掩模92用于保护第二沟槽20不受到随后蚀刻第一氧化层71的影响。该蚀刻工艺导致暴露出第一导电区16的上表面和上部中的第一沟槽10的侧壁，如图51中所示。这也会导致在第一沟槽10的下部中形成第一绝缘底部12c。现在，可通过在第一沟槽10的上部的侧壁上的热氧化来形成第一绝缘部分12a。如从图52中可看到的，热氧化工艺导致与在第一绝缘区的第一绝缘底部12c和第一绝缘部分12a之间的过渡区13相邻的漂移区40中形成台阶。换句话说，台面和由绝缘底部12c和第一绝缘部分12a形成的第一绝缘区12之间的垂直边界偏离了示出的直线f。在所示出的截面中，与过渡区13相邻的台面的横向台阶通常是第一绝缘部分12a的横向厚度的大约一半。但是，第二沟槽20的侧壁完全被第一氧化层71的其余部分和掩模92保护使其不受到热氧化的影响。由此，在进行用于在第一沟槽10的上部的侧壁上形成第一绝缘部分12a的热氧化工艺期间，形成第二沟槽20的侧壁的Si基板实际上不被氧化。由此，可避免在接近第二沟槽20的台面中形成台阶。
在热氧化期间，第三绝缘部分12b通常也形成在第一导电区16上。通常，第三绝缘部分12b较氧化物生长方向上的第一绝缘部分12a厚。这是由于与漂移区40的较弱掺杂的硅相比，用作导电区16的材料的高掺杂多晶Si的热氧化生长速度较高。
之后，第一沟槽10被掩蔽且随后进行蚀刻工艺以暴露出第二沟槽20的上部。除图52之外，图53也示出了光刻构造的掩模7，其保护第一沟槽10。图54示出了在HF浸渍和各向同性等离子蚀刻以去除Si3N4掩模92和暴露出的氧化物之后的结构100。由此，暴露出在第二沟槽20的上部中的第二导电区26的上表面和第二沟槽20的侧壁。之后，去除掩模7和通过热氧化在第二沟槽20的上部的侧壁上形成第二绝缘区22a，如图55中所示。替换地和/或附加地，介电材料(诸如Si3N4、SiOxNy或HfO2)可沉积在第二沟槽20的上部的侧壁上用于形成绝缘部分22a。
通常，形成第二绝缘部分22a以使得其较第一绝缘部分12a的介电常数高和/或在图55中所示的截面的横向方向上厚度较第一绝缘部分12a低。
此外，通常在形成第二绝缘部分22a期间形成第四绝缘部分22b。例如通过沉积另外的介电材料来调整在垂直方向上的第四绝缘部分22b的厚度，以使稍后形成的第二栅电极21延伸到漂移区40中，例如较稍后形成的第一栅电极11浅50nm或100nm。
通常，第二绝缘部分22a、第四绝缘部分22b和第二绝缘底部22c在第二沟槽20中形成了简单连接的第二绝缘区22。相似地，第一绝缘部分12a、第三绝缘部分12b和第一绝缘底部12c通常在第一沟槽10中形成简单连接的第二绝缘区12。
通常，与第二沟槽20毗邻的台面的上表面也被覆盖有介电层，在形成绝缘部分22a的工艺期间形成该介电层。
随后，沉积且回蚀刻高掺杂的多晶Si以至少部分地填充第一和第二沟槽10和20。由此，在第一沟槽10和第二沟槽20的上部中分别形成第一和第二栅电极11和21。在图56中示出了获得的半导体器件结构100。
通常，在第一场板16和第一栅电极11之间的最小距离大于在第二场板26和第二栅电极21之间的最小距离。
之后，通过离子注入形成源极区80和相毗邻的体区50。使用标准技术形成至少与源极区80和第二栅电极21接触的源极金属化物60。通常例如通过在沉积源极金属化物60之前的蚀刻来去除通常形成在与第二沟槽20毗邻的台面顶部上的介电层的至少一部分。
用于形成场板沟槽半导体器件100的第二实施例包括与产生图52中所示的半导体结构的工艺相同的最初处理工艺。之后，进行HF浸渍和例如使用热磷酸的各向同性氮化物蚀刻以去除如图57中示出的Si3N4掩模92。在半导体结构100上形成保护第一沟槽10的光刻构造的掩模7b。随后，回蚀刻氧化层以暴露出第二沟槽20的上部。获得的结构100于图58中示出。之后，去除掩模7b且通过热氧化工艺或通过CVD工艺在第二沟槽20的上部的侧壁上形成通常薄的第二绝缘区22a。由此获得如已经于图55中示出的相似半导体结构。再次地，第二绝缘区22a可具有较第一绝缘区12a高的有效介电常数。
用于形成场板沟槽半导体器件的随后的制造工艺与上面已经参考图56说明的制造工艺一致。
参照图59到63说明另一个形成场板沟槽半导体器件的实施例。图59示出了结构100，其在如下步骤之后形成，提供具有漂移区40和高掺杂的漏极区41的n型Si衬底以及进一步的步骤，包括：在半导体衬底中蚀刻至少第一沟槽10和第二沟槽20，在半导体衬底上形成第一氧化层71使得第一和第二沟槽10和20的壁也被覆盖，以及在第一沟槽10的下部中形成第一导电区16和在第二沟槽20的下部中形成第二导电区26。通常，第一和第二导电区16和26通过下列步骤形成：高掺杂的多晶Si的CVD，利用第一光刻构造的掩模7对第二沟槽20进行掩模，以及对高掺杂的多晶Si层进行回蚀。然后，在多晶Si的回蚀过程中除去用于保护第二沟槽20的第一光刻构造的掩模7。形成第二光刻构造的掩模7a在接下来的第一氧化层71的蚀刻中保护第二沟槽20。所得到的结构100如图60所示。除去第二光刻构造的掩模7a以及进行热氧化工艺以在第一沟槽10的上部的壁上形成绝缘区12a。在热氧化工艺中通过第一氧化层71的其余部分和第二沟槽20中的高掺杂的多晶Si层完全保护第二沟槽20的壁避免受到热氧化。同时，在第一导电区16的上表面上形成第三绝缘区12b以及通过在第二导电区26上形成绝缘区71b将第一绝缘区71封闭，如图61所示。换句话说，在形成第一绝缘区12的第一和第三绝缘区12a和12b的热氧化工艺中，第二沟槽20完全被第一氧化层71和第二导电区26填充。
图61进一步示出了光刻构造的掩模7b，其在后来的通过蚀刻氧化层沉积第二沟槽20的上部的工艺中保护第一沟槽10。然后，除去掩模7b，通过进一步的热氧化工艺和/或CVD工艺在第二沟槽20上部的壁上形成第二绝缘区22a。同时，如图62所示，第四绝缘区22b通常形成于第二导电区26的暴露表面上。进一步，第四绝缘区22b也可以形成在第二绝缘底部22c上，例如通过CVD工艺。然后，通过例如，高掺杂的多晶Si的沉积和随后回蚀所沉积的多晶Si来形成第一和第二栅电极11和21。在图63所示的结构100的截面图中，第二栅电极并没有被完全连接。进一步，第一栅电极11比第二栅电极21向漂移区40延伸地要深。通常，第一栅电极11比第二栅电极21向漂移区40延伸得要深超过25nm或大于50nm，例如为100nm。换句话说，第一栅电极11向第一沟槽10延伸至第一深度，第二栅电极21向第二沟槽20延伸至小于第一深度的第二深度。通常，第一深度和第二深度的差值在大约25nm到大约250nm的范围，更典型地在大约75nm到大约125nm的范围，甚至更典型地在大约90nm到大约110nm的范围。接下来的形成场板沟槽半导体器件的制造工艺也与参照图56所说明的类似。
形成场板沟槽半导体器件的第四实施例与直到形成图61中的所得到的结构100的工艺之前的方法类似。但是，如图64中的截面图所示，保护第一沟槽10的掩模7b在第二沟槽20上方有一较小的开口。在图64中该开口仅暴露第二导电区26上方的第一氧化层71的绝缘区71b。接着，进行氧化蚀刻工艺除去绝缘区71b，如图65所示。然后，回蚀第二沟槽20中的多晶Si，接着通过进一步的氧化蚀刻工艺暴露第二沟槽20的上部。这如图66所示。接着，除去光刻构造的掩模7b。进行进一步的热氧化工艺和/或进一步的CVD工艺以在第二沟槽20上部的壁上形成第二绝缘区22a，以及在第二导电区26的上表面上形成第四绝缘区22b。所获得的半导体结构如图67所示。然后，通过例如，高掺杂的多晶Si的沉积和随后回蚀所沉积的多晶Si来形成第一和第二栅电极11和21。这如图68所示。随后的形成场板沟槽半导体器件的制造工艺已经参照图56进行了说明。
形成场板沟槽半导体器件100的第五个实施例包括与获得图59所示的半导体结构100相同的初始工艺步骤。然后，除去第一掩模7以及第一氧化层71被回蚀。所得到的半导体结构100如图69所示。如图70所示，进行热氧化以在第一沟槽10的上部的壁上形成第一绝缘区12a。在热氧化工艺中，第二沟槽20中的第一氧化层71的其余部分和高掺杂的多晶Si完全保护第二沟槽20的壁避免受到热氧化。同时，氧化层12d形成在台面和第二导电区26的上表面。形成光刻构造的掩模7b，其在随后的通过蚀刻氧化层12d和回蚀第一氧化层71以在沉积第二沟槽20上部的工艺中保护第一沟槽10。在随后除去掩模7b之后，通过进一步的热氧化工艺和/或CVD工艺在第二沟槽20的上部的壁上形成第二绝缘区22a。同时，如图72所示，第四绝缘区22b通常形成在第二导电区26和第二绝缘底部22c的上表面上。然后，如图73所示，通过例如，高掺杂的多晶Si的沉积和随后回蚀所沉积的多晶Si来形成第一和第二栅电极11和21。接下来的形成场板沟槽半导体器件的制造工艺与参照图56所说明的类似。
参考图74，将说明按照上述形成场板沟槽半导体器件的实施例制造的改进性能的半导体器件100。在反向模式和高负载期间，半导体器件100可能会被驱动进入雪崩模式。在反向模式下的雪崩过程可导致在栅极氧化层或栅极绝缘层中俘获电荷。这可能会改变半导体器件的诸如在正向模式下的正向压降的特性。所以，期望在薄的栅极氧化层附近避免高场强。图74A-D示出了用具有线性标度(linear scaling)的等值线图(contour plot)表示出的反向模式下的电场强度。符号“*”对应鞍点，并且在等值线m中出现(found)电场强度的局部最小值。通常，与电极11、22或60更接近的等值线对应较高的电场强度。比较了四个不同器件的垂直截面图。截面5a中的每一个都包括台面和相应相邻沟槽的一半。为了模拟，假设消失电流存在于所示的横向边界处。在下部和上部垂直边界处，电势分别被固定为漏极电势和源极电势。漏极和源极的之间的电压差为VDS＝30V。进一步，截面5a的上边界穿过体区50和源极区80的界面。图74A示出了在体区50和相应栅电极11之间具有35nm厚的SiO2栅极氧化层的两个相同的MOSFET场效应结构之间的电场大小。该结构也被称作单栅极氧化层结构。进一步，画出e和f两条线。它们靠近台面的左边台阶穿过，该台面相邻于第一绝缘区12的从栅电极11和体区50之间的第一绝缘区到第一场板16和漂移区40之间的第一绝缘底部的过渡区。第一绝缘底部具有比第一绝缘区更大的横向延伸。换句话说，第一绝缘区12的过渡区即第一栅电极11旁边的区域，如所示的截面图，其中第一绝缘区12的横向延伸发生改变。过渡区通常靠近栅电极11和栅极氧化层12之间的基本垂直的边界与栅电极11和栅极氧化层12之间基本水平或横向较低的边界之间。为清楚起见，仅硅台面中的两个台阶中的一个，即图74A中的漂移区40和第一绝缘区12之间右边的一个，用参考标记9表示。在图74B中为左边MGD和右边MOSFET之间的台面绘出了电场强度图。该MGD具有位于体区50和第二栅电极21之间的5nm厚的栅极氧化层以及MOSFET具有位于体区50和第一栅电极11之间的35nm厚的栅极氧化层。e和f两条线穿过靠近左边台面的台阶，该台面相邻于所示第二绝缘区22的从栅电极12和体区50之间的5nm厚的部分向更低更厚部分的过渡区。该结构在图74中表示为双栅极氧化层结构。图74C所示结构与图74B中所示的一个结构相类似，但是相邻右边过渡区的台面的左台阶在上述的制造过程中被消除了。所以，该结构在图74中表示为双栅极氧化层无台阶结构。换句话说，所示截面中的该台面实际上一直深入到场板16和26所延伸的垂直深度。图74D所示的结构与图74C中的相类似，即，相邻于右边过渡区的台面的左台阶在制造中被消除了。进一步，第二栅电极21延伸到漂移区40的深度没有第一栅电极11深。相比于第二栅电极21，第一栅电极11垂直延伸到漂移区40的深度要深大约100nm。因此，第二绝缘区22的右边过渡区也具有更高的大约为100nm的垂直距离dy。该结构在图74中表示为双栅极氧化层无台阶II结构。图74E表示该台面中沿线e的顶部到底部的场强。图74F表示该台面中沿线f从线e的左上到右下的场强。在图74E和74F中曲线a、b、c和d分别对应图74A、74B、74C和74D。从图74E和图74F所示的曲线的第一峰的高度可以获知靠近MGD的薄栅极氧化层的过渡区的电场强度可以通过消除台面的台阶和/或将第一栅电极11延伸进漂移区40的深度大于第二栅电极21而得到减小。因此，反向电流和雪崩情况下的电荷产生，栅极氧化层中电荷俘获的风险以及MGD的闩锁效应风险能够得到减小。
参照图75进一步描述实施例。用两个不同垂直截面110和120示出半导体器件100并且其包括与公共源极金属化物60相接触的n型源极区80。截面110和120可以例如，对应平行截面或其穿过半导体器件100的部分。在这种情况下，截面110和120分别对应于半导体器件100的两部分110和120，其在两个截面110和120的法线方向上位于彼此之后。源极区80延伸到第一表面30并且相邻于p型体区50，其相邻于截面110和120中的公共n型漂移区40。体区50通常通过源极区80与第一表面30相分离。在体区50和漂移区40之间形成体二极管(未示出)。分别在源极区80和体区50之间以及体区50和漂移区40之间形成pn结。
在特定实施例中，半导体器件100进一步包括，同时在截面110和120中示出，至少第一沟槽10，其从源极区80通过体区50并部分地延伸到漂移区40中。相应地，在图75所示的截面中半导体器件100具有隔开的体区50和隔开的源极区80。但是，源极区80通常通过公共源极金属化物60互相电连接并且至少在相应的对中也可以被完全连接。这对体区50同样适用。例如，正如将参考图80A和80B进行描述的，源极区80和体区50在垂直沟槽之间都可以形成为环形或双环形。在这些情况下，垂直截面通常表示每个源极区80和每个体区50的两个分离部分。为清楚起见，因此，分开的体区50和分开的源极区80也分别被称为体区50和源极区80。图75中典型的示出了两个第一沟槽10。第一沟槽10的侧壁和底壁被第一绝缘层12所覆盖。绝缘的第一沟槽10被第一导电区所填充形成相应的第一栅电极11。第一栅电极11与栅极金属化物(图75中未示出)接触并且通过介电部70与源极金属化物60绝缘并隔开。进一步，漂移区40通常形成公共漂移区40并且在半导体器件100的第二表面31上与公共漏极金属化物42欧姆接触，其中为了更好的接触，在公共漂移区40和公共漏极金属化物42之间设置高n掺杂的公共漏极区41。依据第一栅电极11相对于体区50的电压和第一栅电极11和体区50之间的每单位面积电容C1，反型沟道通常能在体区50中沿第一绝缘区12形成。换句话说，图75中的半导体器件100包括第一场效应结构并且可作为MOSFET工作。
在又一个实施例中，取代或除了所示的垂直MOSFET结构，半导体器件100还包括横向MOSFET结构、UMOSFET结构、DMOSFET结构、超结MOSFET结构和/或反向导电IGBT结构。
根据实施例，半导体器件100进一步包括第二沟槽20，其从第一表面30延伸穿过源极区80并至少部分地进入体区50中。每一个第二沟槽20包括栅电极或电极结构211和第二绝缘区22，在第一垂直截面110中，第二绝缘区22至少设置在电极结构211和体区50之间以形成MGD(MOS选通二极管)。
换句话说，半导体器件100包括源极金属化物60、如MOSFET的第一场效应结构和通常为MGD的第二场效应结构。第一场效应结构包括与源极金属化物60电连接的n型源极区80、与源极区相邻的p型体区50、第一栅电极11和至少设置在第一栅电极11和体区50之间的第一绝缘区12。第二场效应结构包括n型源极区80、与源极区80相邻的p型体区50、栅电极或电极结构211以及第二绝缘区22，其在第一垂直截面110中被至少设置在电极结构211和体区50之间。源极区50和电极结构211与源极金属化物60电连接。第二绝缘区22和体区50形成第二电容，其具有比形成在第一栅电极11和体区50之间的第一电容的第一每单位面积电容高的第二每单位面积电容。不言而喻，半导体区的掺杂类型也可以被颠倒。
通常，图75中的半导体器件100为包含多个第一场效应结构的功率半导体器件。进一步，第一沟槽10中的每一个还包括所示的垂直MOSFET结构的相应栅电极11下方的场板16。进一步，体区50和栅电极11之间的第一绝缘层12的横向厚度通常比漂移区40和相应场板16之间的要小。
多个第一场效应结构和MGD结构通常设置为规则图案以确保在正向和反向模式下的均匀的电流分布。
根据实施例，如截面图110和120分别示出的第二沟槽20分别包括半导体器件100的第一部110中的第一部分201以及半导体器件100的第二部110中的第二部分202。通常，第一沟槽10垂直延伸到半导体衬底的深度比第一部分201和/或第二部分202要深。
通常，每一第二沟槽20被完全连接并且包括第一沟槽部201和第二沟槽部202的图案。例如，每一第二沟槽20可以形成为条状，其沿第一表面30水平延伸，即，与所示截面110和120正交，并且通过在该方向上交替设置第一和第二沟槽部201和202来形成。
根据实施例，每一个第二沟槽部202包括导电插塞212，其通过公共源极金属化物60与相邻的体区50接触。换句话说，源极金属化物60和体区50之间的电接触仅在半导体器件100的特定区域或部分120实现，因此，其在下面也被称为半导体器件100的接触区120。第一沟槽部201包括栅电极211，其还与源极金属化物60连接并且通过绝缘层22与体区50相绝缘。通常，栅电极211、绝缘层22以及体区50在区110中形成MOS选通二极管(MGD)，因此，其在下面也被称为半导体器件100的MGD区110。
换句话说，半导体器件100通常是集成的半导体器件100，其具有场效应结构或如MOSFET的第一场效应结构和第二场效应结构，即MGD。通常，半导体器件100是具有多个第一和第二场效应结构的功率半导体器件。在一个实施例中的同样包括体接触区的沟槽中形成第二场效应结构。该沟槽可以包括多个MGD区110和体接触区120。
在这里所描述的一些实施例中，第二和第一沟槽20，10也可以分别被描述成一个沟槽20和另一个沟槽10。在这种情况下，第二场效应结构和第一场效应结构分别形成一个场效应结构和另一场效应结构。
第一场效应结构具有连接于源极金属化物60的第一导电类型的源极区80、相邻于源极区80的第二导电类型的体区50、相邻于体区50的第一导电类型的漂移区40以及第一绝缘栅电极11。半导体器件100进一步包括具有第一沟槽部110和第二沟槽部120的沟槽20。第一沟槽部110包括第二绝缘栅电极211，其通过介电层22与体区50绝缘并与源极金属化物60连接。通常，介电层22将第二绝缘栅电极211完全与体区50绝缘，即，绝缘层22设置在第一沟槽部110的侧壁和底壁上。第二沟槽部120包括利用体区50与源极金属化物60电连接的导电插塞212。
导电插塞212和第二栅电极211通常被简单连接，即，通过设置在完全连接的沟槽20中的公共导电结构形成，该沟槽通常具有多个第一和第二沟槽部201和202。
根据一个实施例，半导体器件100进一步包括第三导电区25或邻接体区50的第二导电类型(图75中为p型)的体接触区25以及第二沟槽部120的较低部的导电插塞212。体接触区25的掺杂浓度通常高于体区50的掺杂浓度以通过导电插塞212在体区50和源极金属化物60之间形成低欧姆电接触。在这种情况下，绝缘层22也可以设置在第二沟槽部202的垂直壁上，即位于导电插塞212和体区50之间。
在特定实施例中，第四半导体区23相邻于第一沟槽部201的下部中的绝缘层22、漂移区40和体区50。通常，第四半导体区23是第二导电类型，即图75中的n型。第四半导体区23的掺杂浓度通常比漂移区40和体区50的掺杂浓度要高以补偿体区50的掺杂。通过这样做，当由于在体区中沿绝缘层22从第四导电区23到源极区80形成反型沟道而使该体二极管和/或第一场效应结构反向偏置时，公共漏极金属化物42和源极金属化物60之间的基本单极的电流路径在低于一般体二极管的正向电压的电压下可以实现。
通常，在体二极管15正向偏置时通过半导体器件100的总电流受上述的单极电流支配，已经参照图17B进行了描述，漂移区中的平均电流密度大约是1mA/mm2。
如这里所描述的一些实施例，第二栅电极211、绝缘层22和体区50在第二栅电极211和体区50之间形成具有比第一场效应结构的每单位面积栅电容C1要高的每单位面积电容C2的MGD。这也可以通过选择合适的有效厚度和/或第一绝缘区12和第二绝缘层或区22的介电常数来实现。在体二极管反向偏置时，第四半导体区23通常形成MGD的源极区。作为半导体器件100，即MOSFET 100包括与体二极管并联的MGD，集成MOSFET 100通常具有在反向模式下相比于标准MOSFET较低的电压降。这使得集成MOSFET100利于作为低端MOSFET97在图1中所示的转换器中使用。
与参照图6-8所描述的改进的MOSFET100相比，接触图75中的MOSFET 100的体区50在技术上更容易并且通常不需要显著减小体区50的深度。进一步，第四半导体区23缩短了体区50仅靠近第一沟槽部201的底部的一小部分。因此，具有图75的MGD的MOSFET100的穿通效应的稳定性通常得到改进并且漏极引发的势垒下降(DIBL)在相邻场效应结构之间的给定间距处通常不明显，来获得正向模式下的特定电阻，例如功率半导体器件的Ron。此外，由相邻体区50的JFET效应所致的MGD的串联电阻的部分通常也减小。图75的MOSFET100的数值模拟显示第四半导体区23甚至可以轻微p掺杂，其通常进一步减小漏极引发的势垒下降。仍在MOSFET的体二极管的反向偏置过程中沿绝缘层22形成反型沟道。为在反向偏置时允许在第四半导体区23下方形成空间电荷区，n型第四半导体区23的掺杂浓度通常应该选择为垂直集成掺杂浓度低于大约5*1012cm-2。在p型第四半导体区23的情况下，第四半导体区23的掺杂浓度应当足够低以使得第四半导体区23耗尽或完全耗尽并且反向偏置期间电子能从第四半导体区23中流过。通常，p型第四半导体区23的掺杂浓度同样被选择成使得垂直掺杂浓度低于5*1012cm-2。
现在参照图76描述其他实施例。图76表示了通过图75所示的半导体器件100的MGD区110的垂直截面的放大图。在图76和75的实施例中，第一沟槽部211的底部设置在体二极管15的pn结的平面35之上。相应地，第四半导体区23也延伸至穿过pn结的平面35。通常，如虚线所示反型沟道51和52分别形成在体区50中沿着第一和第二绝缘区12和22。与体区50和MOSFET结构的栅电极11之间的每单位电容相比，由于体区50和MGD结构的栅电极211之间的每单位面积电容较高，形成MGD结构的反型沟道52所需的体区50和栅电极211之间的电压差，通常低于体区50和栅电极11之间的电压差，该电压差是形成MOSFET结构的反型沟道51所需的。这确保了在反向模式期间MGD作为续流二极管工作时半导体器件100的低电阻率。
根据实施例，体区50包括具有相邻于第一绝缘区或层12的沟道区51的第一子体区(body sub-region)，以及具有相邻于层22的第二绝缘区的沟道区51的第二子体区，其掺杂浓度比第一子体区低。通过这样做，MGD的阈值电压能够进一步减小。
MGD和MOSFET的阈值电压也利用不同电极材料来进行调整。在一些实施例中，第一和第二栅电极11和211的功函数是不同的。通常，第二栅电极211的功函数比第一栅电极11的功函数小。例如，第一栅电极11由高掺杂的多晶Si制成，而第二栅电极211由Ti、TiN、TaN、W、Al、Co或CoN制成或包含Ti、TiN、TaN、W、Al、Co或CoN。进一步，体区50的电子亲和势通常也比第一栅电极11的功函数要小。例如，第一栅电极11和体区50分别由高掺杂的多晶Si和Si制成。
根据实施例，半导体器件100包括源极金属化物60，具有连接到源极金属化物60的第一导电类型的源极区80的场效应结构、相邻于源极区50的第二导电类型的体区50、相邻于体区50的第一导电类型的漂移区40以及具有栅电极11的第一沟槽10，其通过第一绝缘区12与体区50绝缘。半导体器件100进一步包括具有与源极金属化物60连接的第二栅电极211的第二沟槽20和将栅电极211与体区50绝缘的绝缘层22。第二沟槽20具有垂直延伸量，其小于第一沟槽10的垂直延伸量。
换句话说，半导体器件100包括源极金属化物60、包括具有与源极金属化物60连接的第一导电类型的源极区80的第一场效应结构、相邻于源极区50的第二导电类型的体区50、第一栅电极11以及至少设置在第一栅电极11和体区50之间的第一绝缘区12。第一栅电极11和第一绝缘区12在第一沟槽10中形成。半导体器件100进一步包括具有第一导电类型的源极区80的场效应结构、相邻于源极区80的第二导电类型的体区50、电极结构211和至少设置在电极结构211和体区50之间的第二绝缘区22。源极区50和电极结构211与源极金属化物60电连接。电极结构211和第二绝缘区22在第二沟槽20中形成，其具有比第一沟槽10垂直延伸量小的垂直延伸量。通常，第一沟槽10进一步包括设置在第一栅电极11下方的场板16。进一步，半导体器件通常是功率半导体器件100。
图77还示出了在垂直截面中的半导体器件100的MGD区110。图77中的MGD区110与图76所示的MGD区110相类似。但是，第一沟槽部201从第一表面30延伸穿过源极区80、体区50以及部分地进入漂移区40中，即穿过pn结的平面35。第一沟槽部201垂直地从第一表面30延伸进入半导体衬底的深度在下文中也被称为dZ。由于第一沟槽部201相邻于漂移区40，在图77的实施例中的体二极管50反向偏置期间第四半导体区不需要形成单极电流路径。相应地，穿通效应稳定性进一步改善了。图77中的半导体器件100也可以作为MOSFET工作并且通常包括图75所示的接触区120，其具有通常没有延伸穿过pn结的平面35的第二沟槽部202。换句话说，第一沟槽部201可以比第二沟槽部202更深地延伸进入半导体衬底。图77中的MGD区110也可以设置在具有如图78所示的接触区120的半导体器件100中。
如图78示出了在垂直截面中的半导体器件100的接触区120。根据实施例，第二沟槽部202延伸通过源极区80并部分地进入体区50。进一步，接触区25与图75中的接触区25不同，其完全嵌入体区50，即接触区25通过图78中的体区50的相应部分与漂移区40隔开。
现在参照图79来描述其他实施例。图79A和79B描述了平面图中的如图75-78中所示的半导体器件100的半导体衬底中通常设置的第一沟槽部201和第二沟槽部202。图79A和79B的平面图对应于通过半导体本体的通常水平截面图或在其上设置有公共源极金属化物的半导体本体的第一水平表面的平面图。半导体本体包括第一导电类型(例如n型)的第一半导体区和相反导电类型的第二半导体区。第一半导体区和第二半导体区形成通常平行于第一表面的pn结。进一步，第一半导体区通常延伸到第一表面。所示的截面图对应于pn结的平面和第一表面之间的水平截面图，和/或pn结的平面下方的水平截面图。
根据实施例，第二沟槽20或沟槽20从第一表面垂直延伸进入半导体本体中并且包括第一沟槽部201和第二沟槽部202。通常，每一个第二沟槽20包括第一沟槽部201和第二沟槽部202的图案或布置。第二沟槽20例如可以形成为在水平方向上延伸的条形并且在水平方向上包括如图79A所示的被完全连接的交替设置的第一沟槽部201和第二沟槽部202。第一沟槽部201包括与源极金属化物连接的相应的栅电极和将相应的栅电极与第二半导体区绝缘的相应的绝缘层。第二沟槽部202包括与源极金属化物和第二半导体区连接的相应的导电插塞。在特定实施例中，导电插塞和/或栅电极通过完全连接的电极结构而形成。图79A和79B的阴影部分对应于通常为条形的第一或第二半导体区。区10例如可以对应于穿过其他的场效应结构(如垂直MOSFET)的绝缘栅电极的截面，即对应于其他的沟槽10。
通常，第二半导体区形成体区以及第一半导体区形成与源极金属化物连接的源极区并延伸到第一表面。进一步，半导体本体通常包括与体区连接的第一导电类型(n型)的漂移区，并且第一沟槽部201和第二沟槽部202延伸穿过源极区并至少部分地进入体区。在这种情况下，分别如图75-78所示，沿虚线a和b穿过图79A和79B的半导体器件的垂直截面对应于穿过MGD区110和接触区120的截面。图79A示出了沟槽20被完全连接并通过交替设置第一沟槽部201和第二沟槽部202形成。与此不同，至少在图79B所示的平面图中，第一沟槽部201和第二沟槽部202互相隔离，但通常也通过规则图案隔开以确保MGD区110和接触区120的均匀设置。第一和第二沟槽部201和202即MGD区110和接触区120的水平设置也可以是变化的。这样的设置通常对应 图79B所示的平面图，但是在平面图在两个第一沟槽10之间的部分中与第一沟槽部201和第二沟槽部202是可互换的。
在图80A和80B中进一步在如图75-78中所示的半导体器件100的半导体衬底中水平设置第一和第二沟槽部201和202。根据特定实施例，由阴影区表示的体区和源极区，设置在规则的二维格子(lattice)上，即通过第一沟槽10的格子形成。通常，规则格子至少形成在半导体器件100的有源区上以载送负载电流。半导体器件100可进一步包括不同的结构，如在外围区中的结终端结构。
体区和源极区或单元结构38可以形成为方形或矩形并且设置在如图80A所示的方形或矩形格子或栅格上，或形成为圆形。体区和源极区或单元结构38也可以形成为设置在三角形格子的三角形或设置在六边形格子上的六边形。根据实施例，每一个单元结构包括至少一个第一沟槽部201和一个第二沟槽部202。在所示的截面图中，单元结构38的第一和第二沟槽部201和202可以如图80A所示那样互相隔开或者如图80B中所示那样被完全连接，并且可以包括交替设置的第一和第二沟槽部201和202。
换句话说，第一和第二沟槽部201和202通常在水平方向上形成规则图案。通常，该规则图案为二维图案。该二维图案可以通过一维设置的被完全连接的第二沟槽20来形成，该第二沟槽具有如图79A所示的一维设置的第一和第二沟槽部201和202，或通过被完全连接的第二沟槽20的二维图案来形成，该第二沟槽具有如图80B所示的至少第一沟槽部201和至少第二沟槽部202。但是，该二维图案也可以通过如图79B和80A中所示的分开的第一和第二沟槽部201和202的规则图案来形成。
图81示出了图75，77和78所示的半导体器件100的数值模拟结果，但是具有不同的第一沟槽部201的垂直深度dZ。如图81所示，第一沟槽部201也可以相当浅，因为当dZ接近负载pn结的平面35的深度时，MGD的正向压降UF随深度dZ的下降仅稍稍上升。采用相当浅的第一沟槽部201，半导体器件的击穿电压通常没有或几乎没有被减小。进一步，当第二沟槽的深度dZ设置为大约稍稍低于负载pn结15的深度时，该深度通过涉及沟槽深度dZ的通常的工艺变化的条37反映出，不同批生产的MGD的正向压降差别很小。
在图75至78中示出了具有垂直取向MOSFET结构(例如设置在第一沟槽10中的栅电极)作为场效应结构的半导体器件100。但是，这里所述的沟槽20的概念也适用于具有横向MOSFET结构作为第一场效应结构的半导体器件中，其中该沟槽20从第一表面30延伸穿过第一半导体区并至少部分地进入第二半导体区，并且从与第一表面基本平行的水平面上看，该沟槽包括具有与源极金属化物60连接的绝缘栅211的第一沟槽部201和具有与源极金属化物60和第二半导体区连接的导电插塞211的第二沟槽部202。
图82示出了根据特定实施例的具有横向DMOS结构和具有集成MGD的半导体器件100。半导体器件100包括p型体区50，其嵌入到n型公共漂移区40中。该公共漂移区40通常与设置在表面上的公共漏极金属化物42欧姆接触，其中该表面经高掺杂的n型公共漏极区41与第一表面30相对。在每一个体区50中，嵌入与源极金属化物60连接的至少一个n型源极区80。体区50和源极区80通常延伸到第一表面30以使得在体区50中形成水平的反型沟道并且与第一表面30相邻。在图82中的截面图中，源极区80通过各个沟槽20分隔成分开的部分，该沟槽从第一表面30延伸，穿过各个源极区80并且部分地进入相应的体区或多个体区50。除了源极金属化物60，例如是n+多晶Si的栅电极11设置在第一表面30上。该栅电极11通过第一绝缘区或第一绝缘层12与半导体本体分开并且形成DMOS结构的栅电极11。在第一垂直截面110中，即在MGD部110中，电连接源极金属化物60以及第二绝缘区22的栅电极或电极结构211形成在沟槽20的第一沟槽部201中。第二绝缘区22至少设置在各个栅电极结构211和各个体区50或多个体区50之间。进一步，第四n型导电区23可以设置在第一沟槽部201的下方并与其相邻。每一个导电区23进一步相邻于公共漂移区40和体区50或多个体区50。通过这样做，形成MGD场效应结构，其通常具有比第一栅电极11和体区或多个体区50之间形成的电容更高的每单位面积栅极电容。在第二垂直截面120(即接触区120)中，导电插塞212设置在每一个沟槽20的第二沟槽部202中，并且至少通过体区或多个体区50电连接于源极金属化物60。不言而喻，图82中的半导体器件也可以通过半导体区的相反的掺杂关系来形成。
图82中的半导体器件100通常为功率半导体器件并且可作为DMOS工作。可以为在这里所述的具有垂直取向MOSFET结构作为第一场效应结构的半导体器件100选择掺杂浓度、第一和第二沟槽部201和202的布置以及栅极氧化层的厚度和/或介电常数关系。例如，图82中所示的半导体器件100的每个第二沟槽20通常被完全连接并且还包括第一沟槽部201和第二沟槽部202的图案。并且，每一第二沟槽20可以例如形成为条状，其沿第一表面30水平延伸，即，与所示截面110和120正交，并且可通过在该方向上交替地设置第一和第二沟槽部201和202来形成。但是，第一和第二沟槽部201和202也可以布置为水平二维图案或格子(lattice)。不言而喻，在半导体器件100具有垂直取向MOSFET结构作为第一场效应结构的情况下，第一绝缘区12或第一栅极氧化层12的垂直厚度通常高于第二绝缘区22或第二栅极氧化层22的水平厚度。
根据一个实施例，图82中的半导体器件100进一步包括可选的第三导电区或邻接体区50的第二导电类型(图82中为p型)的体接触区和在第二沟槽120的较低部中的导电插塞212。
关于图83-87描述了另一个制造具有包含MGD区110和接触区120的集成MGD100的MOSFET的方法的实施例。提供包括n型公共漏极区41和n型公共漂移区40的半导体衬底，以及包括形成第一和第二沟槽10和20，形成p型体区50和n型源极区80以及形成介电部70的进一步工艺，图83示出了经过上述步骤之后形成的半导体器件100的垂直截面。通常，第一沟槽10和第二沟槽20以规则图案形成，至少形成在载送负载电流的有源区中。进一步，蚀刻第二沟槽20穿过源极区80并部分地进入体区40中。换句话说，第二沟槽20从第一表面30延伸进入半导体衬底但并未到达pn结的平面35，即第二沟槽20没有与图83中实施例的公共漂移区40相邻。作为上述的例子，利用用于形成垂直沟槽MOSFET的标准工艺来实施所有这些步骤。
然后，如图84所示，第四n型导电区23通过合适的离子注入和随后的推进形成于第二沟槽20下方并与其相邻。通常，以介电部70作为掩模的砷离子注入被用来形成第四n型半导体区23。通常选择离子剂量使得第四半导体区23的掺杂浓度超过公共漂移区40的掺杂浓度。
图84示出了经过随后在第二沟槽20的侧壁和底壁上设置绝缘层22之后的半导体器件100。这可以通过半导体衬底的热处理和/或绝缘材料的沉积来完成。在一些实施例中，台面和第二沟槽20的凹槽之间的绝缘层22的厚度小于体区50和第一栅电极11之间的第一绝缘区12的厚度。在特定实施例中，绝缘层22的介电常数高于第一绝缘区12的介电常数。第二沟槽20的一侧上的绝缘层22的横向厚度通常小于大约10nm，更通常小于大约6nm。
根据实施例，第二沟槽20，即第一和第二沟槽部201和202，分别延伸进入MGD区110的半导体衬底和接触区120的深度基本上相等，如图84所示。通过这样做，第二沟槽20的第一和第二沟槽部201和202可以平行地形成并且在所示的垂直截面中，MGD区110和接触区120的这个工艺步骤基本上相同或相似。注意，第四n型导电区23仅形成在接触区120中间。可以通过附加的掩模来避免接触区120中的中间n型导电区23的形成。
根据另一个实施例，第二沟槽20延伸进入MGD区110中的半导体衬底的深度要比接触区120要深。在MGD区110中，第二沟槽20的第一沟槽部201可以例如延伸穿过体区50并部分地进入公共漂移区40。换句话说，该制造方法也可以以提供具有如图9所示的MGD区110和图83所示的接触区120的半导体衬底来开始。在这种情况下，形成第四n型导电区23的步骤仅仅是可选的。通过利用单独的形成相应沟槽部201和202的蚀刻步骤也可以获得第一和第二沟槽部201和202的不同深度，例如，用于如图79B所示的第一和第二沟槽部201和202的横向设置。在这种情况下，分别形成的接触区120和MGD区110能够被彻底的分离。
图85示出了MGD区110中形成构造的掩模7之后的半导体器件100。掩模7与介电部70一起形成，其为随后步骤中通过合适的离子注入(例如硼离子注入)以及随后的推进而形成p型第三导电区25或接触区25的掩模。通常选择离子剂量使得接触区25的掺杂浓度超过体区50和第四导电区23的掺杂浓度以补偿n掺杂。
然后，实行各向同性蚀刻工艺以除去接触区120中的第二沟槽部202的底部和侧壁上的绝缘层22。随后，可选的接触层62，例如硅化物层62或Ti/TiN层62沉积在表面上，如图86所示。例如，自对准硅化物层可以通过钛的沉积形成，在其之后是形成硅化物的回火步骤以及蚀刻残留钛的步骤。
在另一个实施例中，在接触区120中形成第二沟槽部202以使得在下面形成的区25嵌入到体区50中并与漂移区40隔开。
然后，MGD的栅电极211、导电插塞212和公共源电极60通过例如在顶侧上的金属沉积或沉积高掺杂的多晶Si来形成。进一步，公共漏极金属化物42通常形成在公共源电极60的对面。所得到的半导体器件100如图87所示。
可选的，第三导电区25可以在蚀刻第二沟槽部202的底部上的绝缘层22以及利用多晶Si填充第二沟槽20(例如，通过从沉积的多晶Si向外的硼扩散)之后形成。
现在参照图88-96详细描述形成场板沟槽半导体器件100的其他实施例。如图88所示，在垂直截面中，结构100在如下步骤之后形成：提供包括漂移区40和相邻更高掺杂的n型漏极区41的n型Si衬底以及包括将第二沟槽20和两个第一沟槽10蚀刻进入漂移区40的进一步工艺、在半导体衬底上形成第一氧化层71以覆盖第一和第二沟槽10和20的侧壁和底壁、在第一沟槽10的下部中形成第一导电区16以及在第二沟槽20的下部中形成第二导电区26、以及使用光刻构造的掩模7覆盖第一沟槽10以保护第一沟槽10。通常，第一和第二沟槽10、20平行地形成并且具有相同的垂直深度。进一步，通常稍后，至少部分地从分别邻近第一和第二导电区16和26的第一氧化层71的下部来形成第一和第二绝缘底部12c和22c。此外，第一和第二导电区16和26通常通过高掺杂的多晶Si的CVD和回蚀形成。
注意所示的结构100与图49中的结构100类似，但是具有额外的构造的掩模7以在随后的如箭头所示的通过掩模7的砷离子或磷离子注入步骤中保护第一沟槽10。通过这样做，砷离子或磷离子被选择性注入到第二导电区26的上部26a中，如图89所示，其示出了经过随后除去掩模7的所得到的结构100。请注意，图88-96所示的截面图通常仅代表了器件100的一部分。器件100可以包括多个第一和第二沟槽10和20，特别是在功率半导体应用中。砷离子或磷离子的注入通常增加了多晶Si在热氧化条件下的氧化速率。通常，形成第二导电区26的上部26a的注入离子剂量在大约1*1015cm-2至大约7*1015cm-2的范围。在随后的热氧化步骤中，氧化层71a和71b形成在第一导电区16和第二导电区26上。通常，在湿环境下进行大约1小时至大约5小时，温度范围从大约750℃至大约900℃的氧化。由于第一导电区16的上部26a相比于其上部具有更高的氧化速率，氧化层71b具有比氧化层71a更高的垂直延伸。此外，在热氧化过程中，第一导电区16损失的多晶硅分别少于第二导电区26以及上部26a，如图90中的dy0所示。由于第一导电区16和第二导电区26的其余部分稍后分别形成第一和第二场板16和26，这也能够实现第一和第二场板16和26从相应沟槽底部延伸的垂直高度的差值dy1的限定设置。这将参考图92进行更详细的解释。进一步，第一表面30和氧化层71a之间的最小垂直距离通常大于第一表面30和氧化层71b之间的最小垂直距离。此外，氧化层71b的垂直延伸通常大于设置在第一表面30上的第一氧化层71的部分的垂直延伸。然后可以实行随后的氧化物蚀刻工艺以将第一氧化层71从第一表面除去，包括第一导电区16的上部的第一沟槽10的上部被暴露，而第四绝缘区22b形成在第二沟槽20中的第二导电区26上。通过这样做，第二导电区26或第二场板26未被暴露。这如图91所示。
然后，在随后的例如通过热氧化工艺或通过沉积在每个第一导电区16上形成第三绝缘区12b和在第一沟槽10的侧壁上形成第一绝缘区的第一绝缘部12a的步骤期间，通过例如另一个如图92所示的光刻构造的掩模7i或例如通过CVD在第二沟槽20的侧壁的可进入的上部上沉积薄Si3N4层以保护这些部分来对第二沟槽20进行掩模。此外，绝缘区70c通常形成在第一表面30上。第一导电区16和第二导电区26的其余部分通常分别形成第一和第二场板16和26。根据实施例，第一表面30和第一场板16之间的最小垂直距离通常大于第一表面30和第二场板26之间的最小垂直距离。通常，差值dy1在大约25nm至大约250nm的范围，更典型地在大约50nm至大约150nm的范围。
然后，第一栅电极11形成在第三绝缘区12b上。这例如通过CVD沉积或多晶硅的回蚀而完成。所得到的结构100如图93所示。然后，除去另一掩模7i或Si3N4保护层。
然后，在随后的例如通过热氧化工艺或沉积在第二沟槽20的侧壁上形成第三绝缘部22a的工艺中，通过另一个光刻构造的掩模或通过CVD在第一栅电极10上沉积薄Si3N4层对第一沟槽10进行保护以对第一沟槽10进行掩模。此外，在该工艺中，绝缘区70d通常形成在第一表面30上。然后，除去另一个光刻构造的掩模或Si3N4保护层。所得到的半导体结构如图94所示。第一沟槽10的侧壁的热氧化通常导致台面1020中的硅的台阶9的形成，即在漂移区40中，靠近第一绝缘区12a和第三绝缘区12b之间的边界处。在通过热氧化形成第二绝缘区22a的过程中，类似的台阶也形成在台面1020中靠近第二绝缘区22a和第三绝缘区22b之间的边界处。但是，漂移区40中靠近第二绝缘区22a和较厚的绝缘底部22c之间的过渡区的台阶的形成能被消除或至少被减小到小于第二栅电极21和体区50之间的第二绝缘部22a的水平厚度的约一半的尺寸。这是因为第二绝缘区22a通常非常薄以及在第一沟槽10中形成第一绝缘部12a期间第二沟槽20是被保护的。例如，台面中靠近第二绝缘部22a和较厚的绝缘底部22c之间的过渡区的台阶的尺寸可以仅为4nm或2nm或甚至更小。
根据实施例，在第一沟槽10中形成第一和第三绝缘区12a和12b以及第一栅电极11与在第二沟槽20中形成第二绝缘部22a和第二栅电极21的顺序可以调换。通过这样做，在第一沟槽10中形成绝缘部12a和12b以及第一栅电极11期间，薄的第二绝缘部22a通常被保护。这也导致形成图94所示的结构100。
通常，形成第一和第二绝缘部12a和22a以使得第二绝缘部22a的水平厚度小于第一绝缘部12a的水平厚度和/或使得第二绝缘部22a的介电常数高于第一绝缘部12a的介电常数。
根据另一个实施例，当第一沟槽10被掩蔽时，仅形成第二沟槽20中的第二绝缘部22a，以及当第二沟槽10被掩蔽时，在第一沟槽10中形成第一和第三绝缘部12a和12b。然后，在例如仍然通过CVD沉积和多晶硅回蚀进行的公共工艺中，在第三绝缘部12b上形成第一栅电极11以及在第四绝缘部22b上形成第二栅电极21。这也导致形成图94所示的结构100。
由于独立形成的第三和第四绝缘部12b和22b，第一栅电极11从第一表面30垂直延伸进入第一沟槽10达到第一深度，以及第二栅电极21从第一表面30垂直延伸进入第二沟槽20达到小于第一深度的第二深度。通常，第一深度和第二深度的差值dy2在大约25nm到大约250nm的范围，更优选地在大约75nm到大约125nm的范围，进一步优选地在大约90nm到大约110nm的范围。
然后，例如通过沉积在第一栅电极11上形成介电部70。所得到的结构100如图95所示。
然后，例如通过适当数量的杂质注入，形成第一导电类型的源极区80以及相应的相邻的第二导电类型的体区50。然后，例如通过在蚀刻接触沟槽穿过源极区80进入到体区50之后进行沉积，形成电接触源极区80、第二栅电极21、第一场板16以及第二场板26的源极金属化物60。进一步，形成与漏极区41接触的漏极金属化物42。所得到的半导体器件100如图96所示。所得到的半导体器件100可以作为具有集成MGD的MOSFET工作。
所以，第二栅电极22和相邻体区50之间的每单位面积电容通常高于第一栅电极11和相邻体区50之间的每单位面积电容。换句话说，图96所示的场板沟槽半导体器件100包括具有第一绝缘栅电极11的第一场效应结构和具有与源极金属化物60电连接的第二绝缘栅电极21的第二场效应结构，其中第二绝缘栅电极22和体区50之间的每单位面积电容高于第一绝缘栅电极11和体区50之间的每单位面积电容。第二场效应结构通常形成MGD。
现在参考图97和98，将说明改进性能的半导体器件100，其根据上述形成场板沟槽半导体器件的实施例来制造。
在图97A-F中，场板沟槽MOSFET在反向模式下的电子产生率如垂直截面图所示。如已参考图74所解释的，在反向模式和更高负载期间，半导体器件100可能会被驱动进入雪崩模式，这可导致在栅极氧化物或栅绝缘中俘获电荷。由于这可能改变如正向模式下的半导体器件的正向压降等特性，理想的是在薄栅电极附近避免高场强。图97A-F示出了反向模式下利用对数标度的密度图表示的电子产生率的大小(红色对应较高的电子产生率，蓝色对应较低的电子产生率，也可参见图97顶部的颜色条)。比较了六个不同器件的垂直截面图。每一截面5a包括台面和相应相邻沟槽的一半。为进行模拟，消失电流假设存在于所示的横向边界。漏极和源极的电压差为VDS＝33.8V。绘出左边的MGD和右边MOSFET之间的台面的电子产生率。在图97A-97F中，MGD在体区50和第二栅电极21之间具有5nm厚的栅极氧化物以及MOSFET在体区50和第一栅电极11之间具有35nm的栅极氧化物。在靠近第一栅电极11的弯曲部的过渡区中，台面具有通过参考标记9表示的台阶。该台面通常具有比该台阶下方小的在该台阶上部中的水平延伸。在图97A-97C中的台面也具有靠近第二栅电极22的弯曲部的台阶(未用符号标记出)。过渡区通常分别靠近栅电极11和21与栅极氧化物12和22之间的基本上垂直的边界的过渡区和栅电极11和22和相应栅极氧化物12和22之间基本上水平或横向的较低边界之间的过渡区。在图97D-97F中的结构中，与第二栅电极22相邻的台阶被消除或几乎被消除。进一步，第一场板16的上边界设置在第二场板26的上边界下方，如图97A中dy1所示，第一栅电极11垂直延伸进入衬底要深于第二栅电极21，如图97A中的dy1所示，以及对于第一栅电极11，其中所示的栅电极11和21的垂直边界开始变为相应的水平边界的点被更深地垂直设置，如图97A中dy所示。在图97B-F所示的结构中也是这样。如从密度图中可以看出的，反向偏置期间的电子产生率在靠近第二栅电极21的薄栅极氧化物时是最低的，如图97E和97F所示，即当第一栅电极11垂直延伸进入衬底的深度比第二栅电极21深大约100nm(dy2＝dy＝100nm)时，在台面中靠近第二栅电极21的台阶被消除或几乎被消除。
图98示出了在沿图97所示台面中的线e(图98A和B)和f(图98C和D)的反向偏置期间的电子产生率g_rate(图98A和C)和电场大小Em(图98B和D)。在图98A-D中曲线a、b、b2、c和c2分别对应图74A、97A、97D、97B和97E。如从图98A和B中所示的曲线的第一峰的高度以及图98C和D所示的曲线可以获知的，电场强度Em和电子产生率g_rate可以通过消除台面的台阶和/或将第一栅电极11延伸进入漂移区40的深度大于第二栅电极21，在靠近MGD的栅极氧化物的过渡区中能显著减小。因此，反向电流和雪崩状态期间的电荷产生，栅极氧化物中电荷俘获的风险以及MGD的闩锁效应风险能够得到减小。最低场电场强度和电子产生率可通过消除靠近第二栅电极21的过渡区中的台面中的台阶和设置第一栅电极11使得其垂直延伸进入衬底的深度比第二栅电极21深大约100nm来实现。
请注意：dy、dy1和dy2的最优距离取决于半导体区的几何尺寸和掺杂浓度、以及氧化物22a-c、12a-c、场板16、26和栅电极11、21的几何尺寸。例如，在图97E和97F中所示的但是具有更宽的水平间隔(即更宽的水平台面)的沟槽的结构中，最优距离dy和dy2通常大于100nm。由于第二栅电极21和第二场板16与源极金属化物60连接，第二栅电极21和第二场板16之间的栅极氧化物可以比较薄，例如如图97C和97F中所示的10nm。
虽然这里已经说明和描述了特定的实施例，但是要认识到在不超出本发明的范围的情况下，本领域技术人员所进行的种种替换和/或等同实施方式可以替代所示的和所描述的特定实施例。本申请将覆盖本申请中所讨论的特定实施例的任何改变或变型。所以，本发明将仅由权利要求及其等同方案限定。

Claims (66)

1.一种半导体器件(100)，包括：
半导体本体，该半导体本体包括：第一表面(30)、第一导电类型的第一半导体区(80)和第二导电类型的第二半导体区(50)，第一半导体区(80)和第二半导体区(50)形成pn结；
设置在第一表面(30)上的源极金属化物(60)；和
从第一表面(30)延伸进入半导体本体中的沟槽(20)，该沟槽(20)在平行于第一表面(30)的水平面中包括第一沟槽部(201)和第二沟槽部(202)；
第一沟槽部(201)包括连接到源极金属化物(60)的栅电极(211)和将栅电极(211)与第二半导体区(50)绝缘的绝缘层(22)；第二沟槽部(202)包括与源极金属化物(60)和第二半导体区(50)连接的导电插塞(212)。
2.如权利要求1所述的半导体器件(100)，其中第一沟槽部(201)和第二沟槽部(202)形成被完全连接的沟槽(20)。
3.如权利要求1或2所述的半导体器件(100)，其中半导体器件(100)包括沿水平方向以规则图案设置的多个第一沟槽部(201)和第二沟槽部(202)。
4.如权利要求1或2所述的半导体器件(100)，其中第一沟槽部(201)包括第一垂直深度；以及其中第二沟槽部(202)包括比第一垂直深度低的第二垂直深度。
5.如权利要求1或2所述的半导体器件(100)，其中第一半导体区(80)形成与源极金属化物(60)连接并延伸到第一表面(30)的源极区(80)；其中第二半导体区(50)形成体区(50)；其中该半导体本体进一步包括与体区(50)相邻的第一导电类型的漂移区(40)；以及其中第一沟槽部(201)和第二沟槽部(202)延伸通过过源极区(80)并至少部分地进入体区(50)。
6.如权利要求5所述的半导体器件(100)，其中该半导体本体进一步包括提供体区(50)和第二沟槽部(202)的导电插塞(212)之间的电连接的第二导电类型的体接触区(25)；其中体区(50)包括第一掺杂浓度；以及其中体接触区(25)包括比第一掺杂浓度高的第二掺杂浓度。
7.如权利要求1或2所述的半导体器件(100)，其中半导体器件(100)进一步包括至少一个附加场效应结构，其选自由横向MOSFET、UMOSFET、DMOSFET、超结MOSFET或反向导通IGBT所构成的组。
8.如权利要求5所述的半导体器件(100)，进一步包括附加场效应结构，其包括附加栅电极(11)和形成于附加栅电极(11)与体区(50)之间并包括第一每单位面积电容(C1)的第一电容；以及其中栅电极(211)、绝缘层(22)和体区(50)形成包括比第一每单位面积电容(C1)大的第二每单位面积电容(C2)的第二电容。
9.一种半导体器件(100)，包括：
源极金属化物(60)；
场效应结构，该场效应结构包括连接于源极金属化物(60)的第一导电类型的源极区(80)、相邻于源极区(80)的第二导电类型的体区(50)、相邻于体区(50)的第一导电类型的漂移区(40)以及第一绝缘栅电极(11)；以及
沟槽(20)，该沟槽包括第一沟槽部(201)和第二沟槽部(202)，第一沟槽部(201)包括与体区(50)绝缘并与源极金属化物(60)连接的第二绝缘栅电极(211)；第二沟槽部(202)包括将源极金属化物(60)与体区(50)电连接的导电插塞(212)。
10.如权利要求9所述的半导体器件(100)，进一步包括邻接在第二沟槽部(202)的较低部中的体区(50)的第二导电类型的体接触区(25)；其中体区(50)具有第一掺杂浓度；以及其中体接触区(25)具有比第一掺杂浓度高的第二掺杂浓度。
11.如权利要求10所述的半导体器件(100)，其中体接触区(25)被嵌入在体区(50)中。
12.如权利要求9至10中的任一项所述的半导体器件，其中体区(50)和漂移区(40)形成场效应结构的体二极管(15)；以及其中第二绝缘栅电极(211)形成与体二极管(15)和场效应结构中的至少一个并联连接的MOS选通二极管的栅电极。
13.一种功率半导体器件(100)，包括：
源极金属化物(60)；
场效应结构，该场效应结构包括连接于源极金属化物(60)的第一导电类型的源极区(80)、相邻于源极区(80)的第二导电类型的体区(50)、相邻于体区(50)的第一导电类型的漂移区(40)以及包括绝缘栅电极(11)的第一沟槽(10)；以及
包括第一沟槽部(201)和第二沟槽部(202)的第二沟槽(20)，第一沟槽部(201)包括与源极金属化物(60)连接的第二栅电极(211)和将第二栅电极(211)与体区(50)绝缘的绝缘层(22)；第二沟槽部(202)包括将体区(50)与源极金属化物(60)电连接的导电插塞(212)。
14.如权利要求13所述的功率半导体器件(100)，其中体区(50)包括第一掺杂浓度；以及其中功率半导体器件(100)进一步包括邻接体区(25)和导电插塞(212)的第二导电类型的第三导电区(25)，第三导电区(25)包括比第一掺杂浓度高的第二掺杂浓度。
15.如权利要求13或14所述的功率半导体器件(100)，进一步包括邻接漂移区(40)、体区(50)和绝缘层(22)的第四半导体区(23)；其中第四半导体区(23)选自由第一导电类型的半导体区和第二导电类型的弱掺杂的半导体区构成的组。
16.如权利要求13或14所述的功率半导体器件，其中导电插塞(212)和第二栅电极(211)通过公共导电结构形成。
17.一种形成半导体器件(100)的方法，包括：
提供半导体本体，该半导体本体包括：第一表面(30)、第一导电类型的第一半导体区(80)和第二导电类型的第二半导体区(50)，第一半导体区(80)和第二半导体区(50)形成pn结；
形成沟槽(20)，使得该沟槽(20)从第一表面(30)延伸进入半导体本体中并在平行于第一表面的水平面中包括第一沟槽部(201)和第二沟槽部(202)；
形成栅电极(211)和将栅电极(211)与第一沟槽部(201)中的第二半导体区(50)绝缘的绝缘层(22)；
在第二沟槽部(202)中形成导电插塞(212)使得导电插塞(212)与第二半导体区(20)连接；以及
在第一表面(30)上形成源极金属化物(60)使得源极金属化物(60)与栅电极(211)和导电插塞(212)连接。
18.如权利要求17中所述的方法，其中第一半导体区(80)包括第一掺杂浓度；该方法进一步包括：
形成第二导电类型的第三半导体区(25)使得第三半导体区(25)邻接第二半导体区(50)、电连接于导电插塞(212)并且包括比第一掺杂浓度高的掺杂浓度。
19.一种半导体器件(100)，包括：
源极金属化物(60)；
第一场效应结构，该第一场效应结构包括：第一导电类型的源极区(80)，该源极区(80)电连接于源极金属化物(60)；相邻于源极区(80)的第二导电类型的体区(50)；第一栅电极(11)和至少设置在第一栅电极(11)和体区(50)之间的第一绝缘区(12)，第一栅电极(11)、第一绝缘区(12)和体区(50)形成第一电容，第一电容具有第一每单位面积电容(C1)；
第二场效应结构，该第二场效应结构包括：第一导电类型的源极区(80)；相邻于源极区(80)的第二导电类型的体区(50)；电极结构(211)和在第一垂直截面中至少被设置在电极结构(211)和体区(50)之间的第二绝缘区(22)；源极区(80)和电极结构(211)与源极金属化物(60)电连接；电极结构(211)、第二绝缘区(22)和体区(50)形成第二电容，该第二电容具有第二每单位面积电容(C2)；以及
第二每单位面积电容(C2)大于第一每单位面积电容(C1)。
20.如权利要求19所述的半导体器件(100)，进一步包括在第二垂直截面中邻接第一场效应结构和第二场效应结构中的至少一个的电极结构(211)和体区(50)的第二导电类型的体接触区(25)；其中与体接触区(25)邻接的体区(50)具有第一掺杂浓度；以及其中体接触区(25)具有比第一掺杂浓度高的第二掺杂浓度。
21.如权利要求19或20所述的半导体器件(100)，进一步包括第一导电类型的公共漂移区(40)；公共漂移区(40)与第一场效应结构和第二场效应结构的体区(50)形成pn结；其中第一场效应结构的体区(50)和公共漂移区(40)形成体二极管(15)；其中第二场效应结构形成MOS选通二极管(MGD)，该MOS选通二极管与体二极管(15)和第一场效应结构中的至少一个并联连接；其中在体二极管(15)正向偏置时通过半导体器件的总电流由漂移区中的平均电流密度之上的单极电流支配；并且其中该平均电流密度为1mA/mm2。
22.如权利要求19或20所述的半导体器件(100)，包括多个第一场效应结构和第二场效应结构，其中该多个第一场效应结构和第二场效应结构中的至少一部分以规则图案设置。
23.如权利要求19或20所述的半导体器件(100)，其中第一场效应结构的体区(50)包括邻接第一绝缘区(12)的第一子体区(50a)；其中第二场效应结构的体区(50)包括邻接第二绝缘区(22)的第二子体区(50b)；并且其中第二子体区(50b)的掺杂浓度低于第一子体区(50a)的掺杂浓度。
24.如权利要求19或20所述的半导体器件(100)，其中第一场效应结构中的至少一个进一步包括与源极金属化物(60)电连接的至少一个场板(16)。
25.如权利要求19或20所述的半导体器件(100)，其中第一栅电极(11)包括具有第一功函数的材料，并且其中第二栅电极包括具有小于第一功函数的第二功函数的材料。
26.一种半导体器件(100)，包括：
源极金属化物(60)；
第一场效应结构，该第一场效应结构包括：第一导电类型的源极区(80)，该源极区(80)电连接于源极金属化物(60)；相邻于源极区(80)的第二导电类型的体区(50)；第一栅电极(11)和至少设置在第一栅电极(11)和体区(50)之间的第一绝缘区(12)，第一栅电极(11)、第一绝缘区(12)和体区(50)形成第一电容，第一电容具有第一每单位面积电容(C1)；
第二场效应结构，该第二场效应结构包括第一导电类型的源极区(80)；相邻于源极区(80)的第二导电类型的体区(50)；第二栅电极(21，211)和至少设置在第二栅电极(21，211)与体区(50)之间的第二绝缘区(22)，源极区(80)和第二栅电极(21，211)与源极金属化物(60)电连接；第二栅电极(21，211)、第二绝缘区(22)和体区(50)形成第二电容，该第二电容具有第二每单位面积电容(C2)；以及
第二每单位面积电容(C2)大于第一每单位面积电容(C1)。
27.如权利要求26所述的半导体器件(100)，其中第一绝缘区(12)在第一栅电极(11)和体区(50)之间具有第一厚度d1；其中第二绝缘区(22)在第二栅电极(21，211)和体区(50)之间具有第二厚度d2；以及其中第二厚度d2小于第一厚度d1。
28.如权利要求26或27所述的半导体器件，其中第二每单位面积电容(C2)大于4.3nF/mm2。
29.如权利要求26或27所述的半导体器件，其中第一绝缘区(12)具有第一介电常数并且第二绝缘区(22)具有高于第一介电常数的第二介电常数。
30.如权利要求26或27所述的半导体器件，其中该半导体器件(100)选自由横向MOSFET、UMOSFET、DMOSFET、超结MOSFET或反向导通IGBT所构成的组。
31.如权利要求26或27所述的半导体器件(100)，进一步包括第一导电类型的公共漂移区(40)；公共漂移区(40)与两个体区(50)都形成pn结；其中第一场效应结构的体区(50)和公共漂移区(40)形成体二极管(15)；其中第二场效应结构形成与体二极管(15)并联连接的MOS选通二极管(MGD)；其中在体二极管(15)正向偏置时通过半导体器件(100)的总电流由1mA/mm2的漂移区(40)中的平均电流密度之上的单极电流支配。
32.如权利要求31所述的半导体器件(100)，其中MOS控制的二极管具有取决于每沟道宽度电流的阈值电压，其中对于10mA/m的每沟道宽度电流，该阈值电压低于0.26V。
33.如权利要求26或27所述的半导体器件(100)，包括多个第一场效应结构和第二场效应结构，其中该多个第一场效应结构和第二场效应结构中的至少一部分以规则图案设置。
34.如权利要求33所述的半导体器件(100)，其中，在所述规则图案中，第一场效应结构和第二场效应结构之间的比率在1∶1至100∶1的范围内。
35.如权利要求26或27所述的半导体器件(100)，其中体区(50)包括邻接第一绝缘区(12)的第一子体区(50a)和邻接第二绝缘区(22)的第二子体区(50b)，其中第二子体区(50b)的掺杂浓度低于第一子体区(50a)的掺杂浓度。
36.如权利要求26或27所述的半导体器件(100)，其中第一和第二场效应结构中的至少一个进一步包括与源极金属化物(60)电连接的至少一个场板(16，26)。
37.如权利要求26或27所述的半导体器件(100)，其中第一栅电极(11)包括具有第一功函数的材料，并且其中第二栅电极(21，211)包括具有小于第一功函数的第二功函数的材料。
38.一钟功率半导体器件(100)，包括：
源极金属化物(60)；
第一导电类型的源极区(80)，该源极区(80)与源极金属化物(60)连接；
相邻于源极区(80)的第二导电类型的体区(50)；
相邻于体区(50)的第一导电类型的漂移区(40)；
被掩埋在漂移区(40)中的第二导电类型的第三导电区(25)；以及
沟槽(20)，该沟槽从源极区(80)延伸穿过体区(50)并至少部分地进入漂移区(40)；该沟槽(20)邻接第三导电区(25)并包括导电插塞(21)和绝缘层(22)，该绝缘层将导电插塞(21)与体区(50)绝缘，导电插塞(21)在源极金属化物(60)和第三导电区(25)之间形成欧姆连接；导电插塞(21)、绝缘层(22)和体区(50)形成具有每单位面积栅电极电容(C2)的场效应结构。
39.如权利要求38所述的半导体器件，其中体区(50)与源极金属化物(60)电连接。
40.如权利要求38或39所述的半导体器件，进一步包括具有每单位面积栅电极电容(C1)的另一个场效应结构。
41.如权利要求40所述的半导体器件，其中场效应结构的每单位面积电容(C2)高于另一个场效应结构的每单位面积栅电极电容(C1)。
42.一种半导体器件(100)，包括：
源极金属化物(60)；
栅极金属化物(65)；
第一导电类型的漂移区(40)；
与源极金属化物(60)电连接的第一导电类型的第一和第二源极区(80)；
设置在源极区(80)和漂移区(40)之间的第二导电类型的体区(50)；
第一沟槽(10)，该第一沟槽从第一源极区(80)延伸穿过体区(50)至少部分地进入漂移区(40)，该第一沟槽(10)包括形成与栅极金属化物(65)电连接的第一栅电极(11)的第一导电区(11)，以及至少设置在第一导电区(11)和体区(50)之间的第一绝缘区(12)，其中第一导电区(11)、第一绝缘区(22)和体区(50)形成具有第一每单位面积电容(C1)的第一电容；
第二沟槽(20)，该第二沟槽从第二源极区(80)延伸穿过体区(50)至少部分地进入漂移区(40)，该第二沟槽(20)包括形成与源极金属化物(60)电连接的第二栅电极(21)的第二导电区(21)，以及至少设置在第二导电区(21)和体区(50)之间的第二绝缘区(22)，其中第二导电区(21)、第二绝缘区(22)和体区(50)形成具有第二每单位面积电容(C2)的第二电容；以及
第二每单位面积电容(C2)大于第一每单位面积电容(C1)。
43.如权利要求42所述的半导体器件(100)，其中体区(50)包括沿第一绝缘区(12)的第一反型沟道区(51)，该第一反型沟道区(51)具有从第一源极区(80)延伸到漂移区(40)的第一沟道长度；其中体区(50)包括沿第二绝缘区(22)的第二反型沟道区(52)，该第二反型沟道区具有从第二源极区(80)延伸到漂移区(40)的第二沟道长度；并且其中第二沟道长度小于第一沟道长度。
44.如权利要求42或43所述的半导体器件(100)，其中第一导电区(11)在第一沟槽(10)中延伸至第一深度，其中第二导电区(21)在第二沟槽(20)中延伸至第二深度，并且其中第一深度大于第二深度。
45.如权利要求44所述的半导体器件(100)，其中第一深度和第二深度的差值在25nm至250nm的范围内。
46.如权利要求42或43所述的半导体器件(100)，其中第一沟槽(11)进一步包括与源极金属化物(60)连接的第一场板(16)以及其中第二沟槽(20)进一步包括与源极金属化物(60)电连接的第二场板(26)。
47.如权利要求46所述的半导体器件(100)，进一步包括第一和第二源极区(80)延伸到的第一表面(30)，其中第一表面(30)和第一场板(16)之间的最小距离大于第一表面(30)和第二场板(26)之间的最小距离。
48.一种形成半导体器件(100)的方法，包括：
提供第一导电类型的半导体本体；
形成第一场效应结构，该第一场效应结构包括第一导电类型的源极区(80)；相邻于源极区(80)的第二导电类型的体区(50)；第一栅电极(11)和至少设置在第一栅电极(11)和体区(50)之间的第一绝缘区(12)，使得第一栅电极(11)、第一绝缘区(12)和体区(50)形成第一电容，该第一电容具有第一每单位面积电容(C1)；
形成第二场效应结构，该第二场效应结构包括第一导电类型的源极区(80)；相邻于源极区(50)的第二导电类型的体区(50)；第二栅电极(21)和至少设置在第二栅电极(21)和体区(50)之间的第二绝缘区(22)，使得第二栅电极(21)、第二绝缘区(22)和体区(50)形成第二电容，该第二电容具有第二每单位面积电容(C2)；以及
形成源极金属化物(60)，该源极金属化物至少与第一和第二场效应结构的源极区(80)以及第二栅电极(21)电接触；
第一和第二场效应结构被形成为使得第二每单位面积电容(C2)高于第一每单位面积电容(C1)。
49.一种形成半导体器件的方法，包括：
提供第一导电类型的半导体衬底；
在半导体衬底中形成第一沟槽(10)和第二沟槽(20)；
形成第一氧化层(71)，该第一氧化层至少覆盖第一沟槽(10)的壁的下部和第二沟槽(20)的壁的下部；
至少在第一沟槽(10)的下部中和至少在第二沟槽(20)的下部中形成导电区(16，26)；
在第二沟槽(20)上形成保护区；
执行热氧化工艺以在第一沟槽(10)的上部中的侧壁上形成第一绝缘区(12)，其中在热氧化过程中第二沟槽(20)通过保护区被保护使得形成第二沟槽(20)的壁的半导体衬底不被氧化；
在第二沟槽(20)的上部中的壁上形成第二绝缘区(22)；
在第一沟槽(10)的上部中形成第一栅电极(11)和在第二沟槽(20)的上部中形成第二栅电极(21)；
形成第一导电类型的源极区(80)和相邻于源极区(80)的第二导电类型的体区(50)；以及
形成与源极区(80)和第二栅电极(21)电接触的源极金属化物(60)。
50.如权利要求49所述的方法，其中第一绝缘区(12)和第二绝缘区(22)被形成为使得第二栅电极(22)和体区(50)之间的每单位面积电容(C2)高于第一栅电极(11)和体区(50)之间的每单位面积电容(C1)。
51.如权利要求49或50所述的方法，其中形成保护区的工艺包括在执行热氧化工艺之前至少在第二沟槽(20)的上部的侧壁上形成保护区。
52.如权利要求49或50所述的方法，其中形成保护区的工艺包括在热氧化工艺过程中用第一氧化层和导电区完全填充第二沟槽(20)。
53.权利要求49或50所述的方法，进一步包括：
掩蔽第一沟槽(10)；并且随后
执行蚀刻工艺以暴露第二沟槽(20)的上部。
54.如权利要求49或50所述的方法，其中导电区(16，26)包括多晶硅，该方法进一步包括：
形成掩模(7)以覆盖第一沟槽(10)；
在第二导电区(26)的上部(26a)中注入砷离子和/或磷离子；
执行热氧化工艺以在导电区(16，26)上形成相应的氧化层(71a和71b)；
除去掩模(7)以露出第一沟槽(10)；以及
执行蚀刻工艺以暴露第二沟槽(20)和第一沟槽(10)的上部。
55.如权利要求54所述的方法，其中离子剂量在1*1015cm-2至7*1015cm-2的范围内。
56.如权利要求49或50所述的方法，其中第一栅电极(11)和第二栅电极被形成为使得第一栅电极(11)在第一沟槽(10)中延伸至第一垂直深度，以及使得第二栅电极(21)在第二沟槽(20)中延伸至第二垂直深度，并且其中第一垂直深度大于第二垂直深度。
57.一种形成半导体器件(100)的方法，包括：
提供第一导电类型的半导体衬底；
在半导体衬底中形成第一垂直沟槽(10)和第二垂直沟槽(20)；
形成第一氧化层(71)，该第一氧化层至少覆盖第一垂直沟槽(10)的底壁和侧壁以及第二垂直沟槽(20)的底壁和侧壁；
形成在第一垂直沟槽(10)的下部中包括多晶硅的第一导电区(16)和在第二垂直沟槽(20)的下部中包括多晶硅的第二导电区(26)；
在第二导电区(26)的上部(26a)中选择性地注入离子以在第二导电区(26)的上部的热氧化条件下提高氧化速率；
执行热氧化工艺以在第一导电区(16)上形成氧化层(71a)以及在第二导电区(26)上形成氧化层(71b)；并且随后
执行蚀刻工艺以暴露第二垂直沟槽(20)和第一垂直沟槽(10)的上部以使得第四绝缘区(22b)形成于第二导电区(26)上并使得第一导电区(16)在上部中被暴露。
58.如权利要求57所述的方法，其中选择性地注入离子包括砷离子的注入和/或磷离子的注入。
59.如权利要求57或58所述的方法，其中选择性地注入离子包括掩蔽第一垂直沟槽(10)。
60.如权利要求57或58所述的方法，进一步包括：
掩蔽第二垂直沟槽(20)；并且随后
在第一导电区(16)上形成第三绝缘部(12b)以及在第一垂直沟槽(10)的侧壁上形成第一绝缘部(12a)。
61.如权利要求57或58所述的方法，进一步包括：
掩蔽第一垂直沟槽(10)；并且随后
在第二垂直沟槽(20)的侧壁上形成第二绝缘部(22a)。
62.如权利要求60所述的方法，进一步包括下述中的至少一个：
在第三绝缘部(12b)上形成第一栅电极(11)；以及
在第四绝缘部(22b)上形成第二栅电极(21)。
63.权利要求57或58所述的方法，进一步包括：
形成第一导电类型的源极区(80)和相邻于源极区(80)的第二导电类型的体区(50)；以及
形成电接触源极区(80)、第二栅电极(21)、第一导电区(16)以及第二导电区(26)的源极金属化物(60)。
64.如权利要求63所述的方法，其中第一绝缘区(12)和第二绝缘区(22)被形成为使得第二栅电极(22)和体区(50)之间的每单位面积电容(C2)大于第一栅电极(11)和体区(50)之间的每单位面积电容(C1)。
65.如权利要求62所述的方法，其中选择在选择性注入过程中的离子剂量使得后来形成的第一栅电极(11)在第一垂直沟槽(10)中延伸至第一最大垂直深度，以及使得第二栅电极(21)在第二垂直沟槽(20)中延伸至第二最大垂直深度，并且其中第一最大垂直深度大于第二最大垂直深度。
66.如权利要求57或58所述的方法，其中选择在选择性注入过程中的离子剂量使得通过热氧化在第一导电区(16)上形成的氧化层(71a)的垂直厚度大于通过热氧化在第二导电区(26)上形成的氧化层(71b)的垂直厚度。
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