CN106057670B - 电荷存储型igbt及其制造方法 - Google Patents

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Abstract

本发明公开了一种电荷存储型IGBT，包括：漂移区，沟道区，电荷存储层和多个沟槽，各沟槽穿过沟道区和电荷存储层进入到漂移区中；在沟槽中形成有栅介质层和多晶硅栅；各多晶硅栅为第二导电类型重掺杂且和电荷存储层的掺杂类型相反，被多晶硅栅侧面覆盖的沟道区表面用于形成沟道；各多晶硅栅的底部段侧面覆盖相邻的电荷存储层，在器件反向偏置时各多晶硅栅的底部段对电荷存储层进行横向耗尽，用以改善电荷存储层的电场均匀性从而减少由电荷存储层的引入而带来的对器件的击穿电压的下降。本发明还公开了一种电荷存储型IGBT的制造方法。本发明能有效增大器件的击穿电压。

Description

电荷存储型IGBT及其制造方法
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种电荷存储型IGBT；本发明还涉及一种电荷存储型IGBT的制造方法。
背景技术
在绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)器件的透明集电极(TC)背面工艺和电场场中止(FS)应用以后，器件性能的提高则主要依靠近表面器件结构和工艺改善来实现。
沟槽型FS-IGBT是采用沟槽栅结构、电场中止工艺和透明集电极工艺制作的IGBT器件，具有具有导通饱和电压Vce(sat)低、开关损耗Eoff小的特点。沟槽栅代替平面栅有较大的性能优势。
在沟道下方的漂移区内掺杂较高浓度的杂质，形成电荷存储层(CS)。CS层能够有效阻止漂移区内的少子向沟道漂移，使得背面集电区对漂移区(基区)有更好的电导调制效果，进一步降低器件的导通饱和压降。这种器件为电荷存储型IGBT也即CSTBT。
CSTBT中，CS层实质上提高了漂移区的掺杂浓度，会降低器件的击穿电压。如何在引入CS层又不显著降低器件击穿电压是CSTBT所遇到最大挑战。
发明内容
本发明所要解决的技术问题是提供一种电荷存储型IGBT，能增大器件的击穿电压。为此，本发明还提供一种电荷存储型IGBT的制造方法。
为解决上述技术问题，本发明提供的电荷存储型IGBT包括：
漂移区，由形成于半导体衬底表面的第一导电类型轻掺杂区组成。
第二导电类型掺杂的沟道区，形成于所述漂移区表面。
在所述漂移区的底部表面形成有由第二导电类重掺杂区组成的集电区。
电荷存储层形成于所述漂移区的顶部区域且位于所述漂移区和所述沟道区交界面的底部，所述电荷存储层具有第一导电类重掺杂；所述电荷存储层用于阻挡第二导电类载流子从所述漂移区中进入到所述沟道区中。
多个沟槽，各所述沟槽穿过所述沟道区和所述电荷存储层且各所述沟槽的进入到所述漂移区中。
在所述沟槽的侧面形成有栅介质层，在所述沟槽的底部表面形成有底部介质层，多晶硅栅由填充于所述沟槽中的多晶硅组成。
各所述多晶硅栅为第二导电类型重掺杂，被各所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道。
各所述多晶硅栅的底部段侧面覆盖相邻的所述电荷存储层，在器件反向偏置时各所述多晶硅栅的底部段对所述电荷存储层进行横向耗尽，用以改善所述电荷存储层的电场均匀性从而减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降。
进一步的改进是，所述半导体衬底为硅衬底。
进一步的改进是，在所述硅衬底表面形成有硅外延层，所述漂移区直接由第一导电类型轻掺杂的所述硅外延层组成，所述沟道区形成于所述漂移区表面的所述硅外延层中。
进一步的改进是，所述栅介质层的材料为氧化硅，所述底部介质层的材料为氧化硅。
进一步的改进是，所述底部介质层和所述栅介质层采用热氧化工艺同时形成。
进一步的改进是，所述电荷存储层的掺杂浓度至少大于所述漂移区的掺杂浓度的一个数量级。
进一步的改进是，通过调节所述沟道区的掺杂浓度来调节器件的阈值电压。
进一步的改进是，在所述沟道区表面形成有由第一导电类型重掺杂区组成的源区。
在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区、所述多晶硅栅和所述沟道区表面覆盖。
在所述源区和所述多晶硅栅的顶部分别形成有穿过所述层间膜的接触孔。
在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。
在所述集电区的底部表面形成有由背面金属层组成的集电极。
进一步的改进是，所述集电区为透明集电区。
进一步的改进是，在所述漂移区和所述集电区之间形成有由第一导电类型重掺杂区组成的电场中止层。
进一步的改进是，电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。
为解决上述技术问题，本发明提供的电荷存储型IGBT的制造方法包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成由第一导电类型轻掺杂区组成的漂移区。
步骤二、在所述漂移区表面依次形成电荷存储层和第二导电类型掺杂的沟道区。
所述沟道区位于所述漂移区表面。
所述电荷存储层位于所述漂移区的顶部区域且位于所述漂移区和所述沟道区交界面的底部，所述电荷存储层具有第一导电类重掺杂；所述电荷存储层用于阻挡第二导电类载流子从所述漂移区中进入到所述沟道区中。
步骤三、形成多个沟槽，多个沟槽，各所述沟槽穿过所述沟道区和所述电荷存储层且各所述沟槽的进入到所述漂移区中。
步骤四、在所述沟槽的底部表面形成底部介质层，在所述沟槽的侧面形成栅介质层。
在各所述沟槽中填充第二导电类型重掺杂的多晶硅，由填充于所述沟槽中的多晶硅组成多晶硅栅。
被各所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道。
各所述多晶硅栅的底部段侧面覆盖相邻的所述电荷存储层，在器件反向偏置时各所述多晶硅栅的底部段对所述电荷存储层进行横向耗尽，用以改善所述电荷存储层的电场均匀性从而减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降。
进一步的改进是，所述电荷存储层的掺杂浓度至少大于所述漂移区的掺杂浓度的一个数量级。
进一步的改进是，步骤四之后还包括如下正面工艺步骤：
步骤五、采用光刻加注入工艺在所述沟道区表面形成由第一导电类型重掺杂区组成的源区。
步骤六、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述沟道区表面覆盖。
步骤七、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区或所述多晶硅栅暴露出来。
之后，在所述接触孔的开口中填充金属。
步骤八、形成正面金属层，对所述正面金属层进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。
进一步的改进是，步骤七中所述接触孔的开口打开后、金属填充前还包括：
进行第二导电类型重掺杂注入在所述源区所对应的所述接触孔的底部形成第二导电类型重掺杂注入区，所述第二导电类型重掺杂注入区和所述沟道区相接触。
进一步的改进是，步骤八之后，还包括如下背面工艺步骤：
步骤九、对所述半导体衬底进行减薄。
步骤十、进行第二导电类型重掺杂离子注入在所述漂移区的底部表面形成由第二导电类型重掺杂区组成的集电区。
步骤十一、形成背面金属层，所述背面金属层和所述集电区接触引出集电极。
进一步的改进是，在所述漂移区和所述集电区之间形成有由第一导电类型重掺杂区组成的电场中止层；所述电场中止层在步骤九的减薄工艺之后、步骤十的所述第二导电类型重掺杂离子注入之前进行第一导电类型重掺杂离子注入形成。
进一步的改进是，所述栅介质层的材料为氧化硅，所述底部介质层的材料为氧化硅。
进一步的改进是，步骤四中所述底部介质层和所述栅介质层采用热氧化工艺同时形成。
进一步的改进是，电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明在IGBT中引入高掺杂的电荷存储层即CS层后，为了防止CS层使器件的击穿电压降低，本发明对栅极结构做了改进，具体为本发明的栅极结构的多晶硅栅的掺杂类型不再是根据沟道区的掺杂进行设置，而是根据CS层的掺杂类型进行设置；现有技术中，多晶硅栅的掺杂类型一般设置为和沟道区的掺杂类型相反，以方便在沟道区的掺杂浓度较高时也能得到合适的阈值电压，而本发明中多晶硅栅的掺杂类型根据CS层的掺杂类型进行设置且将多晶硅栅的掺杂类型设置为和CS层的掺杂类型相反，再结合各多晶硅栅的底部段侧面会覆盖相邻的所述电荷存储层的特点，这样在器件反向偏置时各多晶硅栅的底部段会对电荷存储层进行横向耗尽，从而改善电荷存储层的电场均匀性，也即通过多晶硅栅的掺杂类型的设置使得多晶硅栅对CS层有显著的降低表面电场(Reduced Surface Field，RESURF)效应，从而能减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降，最终能有效增大器件的击穿电压。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例电荷存储型IGBT的结构示意图；
图2A-图2F是本发明实施例方法各步骤中器件的结构示意图。
具体实施方式
如图1所示，是本发明实施例电荷存储型IGBT的结构示意图；本发明实施例电荷存储型IGBT包括：
漂移区1，由形成于半导体衬底表面的第一导电类型轻掺杂区组成，所述P漂移区也称为基区。较佳为，所述半导体衬底为硅衬底。在所述硅衬底表面形成有硅外延层，所述漂移区1直接由第一导电类型轻掺杂的所述硅外延层组成，所述沟道区2形成于所述漂移区1表面的所述硅外延层中。
第二导电类型掺杂的沟道区2，形成于所述漂移区1表面。
在所述漂移区1的底部表面形成有由第二导电类重掺杂区组成的集电区9。
电荷存储层3形成于所述漂移区1的顶部区域且位于所述漂移区1和所述沟道区2交界面的底部，所述电荷存储层3具有第一导电类重掺杂；所述电荷存储层3用于阻挡第二导电类载流子从所述漂移区1中进入到所述沟道区2中。
多个沟槽，各所述沟槽穿过所述沟道区2和所述电荷存储层3且各所述沟槽的进入到所述漂移区1中。
在所述沟槽的侧面形成有栅介质层4，在所述沟槽的底部表面形成有底部介质层，多晶硅栅5由填充于所述沟槽中的多晶硅组成。
较佳为，本发明实施例中，所述栅介质层4和所述底部介质层的材料都为氧化硅且都采用热氧化工艺同时形成，也即所述底部介质层不再单独形成，而是由位于所述沟槽底部表面的栅介质层4组成。
各所述多晶硅栅5为第二导电类型重掺杂，被各所述多晶硅栅5侧面覆盖的所述沟道区2表面用于形成沟道。本发明实施例中，由于所述多晶硅栅5和所述沟道区2的掺杂类型都为第二导电类型，相对于现有结构中多晶硅栅和沟道区的掺杂类型不同的情形，本发明实施例中注意需要通过调节所述沟道区2的掺杂浓度来调节器件的阈值电压，一般需要通过降低所述沟道区2的掺杂浓度来使器件的阈值电压达到合适的值，也即如果本发明实施例的器件的阈值电压要和现有多晶硅栅和沟道区的掺杂类型不同的器件的阈值电压相同，本发明实施例的所述沟道区2的掺杂浓度要更低。
各所述多晶硅栅5的底部段侧面覆盖相邻的所述电荷存储层3，在器件反向偏置时各所述多晶硅栅5的底部段对所述电荷存储层3进行横向耗尽，用以改善所述电荷存储层3的电场均匀性从而减少由所述电荷存储层3的引入而带来的对器件的击穿电压的下降。
较佳为，所述电荷存储层3的掺杂浓度至少大于所述漂移区1的掺杂浓度的一个数量级。
本发明实施例器件还包括：
在所述沟道区2表面形成有由第一导电类型重掺杂区组成的源区6。
在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区6、所述多晶硅栅5和所述沟道区2表面覆盖。
在所述源区6和所述多晶硅栅5的顶部分别形成有穿过所述层间膜的接触孔。
在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区6接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅5接触。本发明实施例中，在所述源区6顶部对应的接触孔的底部形成有由第二导电类型重掺杂区组成的发射区7，该发射区7也通过所述接触孔连接到由正面金属层组成的发射极。
在所述集电区9的底部表面形成有由背面金属层组成的集电极。
本发明实施例中，所述集电区9为透明集电区9。在所述漂移区1和所述集电区9之间形成有由第一导电类型重掺杂区组成的电场中止层8。由此可知，本发明实施例器件为电荷存储型沟槽栅FS-IGBT。
本发明实施例中，电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型，所述多晶硅栅5的掺杂杂质为硼。在其它实施例中也能为：所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。
由图1所示可知，相邻的两个器件的多晶硅栅5之间包括源区6、沟道区2、部分漂移区1和CS层3，两个多晶硅栅5可对CS层3有显著的RESURF效应，改善了CS层3的电场均匀性，从而减小了由于CS层3的引入而带来的器件击穿电压的下降。
如图2A至图2F所示，是本发明实施例方法各步骤中器件的结构示意图。本发明实施例电荷存储型IGBT的制造方法包括如下步骤：
步骤一、如图2A所示，提供一半导体衬底，在所述半导体衬底表面形成由第一导电类型轻掺杂区组成的漂移区1。
步骤二、如图2B所示，采用离子注入加推阱工艺在所述漂移区1表面形成电荷存储层3。
如图2C所示，采用离子注入工艺在所述漂移区1的表面形成第二导电类型掺杂的沟道区2。
所述电荷存储层3位于所述漂移区1的顶部区域且位于所述漂移区1和所述沟道区2交界面的底部，所述电荷存储层3具有第一导电类重掺杂；所述电荷存储层3用于阻挡第二导电类载流子从所述漂移区1中进入到所述沟道区2中。
步骤三、形成多个沟槽103，多个沟槽103，各所述沟槽103穿过所述沟道区2和所述电荷存储层3且各所述沟槽103的进入到所述漂移区1中。
如图2D所示，步骤三包括如下分步骤：
步骤31、在所述半导体衬底表面依次形成第一层氧化硅101和第二层氮化硅102组成的硬质掩模层。
步骤32、采用光刻工艺定义出沟槽103的形成区域，对沟槽103的形成区域中的所述硬质掩模层进行刻蚀去除。
步骤33、以刻蚀图形化后的所述硬质掩模层为掩模对所述半导体衬底进行刻蚀形成所述沟槽103。
步骤四、如图2E所示，在所述沟槽103的底部表面形成底部介质层，在所述沟槽103的侧面形成栅介质层4。本发明实施例方法中，所述栅介质层4和所述底部介质层的材料都为氧化硅且都采用热氧化工艺同时形成，也即所述底部介质层不再单独形成，而是由位于所述沟槽103底部表面的栅介质层4组成。
在各所述沟槽103中填充第二导电类型重掺杂的多晶硅，由填充于所述沟槽103中的多晶硅组成多晶硅栅5。
被各所述多晶硅栅5侧面覆盖的所述沟道区2表面用于形成沟道。
各所述多晶硅栅5的底部段侧面覆盖相邻的所述电荷存储层3，在器件反向偏置时各所述多晶硅栅5的底部段对所述电荷存储层3进行横向耗尽，用以改善所述电荷存储层3的电场均匀性从而减少由所述电荷存储层3的引入而带来的对器件的击穿电压的下降。
步骤四之后还包括如下正面工艺步骤：
步骤五、如图2F所示，采用光刻加注入工艺在所述沟道区2表面形成由第一导电类型重掺杂区组成的源区6。
步骤六、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区6、所述多晶硅栅5和所述沟道区2表面覆盖。
步骤七、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区6或所述多晶硅栅5暴露出来。
在所述接触孔的开口打开后进行第二导电类型重掺杂注入在所述源区6所述对应的接触孔的底部形成由第二导电类型重掺杂区组成的发射区7。
之后，在所述接触孔的开口中填充金属。
步骤八、形成正面金属层，对所述正面金属层进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区6和所述发射区7接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅5接触。
如图1所示，步骤八之后，还包括如下背面工艺步骤：
步骤九、对所述半导体衬底进行减薄；
步骤十、进行第二导电类型重掺杂离子注入在所述漂移区1的底部表面形成由第二导电类型重掺杂区组成的集电区9；离子注入后需要对所述集电区9进行退火如激光退火。
步骤十一、形成背面金属层，所述背面金属层和所述集电区9接触引出集电极。
在所述漂移区1和所述集电区9之间形成有由第一导电类型重掺杂区组成的电场中止层8；所述电场中止层8在步骤九的减薄工艺之后、步骤十的所述第二导电类型重掺杂离子注入之前进行第一导电类型重掺杂离子注入形成。
本发明实施例方法中，电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (20)

1.一种电荷存储型IGBT，其特征在于，包括：
漂移区，由形成于半导体衬底表面的第一导电类型轻掺杂区组成；
第二导电类型掺杂的沟道区，形成于所述漂移区表面；
在所述漂移区的底部表面形成有由第二导电类重掺杂区组成的集电区；
电荷存储层形成于所述漂移区的顶部区域且位于所述漂移区和所述沟道区交界面的底部，所述电荷存储层具有第一导电类型重掺杂；所述电荷存储层用于阻挡第二导电类型载流子从所述漂移区中进入到所述沟道区中；
多个沟槽，各所述沟槽穿过所述沟道区和所述电荷存储层且各所述沟槽进入到所述漂移区中；
在所述沟槽的侧面形成有栅介质层，在所述沟槽的底部表面形成有底部介质层，多晶硅栅由填充于所述沟槽中的多晶硅组成；
各所述多晶硅栅为第二导电类型重掺杂，被各所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道；
各所述多晶硅栅的底部段侧面覆盖相邻的所述电荷存储层，在器件反向偏置时各所述多晶硅栅的底部段对所述电荷存储层进行横向耗尽，用以改善所述电荷存储层的电场均匀性从而减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降。
2.如权利要求1所述的电荷存储型IGBT，其特征在于：所述半导体衬底为硅衬底。
3.如权利要求2所述的电荷存储型IGBT，其特征在于：在所述硅衬底表面形成有硅外延层，所述漂移区直接由第一导电类型轻掺杂的所述硅外延层组成，所述沟道区形成于所述漂移区表面的所述硅外延层中。
4.如权利要求2所述的电荷存储型IGBT，其特征在于：所述栅介质层的材料为氧化硅，所述底部介质层的材料为氧化硅。
5.如权利要求4所述的电荷存储型IGBT，其特征在于：所述底部介质层和所述栅介质层采用热氧化工艺同时形成。
6.如权利要求1所述的电荷存储型IGBT，其特征在于：所述电荷存储层的掺杂浓度至少大于所述漂移区的掺杂浓度的一个数量级。
7.如权利要求1所述的电荷存储型IGBT，其特征在于：通过调节所述沟道区的掺杂浓度来调节器件的阈值电压。
8.如权利要求1所述的电荷存储型IGBT，其特征在于：在所述沟道区表面形成有由第一导电类型重掺杂区组成的源区；
在所述半导体衬底的正面形成有层间膜，所述层间膜将所述源区、所述多晶硅栅和所述沟道区表面覆盖；
在所述源区和所述多晶硅栅的顶部分别形成有穿过所述层间膜的接触孔；
在所述层间膜的表面形成有正面金属层图形结构，所述正面金属层图形结构分别形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触；
在所述集电区的底部表面形成有由背面金属层组成的集电极。
9.如权利要求1所述的电荷存储型IGBT，其特征在于：所述集电区为透明集电区。
10.如权利要求7所述的电荷存储型IGBT，其特征在于：在所述漂移区和所述集电区之间形成有由第一导电类型重掺杂区组成的电场中止层。
11.如权利要求1-10中任一权利要求所述的电荷存储型IGBT，其特征在于：电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。
12.一种电荷存储型IGBT的制造方法，其特征在于，包括如下步骤：
步骤一、提供一半导体衬底，在所述半导体衬底表面形成由第一导电类型轻掺杂区组成的漂移区；
步骤二、在所述漂移区表面依次形成电荷存储层和第二导电类型掺杂的沟道区；
所述沟道区位于所述漂移区表面；
所述电荷存储层位于所述漂移区的顶部区域且位于所述漂移区和所述沟道区交界面的底部，所述电荷存储层具有第一导电类型重掺杂；所述电荷存储层用于阻挡第二导电类型载流子从所述漂移区中进入到所述沟道区中；
步骤三、形成多个沟槽，各所述沟槽穿过所述沟道区和所述电荷存储层且各所述沟槽进入到所述漂移区中；
步骤四、在所述沟槽的底部表面形成底部介质层，在所述沟槽的侧面形成栅介质层；
在各所述沟槽中填充第二导电类型重掺杂的多晶硅，由填充于所述沟槽中的多晶硅组成多晶硅栅；
被各所述多晶硅栅侧面覆盖的所述沟道区表面用于形成沟道；
各所述多晶硅栅的底部段侧面覆盖相邻的所述电荷存储层，在器件反向偏置时各所述多晶硅栅的底部段对所述电荷存储层进行横向耗尽，用以改善所述电荷存储层的电场均匀性从而减少由所述电荷存储层的引入而带来的对器件的击穿电压的下降。
13.如权利要求12所述的电荷存储型IGBT的制造方法，其特征在于：所述电荷存储层的掺杂浓度至少大于所述漂移区的掺杂浓度的一个数量级。
14.如权利要求12所述的电荷存储型IGBT的制造方法，其特征在于，步骤四之后还包括如下正面工艺步骤：
步骤五、采用光刻加注入工艺在所述沟道区表面形成由第一导电类型重掺杂区组成的源区；
步骤六、在所述半导体衬底的正面淀积层间膜，所述层间膜将所述源区、所述多晶硅栅和所述沟道区表面覆盖；
步骤七、对所述层间膜进行光刻刻蚀形成穿过所述层间膜的接触孔的开口，所述接触孔的开口将底部对应的所述源区或所述多晶硅栅暴露出来；
之后，在所述接触孔的开口中填充金属；
步骤八、形成正面金属层，对所述正面金属层进行光刻刻蚀形成发射极和栅极，所述发射极通过对应的接触孔和底部的所述源区接触，所述栅极通过对应的接触孔和底部的所述多晶硅栅接触。
15.如权利要求14所述的电荷存储型IGBT的制造方法，其特征在于：步骤七中所述接触孔的开口打开后、金属填充前还包括：
进行第二导电类型重掺杂注入在所述源区所对应的所述接触孔的底部形成第二导电类型重掺杂注入区，所述第二导电类型重掺杂注入区和所述沟道区相接触。
16.如权利要求14所述的电荷存储型IGBT的制造方法，其特征在于，步骤八之后，还包括如下背面工艺步骤：
步骤九、对所述半导体衬底进行减薄；
步骤十、进行第二导电类型重掺杂离子注入在所述漂移区的底部表面形成由第二导电类型重掺杂区组成的集电区；
步骤十一、形成背面金属层，所述背面金属层和所述集电区接触引出集电极。
17.如权利要求16所述的电荷存储型IGBT的制造方法，其特征在于：在所述漂移区和所述集电区之间形成有由第一导电类型重掺杂区组成的电场中止层；所述电场中止层在步骤九的减薄工艺之后、步骤十的所述第二导电类型重掺杂离子注入之前进行第一导电类型重掺杂离子注入形成。
18.如权利要求12所述的电荷存储型IGBT的制造方法，其特征在于：所述栅介质层的材料为氧化硅，所述底部介质层的材料为氧化硅。
19.如权利要求18所述的电荷存储型IGBT的制造方法，其特征在于：步骤四中所述底部介质层和所述栅介质层采用热氧化工艺同时形成。
20.如权利要求12-19中任一权利要求所述的电荷存储型IGBT的制造方法，其特征在于：电荷存储型IGBT为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述电荷存储型IGBT为P型器件，第一导电类型为P型，第二导电类型为N型。
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