JP4168615B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法、特にバイポーラトランジスタを有する半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
半導体装置、特にバイポーラトランジスタを有する半導体装置は、バイポーラトランジスタのもつ高負荷駆動力、高速性、低ノイズ等の特徴から、アナログ回路設計に適した半導体装置である。
【０００３】
図１４は、従来のバイポーラトランジスタを有する半導体装置の概略断面図で、この例では、縦型のｎｐｎバイポーラトランジスタがシリコンの半導体基板１００上に形成されて成る。
この半導体基板１００は、ｐ型のシリコンサブストレイト１０１上に、ｎ型のシリコン半導体層１０２がエピタキシャル成長された構成を有する。
サブストレイト１０１には、ｎ型のコレクタ埋込み領域１０３が形成される。
【０００４】
半導体層１０２の表面には、バイポーラトランジスタの形成部と他部とを分離する分離絶縁層１０４が、 LOCOS（Local Oxidation of Silicon）によって形成される。
また、この下にバイポーラトランジスタの形成部を囲んでｐ−ｎ接合による素子分離を行う素子分離領域１０５がイオン注入によって形成される。
【０００５】
また、コレクタ埋込み領域１０３の上方に、分離絶縁層１０４が一部欠除する窓部が設けられ、この窓部下に、コレクタ埋込み領域１０３に至る深さの高濃度のｎ型の不純物がイオン注入されたｎ型のプラグイン領域１０６が形成される。また、このプラグイン領域１０６の表面に高濃度のコレクタ電極取出し領域１０７が形成される。
【０００６】
コレクタ埋込み領域１０３上には、ｎ型半導体層１０２の一部によって構成されたコレクタ領域１０８が形成される。
【０００７】
また、基板１００上には、ＳｉＯ2 による第１の絶縁層１１１が一旦全面的に形成され、この絶縁層１１１に、開口１１１Ｗが穿設され、この開口１１１Ｗを通じて不純物導入がなされてコレクタ高濃度領域１０９が形成される。
そして、この開口１１１Ｗ内から第１の絶縁層１１１上に跨がって、真性ベース領域と、ベース電極取出し領域を構成するシリコン半導体層によるベース半導体層１１２が成膜される。
【０００８】
このベース半導体層１１２は、一旦全面的に成膜され、フォトリソグラフィによるパターンエッチングによって、所要のパターンに形成される。
また、このベース半導体層１１２は、半導体基板１００の表面、すなわち半導体層１０２上に直接的に成膜された部分においてはエピタキシャル成長がなされ単結晶層として成膜され、絶縁層１１１上に形成される部分においては多結晶層として成膜される。
【０００９】
さらに、ベース半導体層１１２を覆って一旦全面的にＳｉＯ2 による第２絶縁層１１３が形成され、ベース半導体層１１２上に開口１１３Ｗが穿設され、この開口を通じて不純物導入がなされてコレクタ部１１０が形成される。
【００１０】
そして、開口１１３Ｗ内を含んでｎ型のシリコン半導体層によるエミッタ半導体層１１４が成膜される。
このエミッタ半導体層１１４についても、一旦全面的に成膜し、フォトリソグラフィによるパターンエッチングによって、所要のパターンに形成する。すなわち、図１４に示すように、エミッタ半導体層１１４の形成部上に、フォトレジスト層１１５を、フォトレジスト層の塗布、パターン露光、現像によって目的とするパターンに形成する。このフォトレジスト層１１５を、エッチングマスクとして半導体層１１４に対するエッチングを行ってエミッタ半導体層１１４を所要のパターン、すなわち開口１１３Ｗを通じてベース半導体層１１２との接合部と、開口１１３Ｗの周縁部上に所要の幅に渡る延在部１１４Ｈを有するパターンに形成する。
【００１１】
その後、図１５に示すように、更に、フォトレジスト層１１５をエッチングマスクとして、第２の絶縁層１１３を異方性エッチングによってエッチングしてベース半導体層１１２のエミッタ半導体層１１４との接合部以外のベース取出し領域を外部に露出する。
このとき、エミッタ半導体層１１４の延在部１１４Ｈ下と、ベース半導体層１１２の外端面とには、第２の絶縁層１１３が残された介在絶縁層１１３ｓ1 とサイドウオール１１３ｓ2 が形成されるが、この絶縁層１１３に対するエッチングは、後述する金属サリサイドの形成を行うことができるように、ベース半導体層１１２の表面を確実に露出させるために、オーバーエッチングがなされる。
【００１２】
その後、フォトレジスト１１５が除去され、外部に露呈されたベース半導体層１１２およびエミッタ半導体層１１４上に、Ｔｉ，Ｃｏ等の金属層を例えば全面的にスパッタし、熱処理することによってこの金属層が、半導体層１１２および１１４に直接被着された部分においてのみ、この金属とＳｉとの反応によって図１６に示すように、低抵抗の金属シリサイド層１１６の形成がなされる。
その後全面的にＢＰＳＧ（ボロン・リン・シリケートガラス）等による平坦化絶縁層１１７を形成する。
【００１３】
そして、ベース半導体層１１２のベース取出し領域部上、エミッタ半導体層１１４上の各金属シリサイド層１１６上の平坦化絶縁層１１７、また、コレクタ取出し領域１０７上の平坦化絶縁層１１７および絶縁層１１１に、それぞれコンタクト透孔１１８を穿設し、これらコンタクト透孔１１８内に、タングステン（Ｗ）等の導電プラグの充填による電極、すなわちベース電極１１９Ｂ、エミッタ電極１１９Ｅ、コレクタ電極１１９Ｃが充填される。このようにして、各電極１１９Ｂ、１１９Ｅ、１１９Ｃが、それぞれベース半導体層１１２のベース取出し領域部上、エミッタ半導体層１１４にオーミックコンタクトされる。一方、これら各電極１１９Ｂ、１１９Ｅ、１１９Ｃに、平坦化絶縁層１１７上に形成した配線ないしは電極を構成する導電層１２０がコンタクトされる。
【００１４】
このようにして、コレクタ部１１０、ベース半導体層１１２およびエミッタ半導体層１１４によるベースおよびエミッタ領域による縦型のバイポーラトランジスタが回路素子として形成された半導体集積回路装置が構成される。
【００１５】
【発明が解決しようとする課題】
上述した従来のバイポーラトランジスタを有する半導体装置およびその製造方法においては、金属シリサイド層の形成を伴うものであるが、この場合、目的とする金属シリサイド層を目的とする位置に正確に過不足なく形成し、信頼性にすぐれた半導体装置を得ることに問題がある。
【００１６】
まず、上述した従来の製造方法においては、図１４で示したベース半導体層１１２上の絶縁層１１３を除去して、図１５で示したように、ベース半導体層１１２を外部に露出する作業において、上述したように、ベース半導体層１１２が確実に外部に露呈されるように、絶縁層１１１に対して行うエッチングはオーバーエッチングを必要とする。
【００１７】
このようなオーバーエッチング量は、通常、第２の絶縁層１１３の厚さの例えば５０％程度に相当するエッチング量とされる。
このようなオーバーエッチングは、第１および第２の絶縁層１１１および１１３の膜厚選定に制約を与えることになる。
すなわち、上述した第１の絶縁層１１１を厚くするか、第２の絶縁層１１３の厚さを薄くすることが必要となる。
【００１８】
しかしながら、第１の絶縁層１１１の膜厚を大とすることは、ベース半導体層１１２の、開口１１１Ｗの周縁部での段差が大きくなり、此処におけるストレスの集中が大きくなるという不都合が生じる。
また、これとは逆に、第２の絶縁層１１３の膜厚を小とすることは、エミッタ半導体層１１４の介在絶縁層１１３ｓ1 の高さが小さくなることから、この介在絶縁層１１３ｓ1 を挟んで対向するエミッタ層１１４の延在部１１４Ｈとベース半導体層１１２との間の寄生容量の増大化を招き、高速動作を阻害することになる。
【００１９】
また、図１６の構成においては、ベースおよびエミッタ半導体層１１２および１１４上には、金属シリサイド層１１６が形成されていることによって、これらに対する電極コンタクト抵抗の低減化が図られる。しかしながら、コレクタに対する電極取出しは、そのコレクタ取出し領域１０７に、金属シリサイド層が形成されないことから、コレクタに対するコンタクト抵抗は十分低められない。
【００２０】
このコレクタのコンタクト抵抗は、バイポーラトランジスタのコレクタ・エミッタ間飽和電圧ＶCE(sat) や、電流増幅率、すなわちトランジスタのゲインｈFEが低下し始める電流容量、遮断周波数ｆTmaxおよび最大振動周波数ｆmax が低下し始める電流容量を決定する一因子であることから、コレクタのコンタクト抵抗は、低電圧動作および高駆動能力の上から、極力低減化されることが望まれる。このように、コレクタのコンタクト抵抗の低減化を図るには、コレクタ電極１１９Ｃの断面積を大とすれば良いが、この場合、コレクタ電極の占有面積が大となって集積度の低下、コストの上昇、トランジスタの寄生容量の増加による高周波特性の悪化等多くの不都合をもたらす。
【００２１】
また、金属シリサイドは、上述したバイポーラトランジスタのベース半導体層１１２の端縁に金属層がストリンガー状に残り易く、この金属が、半導体装置の製造過程等において剥離して、例えば素子間、あるいは配線間の短絡を発生する。
【００２２】
これは、図１６の従来構造による場合、エミッタ半導体層１１４においては、その端面に直接的に金属層の被着がなされ、全表面において、金属シリサイド層１１６の形成がなされるが、ベース半導体層１１２においては、その端面に絶縁層１１３によるサイドウオール１１３ｓ2 が存在し、段差が形成されていることから、金属層がベース半導体層１１２の端縁の肩部から段差に跨がって金属層がストリンガー状に残され易く、これが上述したように、剥離して短絡原因となり、歩留りの低下、信頼性の低下等を来す。
【００２３】
本発明においては、バイポーラトランジスタを有する半導体装置およびその製造方法において、上述した不都合の回避を図るものである。
【００２４】
【課題を解決するための手段】
本発明による半導体装置は、半導体基板にバイポーラトランジスタが形成された半導体装置であって、その半導体基板上に、コレクタ領域が形成され、半導体基板表面には、コレクタ領域上に第１の開口を有する第１の絶縁層が形成され、ベース半導体層が、第１の開口を通じてコレクタ領域と接して形成され、その端縁が、第１の絶縁層上に延在するように第１の絶縁層に跨がって形成される。
【００２５】
そして、上記第１の絶縁層および上記ベース半導体層上に、エミッタ半導体層の接触部が形成された第２の開口と、ベース電極取り出し部が形成された第３の開口を有する第２の絶縁層が形成され、上記第２の開口を通じて上記ベース半導体層に接し上記第２の絶縁層上に差し渡るエミッタ半導体層が形成され、上記第３の開口は、上記第２の絶縁層の、上記ベース半導体層の端縁を覆う部分と上記エミッタ半導体層の下の部分に覆われた部分とを残して、上記ベース半導体層上に形成され、上記第３の開口内の上記ベース半導体層の上記ベース電極取り出し部の表面に金属シリサイド層が形成された構成とする。
【００２６】
また、本発明による半導体装置の製造方法は、半導体基板にバイポーラトランジスタが形成された半導体装置の製造方法であって、半導体基板にコレクタ領域を形成する工程と、半導体基板の表面に第１の絶縁層を形成する工程と、この第１の絶縁層の上記コレクタ領域上に第１の開口を形成する工程と、第１の開口を通じてコレクタ領域に接し第１の絶縁層上に差し渡るベース半導体層を形成する工程と、第１の絶縁層およびベース半導体層上に第２の絶縁層を形成する工程と、第２の絶縁層の、ベース半導体層上のエミッタ領域の形成部に第２の開口を形成する工程と、第２の開口を通じてベース半導体層に接し上記第２の絶縁層上に差し渡るエミッタ半導体層を形成する工程と、第２の絶縁層のベース半導体層の端縁を覆う部分を残してベース半導体層上に上記エミッタ半導体層の下の部分に覆われた部分よりも外側に第３の開口を形成する工程と、エミッタ領域表面と、上記第３の開口を通じて露出するベース半導体層表面とに金属シリサイド層を形成する工程とをとって、目的とする半導体装置を製造するものである。
【００２７】
【発明の実施の形態】
本発明によるバイポーラトランジスタを有する半導体集積回路装置の一実施形態の一例の要部の概略断面図を、図１で示す。
この例では、半導体基板１に、ｎｐｎ型の縦型バイポーラトランジスタが形成されたシリコン半導体集積回路に適用した場合である。
【００２８】
この半導体装置においては、半導体基板１が、ｐ型のＳｉ半導体サブストレイト１１上に、ｎ型のＳｉ半導体層１２がエピタキシャル成長されて成る。
この半導体基板１に、コレクタ領域１３が形成され、半導体基板１の表面、すなわちこの場合半導体層１２の表面に、コレクタ領域１３上に第１の開口５１が形成された例えばＳｉＯ2 による第１の絶縁層３１が形成される。
【００２９】
そして、例えばＳｉ、あるいはＳｉＧｅより成るＳｉを含む半導体より成り、真性ベース領域とベース電極取出し部とを構成するベース半導体層１４Ｂが形成される。
このベース半導体層１４Ｂは、その端縁が、第１の絶縁層３１上に延在するように第１の絶縁層３１上に跨がって形成される。
【００３０】
また、ベース半導体層１４Ｂ上に限定的に、ＳｉあるいはＳｉを含むエミッタ領域を構成するエミッタ半導体層１４Ｅが形成される。
そして、第１の絶縁層３１上に、第２の絶縁層３２が、ベース半導体層１４Ｂの第１の絶縁層３１上の端縁を覆って形成され、かつこの第２の絶縁層３２にベース半導体層１４Ｂにおけるベース電極取出し部と、このベース半導体層１４Ｂに対するエミッタ半導体層１４Ｅとの接触部とを開放する第２および第３の開口５２および５３が形成される。
そして、エミッタ半導体層１４Ｅ表面と第３の開口５３内のベース半導体層１４Ｂの表面とに金属シリサイド層１５が形成される。
【００３１】
この本発明による半導体装置を、図２〜図５を参照して本発明による半導体装置の製造方法の一例と共に詳細に説明する。
図２Ａに示すように、この例では、ｐ型の単結晶Ｓｉ半導体サブストレイト１１が用意され、その一主面上に、ｎ型のＳｉ半導体層１２がエピタキシャル成長されてＳｉ半導体基板１が構成される。
サブストレイト１１には、ｎ型のコレクタ埋込み領域１６が、コレクタ領域の形成部下にｎ型不純物を高濃度に導入して形成する。
【００３２】
半導体基板１の表面、すなわち半導体層１２には、バイポーラトランジスタの形成部と他部とを分離する分離絶縁層１７が形成される。この分離絶縁層１７の形成は、例えばまずその形成部に凹部を形成し、この凹部内に半導体層１２に対する局部的熱酸化いわゆる LOCOS（Local Oxidation of Silicon）によって形成することができる。
【００３３】
また、この下にバイポーラトランジスタの形成部を囲んでｐｎ接合による素子分離を行う素子分離領域１８がイオン注入によって形成される。
【００３４】
また、分離絶縁層１７には、この分離絶縁層１７の形成に際して、コレクタ埋込み領域１６の上方に位置して、コレクタ埋込み領域１６に至る深さの、ｎ型不純物がイオン注入された高濃度のｎ型のプラグイン領域１９が形成される。また、このプラグイン領域１９の表面に、ｎ型の高不純物濃度のコレクタ電極取出し領域２０が、例えばイオン注入によって形成される。
【００３５】
このようにして分離絶縁層１７等が形成された半導体基板１の表面に、図２Ｂに示すように、第１の開口５１が形成された第１の絶縁層３１を形成する。
この第１の絶縁層３１は、例えばＳｉＯ2 を、ＣＶＤ法（化学的気相成長法）等によって全面的に成膜し、この上にフォトレジスト層２３を塗布、パターン露光、現像して第１の開口５１の形成部に開口２３Ｗを形成し、この開口２３Ｗを通じて第１の絶縁層３１に対するエッチングを行って第１の開口５１を穿設する。
そして、このフォトレジスト層２３の開口２３Ｗおよび第１の開口５１を通じてｎ型の不純物をイオン注入してコレクタ高濃度領域２１を形成する。
【００３６】
図３Ａに示すように、ベース半導体層１４Ｂを形成する。
このベース半導体層１４Ｂは、まず第１の絶縁層３１上に渡って図示しないが一旦全面的に半導体層１４Ｂをエピタキシャル成長する。このとき、開口５１を通じてエピタキシャル成長による単結晶Ｓｉ半導体層１２に成膜された部分においては、単結晶層として形成され、絶縁層３１上に成膜された部分においては多結晶半導体層として成膜される。
そして、この全面的に形成されたベース半導体層１４Ｂを、フォトリソグラフィによってパターン化して、真性ベースとベース電極取出し部とを構成するパターンに、少なくとも第１の開口５１内と、この開口５１外の第１の絶縁層３１に跨がるパターンに形成する。
【００３７】
その後、図示しないが、ベース半導体層１４Ｂを覆って一旦全面的にＳｉＯ2 による第２の絶縁層３２をＣＶＤ法等によって形成し、フォトリソグラフィによるパターンエッチングによって、第２の開口５２を、第１の開口５１上でコレクタ高濃度領域２１に対向する位置に形成する。すなわちフォトレジスト層２４を形成し、第２の開口５２の形成部上に開口２４Ｗを形成し、この開口２４Ｗを通じて第２の開口５２を形成する。
【００３８】
この第２の開口５２は、最終的に形成するバイポーラトランジスタのエミッタ接合に対応する面積および位置に形成する。
更に、これら開口２４Ｗおよび第２の開口５２を通じてｎ型の不純物を所要のエネルギーをもってベース半導体層１４Ｂを横切って注入して、コレクタ領域１３の、コレクタ高濃度領域２１上にコレクタ動作領域２２を形成する。
【００３９】
次に、図３Ｂに示すように、図３Ａに示すフォトレジスト層２４を除去し、第２の開口５２を通じてベース半導体層１４Ｂと接触して一旦全面的に多結晶Ｓｉによるエミッタ半導体層１４Ｅを成膜する。
そして、このエミッタ半導体層１４Ｅ上にフォトレジスト層２５を形成する。このフォトレジスト層２５は、最終的に形成するバイポーラトランジスタのエミッタ接合に対応する面積および位置上を十分含む、すなわち最終的に形成されるエミッタ半導体層の大きさを含みこれより大面積を有するパターンとし、しかもベース半導体層１４Ｂの端縁上からその外側に渡る部分にはフォトレジスト層２５が排除されたパターンとする。
【００４０】
図４Ａに示すように、図３Ｂで示したフォトレジスト層２５をマスクとしてエミッタ半導体層１４Ｅに対するパターンエッチングを行い、フォトレジスト層２５を除去する。
【００４１】
図４Ｂに示すように、更に、所要のパターンのフォトレジスト層２６を形成する。
このフォトレジスト層２６は、エミッタ半導体層１４Ｅ上の、第２の開口５２上と、その周辺部上に形成され、その外周に例えばリング状の開口２６Ｗ1 が穿設され、更に、コレクタ電極取出し領域２０上に開口２６Ｗ2 が形成されたパターンとする。リング状開口２６Ｗ1 は、フォトレジスト層２６によってベース半導体層１４Ｂの端縁上が覆われるように、その大きさおよび位置の選定がなされる。
そして、このフォトレジスト層２６を、マスクとしてエミッタ半導体層１４Ｅに対するエッチングを行う。
【００４２】
続いて、図５Ａに示すように、フォトレジスト層２６をマスクとして、開口２６Ｗ1 通じて外部に露呈した第２の絶縁層３２をエッチング除去して図５Ｂに示すように、ベース半導体層１４Ｂのベース電極取出し部を外部に露出する第３の開口５３を形成し、開口２６Ｗ2 を通じて外部に露呈した第２の絶縁層３２と更にその下に形成された第１の絶縁層３１に対するエッチングを行ってコレクタ電極取出し部を外部に露出する第４の開口５４を形成する。
【００４３】
このようにして形成されたエミッタ半導体層１４Ｅは、第２の開口５２内とその外側に所要の幅に渡って突出する延在する延在部１４ＥＨが形成され、この延在部１４ＥＨ下には、第１の開口５２と第３の開口５３との間に介在する第２の絶縁層３２による介在絶縁層３２ＳＷが形成される。
【００４４】
図５Ｂに示すように、フォトレジスト層２６を除去し、Ｓｉ半導体と化合して金属シリサイド層を形成し得るＴｉ、Ｃｏ等を全面的に被着形成し、熱処理する。このようにすると、直接外部に露呈したエミッタ半導体層１４Ｅと、それぞれ開口５３および５４によって外部に露呈したベース半導体層１４Ｂのベース電極取出し部上と、コレクタ電極取出し領域２０においてのみ、Ｓｉと金属との反応が生じ、選択的に金属シリサイド層１５が形成される。
その後、シリサイド化されなかった金属をエッチング除去する。
この場合、ベース半導体層１４Ｂの端部は、第２の絶縁層３２によって覆われていることによって、冒頭に述べた金属のストリンガーの発生が回避される。
【００４５】
その後、図１に示すように、全面的に例えばＢＰＳＧ（ボロン・リン・シリケートガラス）による平坦化絶縁層２７を形成する。
この平坦化絶縁層２７に対してベース半導体層１４Ｂのベース電極取出し領域部上、エミッタ半導体層１４Ｅ上、コレクタ電極取出し領域２０上の各金属シリサイド層１５上の平坦化絶縁層２７にコンタクト透孔２８を穿設し、これらコンタクト透孔２８内に周知の方法によって充填形成した例えばタングステン（Ｗ）導電プラグの充填によるベース電極２９Ｂ、エミッタ電極２９Ｅ、コレクタ電極２９Ｃをコンタクトする。また、これらベース電極２９Ｂ、エミッタ電極２９Ｅ、コレクタ電極２９Ｃに、平坦化絶縁層２７上に形成した配線もしくは電極を構成する導電層３０が電気的にコンタクトされる。
【００４６】
このようにして、縦型のバイポーラトランジスタを回路素子として形成された半導体集積回路装置が構成される。
【００４７】
尚、上述したベース半導体層１４Ｂおよびエミッタ半導体層１４Ｅは、それぞれその成膜時において、ｐ型およびｎ型不純物がドーピングされた半導体層として形成することもできるし、成膜後において各型の不純物のイオン注入を行ってそれぞれｎ型およびｐ型の半導体層とすることもできる。
【００４８】
上述した例では、エミッタ半導体層１４Ｅの全面に、金属シリサイド層１５の形成を行った場合であるが、この金属シリサイド層１５の形成において、エミッタ・ベース接合を突き抜けるスパイクが発生して、接合破壊ないしはリークが発生するおそれがある場合は、エミッタ半導体層１４Ｅの表面に、金属シリサイド化を阻止するシリサイド化阻止膜を形成して置く方法を採ることができる。
【００４９】
この場合の製造方法の一例を、図６〜図８を参照して説明する。
この場合、前述の図２ＡおよびＢ、図３Ａで説明したと同様の工程を採ることができる。そして、図６に示すように、図３Ｂで説明したと同様にエミッタ半導体層１４Ｅを全面的に形成して後、さらにこの上に全面的に、例えばＳｉＯ2 等の絶縁膜によるシリサイド化阻止膜３３を形成する。
そして、シリサイド化阻止膜３３上に図３Ｂで説明したと同様のフォトレジスト層２５を形成する。
【００５０】
このフォトレジスト層２５をエッチングマスクとして図７Ａに示すように、シリサイド化阻止膜３３と、エミッタ半導体層１４Ｅをエッチングする。
次に、図４Ｂで説明したと同様に、図７Ｂに示すように、フォトレジスト層２６の形成とエッチングを行う。
図８ＡおよびＢに示すように、図５ＡおよびＢと同様にフォトレジスト層２６をマスクとするエッチングおよびフォトレジスト層２６の除去、金属シリサイド層１５の形成を行う。
【００５１】
そして、図９に示すように、エミッタ半導体層１４Ｅ上にコンタクト透孔２８を穿設するに際し、シリサイド化阻止膜３３をも除去し、エミッタ電極２９Ｅのエミッタ半導体層１４Ｅへのコンタクトを行う。
【００５２】
この製造方法によれば、金属シリサイド１５の形成において、エミッタ半導体層１４Ｅ表面には、シリサイド化阻止膜３３が形成されていることから、このエミッタ半導体層１４Ｅの少なくともエミッタ・ベース接合の形成部上には金属シリサイド層１５の形成がなさられないことから、そのスパイクの発生を回避することができる。
【００５３】
尚、図６〜図９において、図１〜図５と対応する部分には同一符号を付して重複説明を省略する。
【００５４】
上述した製造方法によれば、ベース半導体層１４Ｂのエミッタ半導体層１４Ｅが接触されてエミッタ接合部が形成される領域（すなわち真性ベース領域）より外側の、ベース電極取出し領域部を含む外側ベース領域に対する金属シリサイド層１５は、いわばエミッタ半導体層１４Ｅによって規定されて形成されることになることから、このベース半導体層における金属シリサイド層は、真性ベース領域に極く接近して自己整合的に形成される。これにより、ベース抵抗の低減化が図られ、ノイズ特性の改善、最大動作周波数ｆmax の向上が図られる。
【００５５】
上述した本発明によるバイポーラトランジスタは、ベース半導体層１４Ｂの端部が第２の絶縁層３２によって覆われていることによって、短絡事故の発生原因となる金属ストリンガーの発生が効果的に回避されることによって歩留りの向上、信頼性の向上が図られる。
【００５６】
また、上述の本発明製造方法によれば、コレクタ電極取出し領域上にも、特段の製造工程を経ることなく、エミッタおよびベースにおける金属シリサイド層の形成と同時に金属シリサイドを形成することができ、このコレクタに対する金属シリサイド層が形成されたことによって、コレクタに対するコンタクト抵抗を十分低めることができる。これによって、冒頭に述べたコレクタ・エミッタ間飽和電圧ＶCE(sat) や、電流増幅率ｈFEが低下し始める電流容量、最大遮断周波数ｆTmaxおよび最大振動周波数ｆmax の改善、低電圧動作および高駆動能力化の改善が図られる。
【００５７】
また、コレクタのコンタクト抵抗の低減化によってコレクタ電極の断面積を小さくすることができることから、集積度の向上、コストの上昇、トランジスタの寄生容量の増加による高周波特性の悪化等の改善を図ることができる。
そして、ベース半導体層１４Ｂを、上述したようにＳｉＧｅによって構成することによってより高周波特性の向上が図られる。
【００５８】
図１および図２〜図５においては、半導体基板１にバイポーラトランジスタを形成する部分についてのみを示したものであるが、実際の半導体集積回路においては、上述したエピタキシャル成長によるベースおよびエミッタによるバイポーラトランジスタによる以外に、共通の半導体基板１に、各種回路素子を平行して相互に少なくとも一部の構成を共通の製造工程で同時に形成することができる。
【００５９】
例えば図１０に概略断面図を示すように、ベース拡散型のバイポーラトランジスタＴＲを構成することができる。図１０において、図１と対応する部分には同一符号を付し、これら対応部分の形成方法は、図１〜図５で説明した対応する各部と同時に形成することができるものであり、重複説明を省略する。
この場合、半導体基板１の半導体層１２に、選択的イオン注入および拡散によって真性ベース領域７１およびその外側に位置するベース電極取出し領域７２を例えばｐ型不純物の拡散によって形成する。
【００６０】
そして、各エミッタ半導体層１４ｅ、ベース電極取出し領域７２およびコレクタ電極取出し領域２０に、図１の金属シリサイド層１５の形成工程でそれぞれ同様の金属シリサイド層１５を形成する。
これら金属シリサイド層１５が形成されたエミッタ半導体層１４ｅ、ベース電極取出し領域７２およびコレクタ電極取出し領域２０上の図１におけると同様に、平坦化絶縁層２７に穿設したコンタクト透孔２８の形成と各電極２９Ｅ、２９Ｂ、２９Ｃのコンタクトを行う。
【００６１】
また、図１１に示すように、他の回路素子として、共通の半導体基板１に相補型電界効果トランジスタ（いわゆるＣＭＯＳ）ＣＭＩＳが形成される構成とすることができる。この例においては、この相補型電界効果トランジスタを構成する、ｐチャネル電界効果トランジスタｐＭＩＳおよびｎチャネル電界効果トランジスタｎＭＩＳが、低濃度ドレイン領域が、ゲート部側に形成されたいわゆるＬＤＤ（Lightly Doped Drain)型構成とされた場合である。
【００６２】
この場合においても、図１１において、図１と対応する部分には同一符号を付す。これら対応部分の形成方法は、図１〜図５で説明した対応する各部と同時に形成することができるものであり、重複説明を省略する。
【００６３】
これらｐＭＩＳおよびｎＭＩＳは、基本的には通常の形成方法によって形成することができるが、その一部に関して図１〜図５で説明した作業工程、および図６で説明した作業において、共通に同時に形成することができる。
【００６４】
この例においては、ｐＭＩＳおよびｎＭＩＳの各形成部に、それぞれｎウエル領域７３およびｐウエル領域７４が形成される。
ｐＭＩＳおよびｎＭＩＳの各ゲート部は、それぞれ例えばＳｉＯ2 、ＳｉＮ等によるゲート絶縁層７５とこの上に、多結晶Ｓｉによるゲート電極７６が形成される。そして、これらゲート部を、マスクとしてそれぞれｐ型およびｎ型の低濃度に不純物導入を行って低濃度ソースおよびドレイン領域を形成することができる。
【００６５】
また、ｐＭＩＳのソースおよびドレイン領域７７ｓおよび７７ｄは、例えば図１０におけるベース電極取出し領域７２と同一工程で形成することができる。
【００６６】
そして、この場合においても、図１で示されたの金属シリサイド層１５の形成と同時に、各ソースおよびドレイン領域に金属シリサイド層１５を形成し、平坦化絶縁層２７に穿設した各コンタクト透孔２８を通じて、各ソースおよびドレイン電極２９ｓｐおよび２９ｄｐ，２９ｓｎおよび２９ｓｐをコンタクトする。
【００６７】
また、図１２は、他の回路素子として半導体層抵抗層８０によって半導体抵抗素子Ｒを構成した場合で、この図８においても、図１〜図５と対応し、またこれらと同時に形成する部分には同一符号を付して重複説明を省略する。
しかしながら、この場合においては、第１の絶縁層３１を下層の絶縁層３１−１と上層の絶縁層３１−２によって２分して形成した場合で、この場合は、図１の構成においても、その第１の絶縁層３１を下層および上層の２層構造とする。
【００６８】
そして、この場合においては、分離絶縁層１７上に、ＳｉＯ2 等よりなる下層の絶縁層３１−１を形成し、この上にＳｉ多結晶半導体層をＣＶＤ法等によって形成し、イオン注入等によって所定の抵抗率とし、これを所要のパターンにフォトリソグラフィによってパターン化して半導体抵抗層８０を形成する。
【００６９】
その後、前述した第２の絶縁層３２を形成し、図１における第４の開口５４の形成と同時に、半導体抵抗層８０の例えば両端上の第１および第２の絶縁層３１および３２にコンタクト開口８１を形成する。そして、これら開口８１を通じて、露呈した半導体抵抗層８０のＳｉとの反応によって上述した金属シリサイド層１５の形成を行う。
【００７０】
そして、図１２の半導体抵抗層８０の形成と同時に各開口８１上にコンタクト透孔２８を形成し、それぞれ電極２９Ｒ 1 および２９Ｒ 2 の形成を図１の各電極２９Ｅ等と同一工程で形成する。このようにして目的とする抵抗素子Ｒを形成する。
【００７１】
また、図１３は、他の回路素子として、半導体容量素子Ｃを構成した場合で、この場合においても、図１３において、図１〜図５と対応し、またこれらと同時に形成する部分には同一符号を付して重複説明を省略する。
この場合、半導体基板１の半導体層１２に、例えば図１のコレクタ電極取出し領域２０と同時に一方の電極を構成する第１の半導体電極領域９１を形成し、この上に例えばＳｉ3 Ｎ4 による誘電体層９３を形成し、この上に対向電極を構成する例えば前述の半導体層８０による電極半導体層９２が形成される。
【００７２】
第２の絶縁層３２に対して、電極半導体層９２上と、電極半導体領域９１上とにそれぞれ開口９４と例えば複数の開口９５とを、例えば図１における例えば第３および第４の開口５４と同時に穿設する。
そして、これら透孔９４および９５を通じて、金属シリサイド層１５を、図１の金属シリサイド層１５と同時に形成する。
【００７３】
また、基板１上に全面的に形成される平坦化絶縁層２７に、開口９５にそれぞれ連通するコンタクト透孔２８と、開口９４に連通する複数のコンタクト透孔２８を、図１のコンタクト透孔２８の形成と同時に形成し、これら透孔２８を通じて図１の電極２９Ｅ等と同時に第１の電極２９１と第２の電極２９２をコンタクトする。
これら複数の電極２９１同士、電極２９２同士は、例えば導電層３０によって相互に電気的に連結してこれらの間に容量が形成されるようにする。
【００７４】
上述したように、本発明装置および製造方法によれば、各電極導出部において確実に金属シリサイド層１５の形成がなされる。
尚、本発明による半導体装置および製造方法は、上述した実施形態および例に限定されるものでなく、例えば各ｎ型およびｐ型の各導電型を逆の導電型とする構成とするとか、また目的とする半導体集積回路の構成によって、本発明構成に基いて種々の変形変更を行うことができる。
【００７５】
【発明の効果】
上述した本発明によれば、目的とする金属シリサイド層を目的とする位置に正確に過不足なく形成することができ信頼性にすぐれた半導体装置が得られる。
【００７６】
また、本発明のバイポーラトランジスタは、ベース半導体層１４Ｂの端部が第２の絶縁層３２によって覆われていることによって、短絡事故の発生原因となる金属ストリンガーの発生が効果的に回避されることによって歩留りの向上、信頼性の向上が図られる。
【００７７】
また、本発明によれば、コレクタ電極取出し領域上にも、特段の製造工程を経ることなく、エミッタおよびベースにおける金属シリサイド層の形成と同時に金属シリサイドを形成することができ、このコレクタに対する金属シリサイド層が形成されたことによって、コレクタに対するコンタクト抵抗を十分低めることができる。これによって、冒頭に述べたコレクタ・エミッタ間飽和電圧ＶCE(sat) や、電流増幅率ｈFEが低下し始める電流容量、遮断周波数ｆTmaxおよび最大振動周波数ｆmax の改善、低電圧動作および高駆動能力化の改善が図られる。
また、コレクタのコンタクト抵抗の低減化によってコレクタ電極の断面積を小さくすることができることから、集積度の向上、コストの上昇、トランジスタの寄生容量の増加による高周波特性の悪化等の改善を図ることができる。
【００７８】
更に、上述した製造方法によれば、上述したように、ベース半導体層に対する金属シリサイド層が、エミッタ半導体層によって規定されて形成されることからこのベース半導体層における金属シリサイド層を、真性ベース領域に極く接近して自己整合的に形成することができ、ベース抵抗の低減化が図られ、ノイズ特性の改善、最大動作周波数ｆmax の向上が図られる。
【００７９】
また、本発明によれば、冒頭に述べたオーバーエッチングによる不都合を回避すべく、エミッタ半導体層の延在部下に介在する絶縁層を薄くすることが回避されることによって寄生容量の増大化、これに伴う高速性の阻害を回避できるなど、本発明構造および製造方法によれば、多くの効果を奏するものである。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の要部の概略断面図である。
【図２】ＡおよびＢは、本発明による半導体装置の製造方法の一例の各工程の概略断面図である。
【図３】ＡおよびＢは、本発明による半導体装置の製造方法の一例の各工程の概略断面図である。
【図４】ＡおよびＢは、本発明による半導体装置の製造方法の一例の各工程の概略断面図である。
【図５】ＡおよびＢは、本発明による半導体装置の製造方法の一例の各工程の概略断面図である。
【図６】本発明による半導体装置の製造方法の他の一例の一工程の概略断面図である。
【図７】ＡおよびＢは、本発明による半導体装置の製造方法の他の一例の各工程の概略断面図である。
【図８】ＡおよびＢは、本発明による半導体装置の製造方法の他の一例の各工程の概略断面図である。
【図９】本発明による半導体装置の他の一例の概略断面図である。
【図１０】本発明による半導体装置の一例における他の回路素子の概略断面図である。
【図１１】本発明による半導体装置の一例における他の回路素子の概略断面図である。
【図１２】本発明による半導体装置の一例における他の回路素子の概略断面図である。
【図１３】本発明による半導体装置の一例における他の回路素子の概略断面図である。
【図１４】従来のバイポーラトランジスタを有する半導体装置の一製造工程図である。
【図１５】従来のバイポーラトランジスタを有する半導体装置の一製造工程図である。
【図１６】従来のバイポーラトランジスタを有する半導体装置の概略断面図である。
【符号の説明】
１・・・半導体基板、１２・・・半導体サブストレイト、１３・・・コレクタ領域、１４Ｂ・・・ベース半導体層、１４Ｅ，１４ｅ・・・エミッタ半導体層、１５・・・金属シリサイド層、１６・・・コレクタ埋込み領域、１７・・・分離絶縁層、１８・・・素子分離領域、１９・・・プラグイン領域、２０・・・コレクタ取出し領域、２１・・・コレクタ高濃度領域、２２・・・コレクタ動作領域、２３，２４，２５，２６・・・フォトレジスト層、２３Ｗ，２４Ｗ・・・開口、５１〜５４・・・第１〜第４の開口、２７・・・平坦化絶縁層、２８・・・コンタクト透孔、３１・・・第１の絶縁層、３２・・・第２の絶縁層、３３・・・シリサイド化阻止膜、７１・・・真性ベース領域、７２・・・ベース電極取出し領域、７３，７４・・・ウエル領域、７５ｓ・・・ソース領域、７５ｄ・・・ドレイン、７５・・・ゲート絶縁層、７６・・・ゲート電極（半導体層）、７７ｓ，７８ｓ・・・ソース領域、７７ｄ，７８ｄ・・・ドレイン領域、８０・・・半導体抵抗層、８１・・・開口、９１・・・電極半導体領域、９２・・・電極半導体層、９３・・・誘電体層、１００・・・半導体基板、１０１・・・半導体サブストレイト、１０２・・・半導体層、１０３・・・コレクタ埋込み領域、１０４・・・分離絶縁層、１０５・・・素子分離領域、１０６・・・プラグイン領域、１０７・・・コレクタ電極取出し領域、１０８・・・コレクタ領域、１０９・・・高濃度コレクタ領域、１１０・・・コレクタ部、１１１，１１３・・・絶縁層、１１１Ｗ，１１３Ｗ・・・開口、１１２・・・ベース半導体層、１１４・・・エミッタ半導体層、１１５・・・フォトレジスト層、１１６・・・金属シリサイド層、１１７・・・平坦化絶縁層、１１８・・・コンタクト透孔、１１９Ｃ・・・コレクタ電極、１１９Ｂ・・・ベース電極、１１９Ｅ・・・エミッタ電極、１２０・・・導電層、２９１・・・第１の電極、２９２・・・第２の電極
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法、特にバイポーラトランジスタを有する半導体装置とその製造方法に係わる。
【０００２】
【従来の技術】
半導体装置、特にバイポーラトランジスタを有する半導体装置は、バイポーラトランジスタのもつ高負荷駆動力、高速性、低ノイズ等の特徴から、アナログ回路設計に適した半導体装置である。
【０００３】
図１４は、従来のバイポーラトランジスタを有する半導体装置の概略断面図で、この例では、縦型のｎｐｎバイポーラトランジスタがシリコンの半導体基板１００上に形成されて成る。
この半導体基板１００は、ｐ型のシリコンサブストレイト１０１上に、ｎ型のシリコン半導体層１０２がエピタキシャル成長された構成を有する。
サブストレイト１０１には、ｎ型のコレクタ埋込み領域１０３が形成される。
【０００４】
半導体層１０２の表面には、バイポーラトランジスタの形成部と他部とを分離する分離絶縁層１０４が、 LOCOS（Local Oxidation of Silicon）によって形成される。
また、この下にバイポーラトランジスタの形成部を囲んでｐ−ｎ接合による素子分離を行う素子分離領域１０５がイオン注入によって形成される。
【０００５】
また、コレクタ埋込み領域１０３の上方に、分離絶縁層１０４が一部欠除する窓部が設けられ、この窓部下に、コレクタ埋込み領域１０３に至る深さの高濃度のｎ型の不純物がイオン注入されたｎ型のプラグイン領域１０６が形成される。また、このプラグイン領域１０６の表面に高濃度のコレクタ電極取出し領域１０７が形成される。
【０００６】
コレクタ埋込み領域１０３上には、ｎ型半導体層１０２の一部によって構成されたコレクタ領域１０８が形成される。
【０００７】
また、基板１００上には、ＳｉＯ2 による第１の絶縁層１１１が一旦全面的に形成され、この絶縁層１１１に、開口１１１Ｗが穿設され、この開口１１１Ｗを通じて不純物導入がなされてコレクタ高濃度領域１０９が形成される。
そして、この開口１１１Ｗ内から第１の絶縁層１１１上に跨がって、真性ベース領域と、ベース電極取出し領域を構成するシリコン半導体層によるベース半導体層１１２が成膜される。
【０００８】
このベース半導体層１１２は、一旦全面的に成膜され、フォトリソグラフィによるパターンエッチングによって、所要のパターンに形成される。
また、このベース半導体層１１２は、半導体基板１００の表面、すなわち半導体層１０２上に直接的に成膜された部分においてはエピタキシャル成長がなされ単結晶層として成膜され、絶縁層１１１上に形成される部分においては多結晶層として成膜される。
【０００９】
さらに、ベース半導体層１１２を覆って一旦全面的にＳｉＯ2 による第２絶縁層１１３が形成され、ベース半導体層１１２上に開口１１３Ｗが穿設され、この開口を通じて不純物導入がなされてコレクタ部１１０が形成される。
【００１０】
そして、開口１１３Ｗ内を含んでｎ型のシリコン半導体層によるエミッタ半導体層１１４が成膜される。
このエミッタ半導体層１１４についても、一旦全面的に成膜し、フォトリソグラフィによるパターンエッチングによって、所要のパターンに形成する。すなわち、図１４に示すように、エミッタ半導体層１１４の形成部上に、フォトレジスト層１１５を、フォトレジスト層の塗布、パターン露光、現像によって目的とするパターンに形成する。このフォトレジスト層１１５を、エッチングマスクとして半導体層１１４に対するエッチングを行ってエミッタ半導体層１１４を所要のパターン、すなわち開口１１３Ｗを通じてベース半導体層１１２との接合部と、開口１１３Ｗの周縁部上に所要の幅に渡る延在部１１４Ｈを有するパターンに形成する。
【００１１】
その後、図１５に示すように、更に、フォトレジスト層１１５をエッチングマスクとして、第２の絶縁層１１３を異方性エッチングによってエッチングしてベース半導体層１１２のエミッタ半導体層１１４との接合部以外のベース取出し領域を外部に露出する。
このとき、エミッタ半導体層１１４の延在部１１４Ｈ下と、ベース半導体層１１２の外端面とには、第２の絶縁層１１３が残された介在絶縁層１１３ｓ1 とサイドウオール１１３ｓ2 が形成されるが、この絶縁層１１３に対するエッチングは、後述する金属サリサイドの形成を行うことができるように、ベース半導体層１１２の表面を確実に露出させるために、オーバーエッチングがなされる。
【００１２】
その後、フォトレジスト１１５が除去され、外部に露呈されたベース半導体層１１２およびエミッタ半導体層１１４上に、Ｔｉ，Ｃｏ等の金属層を例えば全面的にスパッタし、熱処理することによってこの金属層が、半導体層１１２および１１４に直接被着された部分においてのみ、この金属とＳｉとの反応によって図１６に示すように、低抵抗の金属シリサイド層１１６の形成がなされる。
その後全面的にＢＰＳＧ（ボロン・リン・シリケートガラス）等による平坦化絶縁層１１７を形成する。
【００１３】
そして、ベース半導体層１１２のベース取出し領域部上、エミッタ半導体層１１４上の各金属シリサイド層１１６上の平坦化絶縁層１１７、また、コレクタ取出し領域１０７上の平坦化絶縁層１１７および絶縁層１１１に、それぞれコンタクト透孔１１８を穿設し、これらコンタクト透孔１１８内に、タングステン（Ｗ）等の導電プラグの充填による電極、すなわちベース電極１１９Ｂ、エミッタ電極１１９Ｅ、コレクタ電極１１９Ｃが充填される。このようにして、各電極１１９Ｂ、１１９Ｅ、１１９Ｃが、それぞれベース半導体層１１２のベース取出し領域部上、エミッタ半導体層１１４にオーミックコンタクトされる。一方、これら各電極１１９Ｂ、１１９Ｅ、１１９Ｃに、平坦化絶縁層１１７上に形成した配線ないしは電極を構成する導電層１２０がコンタクトされる。
【００１４】
このようにして、コレクタ部１１０、ベース半導体層１１２およびエミッタ半導体層１１４によるベースおよびエミッタ領域による縦型のバイポーラトランジスタが回路素子として形成された半導体集積回路装置が構成される。
【００１５】
【発明が解決しようとする課題】
上述した従来のバイポーラトランジスタを有する半導体装置およびその製造方法においては、金属シリサイド層の形成を伴うものであるが、この場合、目的とする金属シリサイド層を目的とする位置に正確に過不足なく形成し、信頼性にすぐれた半導体装置を得ることに問題がある。
【００１６】
まず、上述した従来の製造方法においては、図１４で示したベース半導体層１１２上の絶縁層１１３を除去して、図１５で示したように、ベース半導体層１１２を外部に露出する作業において、上述したように、ベース半導体層１１２が確実に外部に露呈されるように、絶縁層１１１に対して行うエッチングはオーバーエッチングを必要とする。
【００１７】
このようなオーバーエッチング量は、通常、第２の絶縁層１１３の厚さの例えば５０％程度に相当するエッチング量とされる。
このようなオーバーエッチングは、第１および第２の絶縁層１１１および１１３の膜厚選定に制約を与えることになる。
すなわち、上述した第１の絶縁層１１１を厚くするか、第２の絶縁層１１３の厚さを薄くすることが必要となる。
【００１８】
しかしながら、第１の絶縁層１１１の膜厚を大とすることは、ベース半導体層１１２の、開口１１１Ｗの周縁部での段差が大きくなり、此処におけるストレスの集中が大きくなるという不都合が生じる。
また、これとは逆に、第２の絶縁層１１３の膜厚を小とすることは、エミッタ半導体層１１４の介在絶縁層１１３ｓ1 の高さが小さくなることから、この介在絶縁層１１３ｓ1 を挟んで対向するエミッタ層１１４の延在部１１４Ｈとベース半導体層１１２との間の寄生容量の増大化を招き、高速動作を阻害することになる。
【００１９】
また、図１６の構成においては、ベースおよびエミッタ半導体層１１２および１１４上には、金属シリサイド層１１６が形成されていることによって、これらに対する電極コンタクト抵抗の低減化が図られる。しかしながら、コレクタに対する電極取出しは、そのコレクタ取出し領域１０７に、金属シリサイド層が形成されないことから、コレクタに対するコンタクト抵抗は十分低められない。
【００２０】
このコレクタのコンタクト抵抗は、バイポーラトランジスタのコレクタ・エミッタ間飽和電圧ＶCE(sat) や、電流増幅率、すなわちトランジスタのゲインｈFEが低下し始める電流容量、遮断周波数ｆTmaxおよび最大振動周波数ｆmax が低下し始める電流容量を決定する一因子であることから、コレクタのコンタクト抵抗は、低電圧動作および高駆動能力の上から、極力低減化されることが望まれる。このように、コレクタのコンタクト抵抗の低減化を図るには、コレクタ電極１１９Ｃの断面積を大とすれば良いが、この場合、コレクタ電極の占有面積が大となって集積度の低下、コストの上昇、トランジスタの寄生容量の増加による高周波特性の悪化等多くの不都合をもたらす。
【００２１】
また、金属シリサイドは、上述したバイポーラトランジスタのベース半導体層１１２の端縁に金属層がストリンガー状に残り易く、この金属が、半導体装置の製造過程等において剥離して、例えば素子間、あるいは配線間の短絡を発生する。
【００２２】
これは、図１６の従来構造による場合、エミッタ半導体層１１４においては、その端面に直接的に金属層の被着がなされ、全表面において、金属シリサイド層１１６の形成がなされるが、ベース半導体層１１２においては、その端面に絶縁層１１３によるサイドウオール１１３ｓ2 が存在し、段差が形成されていることから、金属層がベース半導体層１１２の端縁の肩部から段差に跨がって金属層がストリンガー状に残され易く、これが上述したように、剥離して短絡原因となり、歩留りの低下、信頼性の低下等を来す。
【００２３】
本発明においては、バイポーラトランジスタを有する半導体装置およびその製造方法において、上述した不都合の回避を図るものである。
【００２４】
【課題を解決するための手段】
本発明による半導体装置は、半導体基板にバイポーラトランジスタが形成された半導体装置であって、その半導体基板上に、コレクタ領域が形成され、半導体基板表面には、コレクタ領域上に第１の開口を有する第１の絶縁層が形成され、ベース半導体層が、第１の開口を通じてコレクタ領域と接して形成され、その端縁が、第１の絶縁層上に延在するように第１の絶縁層に跨がって形成される。
【００２５】
そして、上記第１の絶縁層および上記ベース半導体層上に、エミッタ半導体層の接触部が形成された第２の開口と、ベース電極取り出し部が形成された第３の開口を有する第２の絶縁層が形成され、上記第２の開口を通じて上記ベース半導体層に接し上記第２の絶縁層上に差し渡るエミッタ半導体層が形成され、上記第３の開口は、上記第２の絶縁層の、上記ベース半導体層の端縁を覆う部分と上記エミッタ半導体層の下の部分に覆われた部分とを残して、上記ベース半導体層上に形成され、上記第３の開口内の上記ベース半導体層の上記ベース電極取り出し部の表面に金属シリサイド層が形成された構成とする。
【００２６】
また、本発明による半導体装置の製造方法は、半導体基板にバイポーラトランジスタが形成された半導体装置の製造方法であって、半導体基板にコレクタ領域を形成する工程と、半導体基板の表面に第１の絶縁層を形成する工程と、この第１の絶縁層の上記コレクタ領域上に第１の開口を形成する工程と、第１の開口を通じてコレクタ領域に接し第１の絶縁層上に差し渡るベース半導体層を形成する工程と、第１の絶縁層およびベース半導体層上に第２の絶縁層を形成する工程と、第２の絶縁層の、ベース半導体層上のエミッタ領域の形成部に第２の開口を形成する工程と、第２の開口を通じてベース半導体層に接し上記第２の絶縁層上に差し渡るエミッタ半導体層を形成する工程と、第２の絶縁層のベース半導体層の端縁を覆う部分を残してベース半導体層上に上記エミッタ半導体層の下の部分に覆われた部分よりも外側に第３の開口を形成する工程と、エミッタ領域表面と、上記第３の開口を通じて露出するベース半導体層表面とに金属シリサイド層を形成する工程とをとって、目的とする半導体装置を製造するものである。
【００２７】
【発明の実施の形態】
本発明によるバイポーラトランジスタを有する半導体集積回路装置の一実施形態の一例の要部の概略断面図を、図１で示す。
この例では、半導体基板１に、ｎｐｎ型の縦型バイポーラトランジスタが形成されたシリコン半導体集積回路に適用した場合である。
【００２８】
この半導体装置においては、半導体基板１が、ｐ型のＳｉ半導体サブストレイト１１上に、ｎ型のＳｉ半導体層１２がエピタキシャル成長されて成る。
この半導体基板１に、コレクタ領域１３が形成され、半導体基板１の表面、すなわちこの場合半導体層１２の表面に、コレクタ領域１３上に第１の開口５１が形成された例えばＳｉＯ2 による第１の絶縁層３１が形成される。
【００２９】
そして、例えばＳｉ、あるいはＳｉＧｅより成るＳｉを含む半導体より成り、真性ベース領域とベース電極取出し部とを構成するベース半導体層１４Ｂが形成される。
このベース半導体層１４Ｂは、その端縁が、第１の絶縁層３１上に延在するように第１の絶縁層３１上に跨がって形成される。
【００３０】
また、ベース半導体層１４Ｂ上に限定的に、ＳｉあるいはＳｉを含むエミッタ領域を構成するエミッタ半導体層１４Ｅが形成される。
そして、第１の絶縁層３１上に、第２の絶縁層３２が、ベース半導体層１４Ｂの第１の絶縁層３１上の端縁を覆って形成され、かつこの第２の絶縁層３２にベース半導体層１４Ｂにおけるベース電極取出し部と、このベース半導体層１４Ｂに対するエミッタ半導体層１４Ｅとの接触部とを開放する第２および第３の開口５２および５３が形成される。
そして、エミッタ半導体層１４Ｅ表面と第３の開口５３内のベース半導体層１４Ｂの表面とに金属シリサイド層１５が形成される。
【００３１】
この本発明による半導体装置を、図２〜図５を参照して本発明による半導体装置の製造方法の一例と共に詳細に説明する。
図２Ａに示すように、この例では、ｐ型の単結晶Ｓｉ半導体サブストレイト１１が用意され、その一主面上に、ｎ型のＳｉ半導体層１２がエピタキシャル成長されてＳｉ半導体基板１が構成される。
サブストレイト１１には、ｎ型のコレクタ埋込み領域１６が、コレクタ領域の形成部下にｎ型不純物を高濃度に導入して形成する。
【００３２】
半導体基板１の表面、すなわち半導体層１２には、バイポーラトランジスタの形成部と他部とを分離する分離絶縁層１７が形成される。この分離絶縁層１７の形成は、例えばまずその形成部に凹部を形成し、この凹部内に半導体層１２に対する局部的熱酸化いわゆる LOCOS（Local Oxidation of Silicon）によって形成することができる。
【００３３】
また、この下にバイポーラトランジスタの形成部を囲んでｐｎ接合による素子分離を行う素子分離領域１８がイオン注入によって形成される。
【００３４】
また、分離絶縁層１７には、この分離絶縁層１７の形成に際して、コレクタ埋込み領域１６の上方に位置して、コレクタ埋込み領域１６に至る深さの、ｎ型不純物がイオン注入された高濃度のｎ型のプラグイン領域１９が形成される。また、このプラグイン領域１９の表面に、ｎ型の高不純物濃度のコレクタ電極取出し領域２０が、例えばイオン注入によって形成される。
【００３５】
このようにして分離絶縁層１７等が形成された半導体基板１の表面に、図２Ｂに示すように、第１の開口５１が形成された第１の絶縁層３１を形成する。
この第１の絶縁層３１は、例えばＳｉＯ2 を、ＣＶＤ法（化学的気相成長法）等によって全面的に成膜し、この上にフォトレジスト層２３を塗布、パターン露光、現像して第１の開口５１の形成部に開口２３Ｗを形成し、この開口２３Ｗを通じて第１の絶縁層３１に対するエッチングを行って第１の開口５１を穿設する。
そして、このフォトレジスト層２３の開口２３Ｗおよび第１の開口５１を通じてｎ型の不純物をイオン注入してコレクタ高濃度領域２１を形成する。
【００３６】
図３Ａに示すように、ベース半導体層１４Ｂを形成する。
このベース半導体層１４Ｂは、まず第１の絶縁層３１上に渡って図示しないが一旦全面的に半導体層１４Ｂをエピタキシャル成長する。このとき、開口５１を通じてエピタキシャル成長による単結晶Ｓｉ半導体層１２に成膜された部分においては、単結晶層として形成され、絶縁層３１上に成膜された部分においては多結晶半導体層として成膜される。
そして、この全面的に形成されたベース半導体層１４Ｂを、フォトリソグラフィによってパターン化して、真性ベースとベース電極取出し部とを構成するパターンに、少なくとも第１の開口５１内と、この開口５１外の第１の絶縁層３１に跨がるパターンに形成する。
【００３７】
その後、図示しないが、ベース半導体層１４Ｂを覆って一旦全面的にＳｉＯ2 による第２の絶縁層３２をＣＶＤ法等によって形成し、フォトリソグラフィによるパターンエッチングによって、第２の開口５２を、第１の開口５１上でコレクタ高濃度領域２１に対向する位置に形成する。すなわちフォトレジスト層２４を形成し、第２の開口５２の形成部上に開口２４Ｗを形成し、この開口２４Ｗを通じて第２の開口５２を形成する。
【００３８】
この第２の開口５２は、最終的に形成するバイポーラトランジスタのエミッタ接合に対応する面積および位置に形成する。
更に、これら開口２４Ｗおよび第２の開口５２を通じてｎ型の不純物を所要のエネルギーをもってベース半導体層１４Ｂを横切って注入して、コレクタ領域１３の、コレクタ高濃度領域２１上にコレクタ動作領域２２を形成する。
【００３９】
次に、図３Ｂに示すように、図３Ａに示すフォトレジスト層２４を除去し、第２の開口５２を通じてベース半導体層１４Ｂと接触して一旦全面的に多結晶Ｓｉによるエミッタ半導体層１４Ｅを成膜する。
そして、このエミッタ半導体層１４Ｅ上にフォトレジスト層２５を形成する。このフォトレジスト層２５は、最終的に形成するバイポーラトランジスタのエミッタ接合に対応する面積および位置上を十分含む、すなわち最終的に形成されるエミッタ半導体層の大きさを含みこれより大面積を有するパターンとし、しかもベース半導体層１４Ｂの端縁上からその外側に渡る部分にはフォトレジスト層２５が排除されたパターンとする。
【００４０】
図４Ａに示すように、図３Ｂで示したフォトレジスト層２５をマスクとしてエミッタ半導体層１４Ｅに対するパターンエッチングを行い、フォトレジスト層２５を除去する。
【００４１】
図４Ｂに示すように、更に、所要のパターンのフォトレジスト層２６を形成する。
このフォトレジスト層２６は、エミッタ半導体層１４Ｅ上の、第２の開口５２上と、その周辺部上に形成され、その外周に例えばリング状の開口２６Ｗ1 が穿設され、更に、コレクタ電極取出し領域２０上に開口２６Ｗ2 が形成されたパターンとする。リング状開口２６Ｗ1 は、フォトレジスト層２６によってベース半導体層１４Ｂの端縁上が覆われるように、その大きさおよび位置の選定がなされる。
そして、このフォトレジスト層２６を、マスクとしてエミッタ半導体層１４Ｅに対するエッチングを行う。
【００４２】
続いて、図５Ａに示すように、フォトレジスト層２６をマスクとして、開口２６Ｗ1 通じて外部に露呈した第２の絶縁層３２をエッチング除去して図５Ｂに示すように、ベース半導体層１４Ｂのベース電極取出し部を外部に露出する第３の開口５３を形成し、開口２６Ｗ2 を通じて外部に露呈した第２の絶縁層３２と更にその下に形成された第１の絶縁層３１に対するエッチングを行ってコレクタ電極取出し部を外部に露出する第４の開口５４を形成する。
【００４３】
このようにして形成されたエミッタ半導体層１４Ｅは、第２の開口５２内とその外側に所要の幅に渡って突出する延在する延在部１４ＥＨが形成され、この延在部１４ＥＨ下には、第１の開口５２と第３の開口５３との間に介在する第２の絶縁層３２による介在絶縁層３２ＳＷが形成される。
【００４４】
図５Ｂに示すように、フォトレジスト層２６を除去し、Ｓｉ半導体と化合して金属シリサイド層を形成し得るＴｉ、Ｃｏ等を全面的に被着形成し、熱処理する。このようにすると、直接外部に露呈したエミッタ半導体層１４Ｅと、それぞれ開口５３および５４によって外部に露呈したベース半導体層１４Ｂのベース電極取出し部上と、コレクタ電極取出し領域２０においてのみ、Ｓｉと金属との反応が生じ、選択的に金属シリサイド層１５が形成される。
その後、シリサイド化されなかった金属をエッチング除去する。
この場合、ベース半導体層１４Ｂの端部は、第２の絶縁層３２によって覆われていることによって、冒頭に述べた金属のストリンガーの発生が回避される。
【００４５】
その後、図１に示すように、全面的に例えばＢＰＳＧ（ボロン・リン・シリケートガラス）による平坦化絶縁層２７を形成する。
この平坦化絶縁層２７に対してベース半導体層１４Ｂのベース電極取出し領域部上、エミッタ半導体層１４Ｅ上、コレクタ電極取出し領域２０上の各金属シリサイド層１５上の平坦化絶縁層２７にコンタクト透孔２８を穿設し、これらコンタクト透孔２８内に周知の方法によって充填形成した例えばタングステン（Ｗ）導電プラグの充填によるベース電極２９Ｂ、エミッタ電極２９Ｅ、コレクタ電極２９Ｃをコンタクトする。また、これらベース電極２９Ｂ、エミッタ電極２９Ｅ、コレクタ電極２９Ｃに、平坦化絶縁層２７上に形成した配線もしくは電極を構成する導電層３０が電気的にコンタクトされる。
【００４６】
このようにして、縦型のバイポーラトランジスタを回路素子として形成された半導体集積回路装置が構成される。
【００４７】
尚、上述したベース半導体層１４Ｂおよびエミッタ半導体層１４Ｅは、それぞれその成膜時において、ｐ型およびｎ型不純物がドーピングされた半導体層として形成することもできるし、成膜後において各型の不純物のイオン注入を行ってそれぞれｎ型およびｐ型の半導体層とすることもできる。
【００４８】
上述した例では、エミッタ半導体層１４Ｅの全面に、金属シリサイド層１５の形成を行った場合であるが、この金属シリサイド層１５の形成において、エミッタ・ベース接合を突き抜けるスパイクが発生して、接合破壊ないしはリークが発生するおそれがある場合は、エミッタ半導体層１４Ｅの表面に、金属シリサイド化を阻止するシリサイド化阻止膜を形成して置く方法を採ることができる。
【００４９】
この場合の製造方法の一例を、図６〜図８を参照して説明する。
この場合、前述の図２ＡおよびＢ、図３Ａで説明したと同様の工程を採ることができる。そして、図６に示すように、図３Ｂで説明したと同様にエミッタ半導体層１４Ｅを全面的に形成して後、さらにこの上に全面的に、例えばＳｉＯ2 等の絶縁膜によるシリサイド化阻止膜３３を形成する。
そして、シリサイド化阻止膜３３上に図３Ｂで説明したと同様のフォトレジスト層２５を形成する。
【００５０】
このフォトレジスト層２５をエッチングマスクとして図７Ａに示すように、シリサイド化阻止膜３３と、エミッタ半導体層１４Ｅをエッチングする。
次に、図４Ｂで説明したと同様に、図７Ｂに示すように、フォトレジスト層２６の形成とエッチングを行う。
図８ＡおよびＢに示すように、図５ＡおよびＢと同様にフォトレジスト層２６をマスクとするエッチングおよびフォトレジスト層２６の除去、金属シリサイド層１５の形成を行う。
【００５１】
そして、図９に示すように、エミッタ半導体層１４Ｅ上にコンタクト透孔２８を穿設するに際し、シリサイド化阻止膜３３をも除去し、エミッタ電極２９Ｅのエミッタ半導体層１４Ｅへのコンタクトを行う。
【００５２】
この製造方法によれば、金属シリサイド１５の形成において、エミッタ半導体層１４Ｅ表面には、シリサイド化阻止膜３３が形成されていることから、このエミッタ半導体層１４Ｅの少なくともエミッタ・ベース接合の形成部上には金属シリサイド層１５の形成がなさられないことから、そのスパイクの発生を回避することができる。
【００５３】
尚、図６〜図９において、図１〜図５と対応する部分には同一符号を付して重複説明を省略する。
【００５４】
上述した製造方法によれば、ベース半導体層１４Ｂのエミッタ半導体層１４Ｅが接触されてエミッタ接合部が形成される領域（すなわち真性ベース領域）より外側の、ベース電極取出し領域部を含む外側ベース領域に対する金属シリサイド層１５は、いわばエミッタ半導体層１４Ｅによって規定されて形成されることになることから、このベース半導体層における金属シリサイド層は、真性ベース領域に極く接近して自己整合的に形成される。これにより、ベース抵抗の低減化が図られ、ノイズ特性の改善、最大動作周波数ｆmax の向上が図られる。
【００５５】
上述した本発明によるバイポーラトランジスタは、ベース半導体層１４Ｂの端部が第２の絶縁層３２によって覆われていることによって、短絡事故の発生原因となる金属ストリンガーの発生が効果的に回避されることによって歩留りの向上、信頼性の向上が図られる。
【００５６】
また、上述の本発明製造方法によれば、コレクタ電極取出し領域上にも、特段の製造工程を経ることなく、エミッタおよびベースにおける金属シリサイド層の形成と同時に金属シリサイドを形成することができ、このコレクタに対する金属シリサイド層が形成されたことによって、コレクタに対するコンタクト抵抗を十分低めることができる。これによって、冒頭に述べたコレクタ・エミッタ間飽和電圧ＶCE(sat) や、電流増幅率ｈFEが低下し始める電流容量、最大遮断周波数ｆTmaxおよび最大振動周波数ｆmax の改善、低電圧動作および高駆動能力化の改善が図られる。
【００５７】
また、コレクタのコンタクト抵抗の低減化によってコレクタ電極の断面積を小さくすることができることから、集積度の向上、コストの上昇、トランジスタの寄生容量の増加による高周波特性の悪化等の改善を図ることができる。
そして、ベース半導体層１４Ｂを、上述したようにＳｉＧｅによって構成することによってより高周波特性の向上が図られる。
【００５８】
図１および図２〜図５においては、半導体基板１にバイポーラトランジスタを形成する部分についてのみを示したものであるが、実際の半導体集積回路においては、上述したエピタキシャル成長によるベースおよびエミッタによるバイポーラトランジスタによる以外に、共通の半導体基板１に、各種回路素子を平行して相互に少なくとも一部の構成を共通の製造工程で同時に形成することができる。
【００５９】
例えば図１０に概略断面図を示すように、ベース拡散型のバイポーラトランジスタＴＲを構成することができる。図１０において、図１と対応する部分には同一符号を付し、これら対応部分の形成方法は、図１〜図５で説明した対応する各部と同時に形成することができるものであり、重複説明を省略する。
この場合、半導体基板１の半導体層１２に、選択的イオン注入および拡散によって真性ベース領域７１およびその外側に位置するベース電極取出し領域７２を例えばｐ型不純物の拡散によって形成する。
【００６０】
そして、各エミッタ半導体層１４ｅ、ベース電極取出し領域７２およびコレクタ電極取出し領域２０に、図１の金属シリサイド層１５の形成工程でそれぞれ同様の金属シリサイド層１５を形成する。
これら金属シリサイド層１５が形成されたエミッタ半導体層１４ｅ、ベース電極取出し領域７２およびコレクタ電極取出し領域２０上の図１におけると同様に、平坦化絶縁層２７に穿設したコンタクト透孔２８の形成と各電極２９Ｅ、２９Ｂ、２９Ｃのコンタクトを行う。
【００６１】
また、図１１に示すように、他の回路素子として、共通の半導体基板１に相補型電界効果トランジスタ（いわゆるＣＭＯＳ）ＣＭＩＳが形成される構成とすることができる。この例においては、この相補型電界効果トランジスタを構成する、ｐチャネル電界効果トランジスタｐＭＩＳおよびｎチャネル電界効果トランジスタｎＭＩＳが、低濃度ドレイン領域が、ゲート部側に形成されたいわゆるＬＤＤ（Lightly Doped Drain)型構成とされた場合である。
【００６２】
この場合においても、図１１において、図１と対応する部分には同一符号を付す。これら対応部分の形成方法は、図１〜図５で説明した対応する各部と同時に形成することができるものであり、重複説明を省略する。
【００６３】
これらｐＭＩＳおよびｎＭＩＳは、基本的には通常の形成方法によって形成することができるが、その一部に関して図１〜図５で説明した作業工程、および図６で説明した作業において、共通に同時に形成することができる。
【００６４】
この例においては、ｐＭＩＳおよびｎＭＩＳの各形成部に、それぞれｎウエル領域７３およびｐウエル領域７４が形成される。
ｐＭＩＳおよびｎＭＩＳの各ゲート部は、それぞれ例えばＳｉＯ2 、ＳｉＮ等によるゲート絶縁層７５とこの上に、多結晶Ｓｉによるゲート電極７６が形成される。そして、これらゲート部を、マスクとしてそれぞれｐ型およびｎ型の低濃度に不純物導入を行って低濃度ソースおよびドレイン領域を形成することができる。
【００６５】
また、ｐＭＩＳのソースおよびドレイン領域７７ｓおよび７７ｄは、例えば図１０におけるベース電極取出し領域７２と同一工程で形成することができる。
【００６６】
そして、この場合においても、図１で示されたの金属シリサイド層１５の形成と同時に、各ソースおよびドレイン領域に金属シリサイド層１５を形成し、平坦化絶縁層２７に穿設した各コンタクト透孔２８を通じて、各ソースおよびドレイン電極２９ｓｐおよび２９ｄｐ，２９ｓｎおよび２９ｓｐをコンタクトする。
【００６７】
また、図１２は、他の回路素子として半導体層抵抗層８０によって半導体抵抗素子Ｒを構成した場合で、この図８においても、図１〜図５と対応し、またこれらと同時に形成する部分には同一符号を付して重複説明を省略する。
しかしながら、この場合においては、第１の絶縁層３１を下層の絶縁層３１−１と上層の絶縁層３１−２によって２分して形成した場合で、この場合は、図１の構成においても、その第１の絶縁層３１を下層および上層の２層構造とする。
【００６８】
そして、この場合においては、分離絶縁層１７上に、ＳｉＯ2 等よりなる下層の絶縁層３１−１を形成し、この上にＳｉ多結晶半導体層をＣＶＤ法等によって形成し、イオン注入等によって所定の抵抗率とし、これを所要のパターンにフォトリソグラフィによってパターン化して半導体抵抗層８０を形成する。
【００６９】
その後、前述した第２の絶縁層３２を形成し、図１における第４の開口５４の形成と同時に、半導体抵抗層８０の例えば両端上の第１および第２の絶縁層３１および３２にコンタクト開口８１を形成する。そして、これら開口８１を通じて、露呈した半導体抵抗層８０のＳｉとの反応によって上述した金属シリサイド層１５の形成を行う。
【００７０】
そして、図１２の半導体抵抗層８０の形成と同時に各開口８１上にコンタクト透孔２８を形成し、それぞれ電極２９Ｒ 1 および２９Ｒ 2 の形成を図１の各電極２９Ｅ等と同一工程で形成する。このようにして目的とする抵抗素子Ｒを形成する。
【００７１】
また、図１３は、他の回路素子として、半導体容量素子Ｃを構成した場合で、この場合においても、図１３において、図１〜図５と対応し、またこれらと同時に形成する部分には同一符号を付して重複説明を省略する。
この場合、半導体基板１の半導体層１２に、例えば図１のコレクタ電極取出し領域２０と同時に一方の電極を構成する第１の半導体電極領域９１を形成し、この上に例えばＳｉ3 Ｎ4 による誘電体層９３を形成し、この上に対向電極を構成する例えば前述の半導体層８０による電極半導体層９２が形成される。
【００７２】
第２の絶縁層３２に対して、電極半導体層９２上と、電極半導体領域９１上とにそれぞれ開口９４と例えば複数の開口９５とを、例えば図１における例えば第３および第４の開口５４と同時に穿設する。
そして、これら透孔９４および９５を通じて、金属シリサイド層１５を、図１の金属シリサイド層１５と同時に形成する。
【００７３】
また、基板１上に全面的に形成される平坦化絶縁層２７に、開口９５にそれぞれ連通するコンタクト透孔２８と、開口９４に連通する複数のコンタクト透孔２８を、図１のコンタクト透孔２８の形成と同時に形成し、これら透孔２８を通じて図１の電極２９Ｅ等と同時に第１の電極２９１と第２の電極２９２をコンタクトする。
これら複数の電極２９１同士、電極２９２同士は、例えば導電層３０によって相互に電気的に連結してこれらの間に容量が形成されるようにする。
【００７４】
上述したように、本発明装置および製造方法によれば、各電極導出部において確実に金属シリサイド層１５の形成がなされる。
尚、本発明による半導体装置および製造方法は、上述した実施形態および例に限定されるものでなく、例えば各ｎ型およびｐ型の各導電型を逆の導電型とする構成とするとか、また目的とする半導体集積回路の構成によって、本発明構成に基いて種々の変形変更を行うことができる。
【００７５】
【発明の効果】
上述した本発明によれば、目的とする金属シリサイド層を目的とする位置に正確に過不足なく形成することができ信頼性にすぐれた半導体装置が得られる。
【００７６】
また、本発明のバイポーラトランジスタは、ベース半導体層１４Ｂの端部が第２の絶縁層３２によって覆われていることによって、短絡事故の発生原因となる金属ストリンガーの発生が効果的に回避されることによって歩留りの向上、信頼性の向上が図られる。
【００７７】
また、本発明によれば、コレクタ電極取出し領域上にも、特段の製造工程を経ることなく、エミッタおよびベースにおける金属シリサイド層の形成と同時に金属シリサイドを形成することができ、このコレクタに対する金属シリサイド層が形成されたことによって、コレクタに対するコンタクト抵抗を十分低めることができる。これによって、冒頭に述べたコレクタ・エミッタ間飽和電圧ＶCE(sat) や、電流増幅率ｈFEが低下し始める電流容量、遮断周波数ｆTmaxおよび最大振動周波数ｆmax の改善、低電圧動作および高駆動能力化の改善が図られる。
また、コレクタのコンタクト抵抗の低減化によってコレクタ電極の断面積を小さくすることができることから、集積度の向上、コストの上昇、トランジスタの寄生容量の増加による高周波特性の悪化等の改善を図ることができる。
【００７８】
更に、上述した製造方法によれば、上述したように、ベース半導体層に対する金属シリサイド層が、エミッタ半導体層によって規定されて形成されることからこのベース半導体層における金属シリサイド層を、真性ベース領域に極く接近して自己整合的に形成することができ、ベース抵抗の低減化が図られ、ノイズ特性の改善、最大動作周波数ｆmax の向上が図られる。
【００７９】
また、本発明によれば、冒頭に述べたオーバーエッチングによる不都合を回避すべく、エミッタ半導体層の延在部下に介在する絶縁層を薄くすることが回避されることによって寄生容量の増大化、これに伴う高速性の阻害を回避できるなど、本発明構造および製造方法によれば、多くの効果を奏するものである。
【図面の簡単な説明】
【図１】本発明による半導体装置の一例の要部の概略断面図である。
【図２】ＡおよびＢは、本発明による半導体装置の製造方法の一例の各工程の概略断面図である。
【図３】ＡおよびＢは、本発明による半導体装置の製造方法の一例の各工程の概略断面図である。
【図４】ＡおよびＢは、本発明による半導体装置の製造方法の一例の各工程の概略断面図である。
【図５】ＡおよびＢは、本発明による半導体装置の製造方法の一例の各工程の概略断面図である。
【図６】本発明による半導体装置の製造方法の他の一例の一工程の概略断面図である。
【図７】ＡおよびＢは、本発明による半導体装置の製造方法の他の一例の各工程の概略断面図である。
【図８】ＡおよびＢは、本発明による半導体装置の製造方法の他の一例の各工程の概略断面図である。
【図９】本発明による半導体装置の他の一例の概略断面図である。
【図１０】本発明による半導体装置の一例における他の回路素子の概略断面図である。
【図１１】本発明による半導体装置の一例における他の回路素子の概略断面図である。
【図１２】本発明による半導体装置の一例における他の回路素子の概略断面図である。
【図１３】本発明による半導体装置の一例における他の回路素子の概略断面図である。
【図１４】従来のバイポーラトランジスタを有する半導体装置の一製造工程図である。
【図１５】従来のバイポーラトランジスタを有する半導体装置の一製造工程図である。
【図１６】従来のバイポーラトランジスタを有する半導体装置の概略断面図である。
【符号の説明】
１・・・半導体基板、１２・・・半導体サブストレイト、１３・・・コレクタ領域、１４Ｂ・・・ベース半導体層、１４Ｅ，１４ｅ・・・エミッタ半導体層、１５・・・金属シリサイド層、１６・・・コレクタ埋込み領域、１７・・・分離絶縁層、１８・・・素子分離領域、１９・・・プラグイン領域、２０・・・コレクタ取出し領域、２１・・・コレクタ高濃度領域、２２・・・コレクタ動作領域、２３，２４，２５，２６・・・フォトレジスト層、２３Ｗ，２４Ｗ・・・開口、５１〜５４・・・第１〜第４の開口、２７・・・平坦化絶縁層、２８・・・コンタクト透孔、３１・・・第１の絶縁層、３２・・・第２の絶縁層、３３・・・シリサイド化阻止膜、７１・・・真性ベース領域、７２・・・ベース電極取出し領域、７３，７４・・・ウエル領域、７５ｓ・・・ソース領域、７５ｄ・・・ドレイン、７５・・・ゲート絶縁層、７６・・・ゲート電極（半導体層）、７７ｓ，７８ｓ・・・ソース領域、７７ｄ，７８ｄ・・・ドレイン領域、８０・・・半導体抵抗層、８１・・・開口、９１・・・電極半導体領域、９２・・・電極半導体層、９３・・・誘電体層、１００・・・半導体基板、１０１・・・半導体サブストレイト、１０２・・・半導体層、１０３・・・コレクタ埋込み領域、１０４・・・分離絶縁層、１０５・・・素子分離領域、１０６・・・プラグイン領域、１０７・・・コレクタ電極取出し領域、１０８・・・コレクタ領域、１０９・・・高濃度コレクタ領域、１１０・・・コレクタ部、１１１，１１３・・・絶縁層、１１１Ｗ，１１３Ｗ・・・開口、１１２・・・ベース半導体層、１１４・・・エミッタ半導体層、１１５・・・フォトレジスト層、１１６・・・金属シリサイド層、１１７・・・平坦化絶縁層、１１８・・・コンタクト透孔、１１９Ｃ・・・コレクタ電極、１１９Ｂ・・・ベース電極、１１９Ｅ・・・エミッタ電極、１２０・・・導電層、２９１・・・第１の電極、２９２・・・第２の電極
Claims (15)
- 半導体基板にバイポーラトランジスタが形成された半導体装置であって、
上記半導体基板上に、コレクタ領域が形成され、
上記半導体基板表面には、上記コレクタ領域上に第１の開口を有する第１の絶縁層が形成され、
ベース半導体層が上記第１の開口を通じて上記コレクタ領域と接して形成され、
該ベース半導体層は、その端縁が、上記第１の絶縁層上に延在するように上記第１の絶縁層上に跨がって形成され、
上記第１の絶縁層および上記ベース半導体層上に、エミッタ半導体層の接触部が形成された第２の開口と、ベース電極取り出し部が形成された第３の開口を有する第２の絶縁層が形成され、
上記第２の開口を通じて上記ベース半導体層に接し上記第２の絶縁層上に差し渡るエミッタ半導体層が形成され、
上記第３の開口は、上記第２の絶縁層の、上記ベース半導体層の端縁を覆う部分と上記エミッタ半導体層の下の部分に覆われた部分とを残して、上記ベース半導体層上に形成され、
上記第３の開口内の上記ベース半導体層の上記ベース電極取り出し部の表面に金属シリサイド層が形成されて成ることを特徴とする半導体装置。 - 上記エミッタ半導体層表面に金属シリサイド層が形成されて成ることを特徴とする請求項１に記載の半導体装置。
- 上記半導体基板にコレクタ取出し領域が形成され、該コレクタ取出し領域上の上記第１および第２の絶縁層に第４の開口が形成され、該第４の開口内に臨む上記コレクタ取出し領域表面に金属シリサイド層が形成されて成ることを特徴とする請求項１に記載の半導体装置。
- 上記半導体基板に、上記バイポーラトランジスタと他の半導体回路素子が形成され、上記金属シリサイド層が、上記他の半導体回路素子の電極取出し部にも形成されたことを特徴とする請求項１に記載の半導体装置。
- 上記他の半導体回路素子が、容量素子、抵抗素子、相補型電界効果トランジスタ、選択的拡散によるベースを有するトランジスタの少なくとも１つ以上であることを特徴とする請求項４に記載の半導体装置。
- 上記ベース半導体層がＳｉＧｅ層より成ることを特徴とする請求項１に記載の半導体装置。
- 半導体基板にバイポーラトランジスタが形成され金属シリサイド層の形成がなされる半導体装置の製造方法であって、
上記半導体基板にコレクタ領域を形成する工程と、
上記半導体基板の表面に第１の絶縁層を形成する工程と、
該第１の絶縁層の上記コレクタ領域上に第１の開口を形成する工程と、
該第１の開口を通じて上記コレクタ領域に接し上記第１の絶縁層上に差し渡るベース半導体層を形成する工程と、
上記第１の絶縁層および上記ベース半導体層上に第２の絶縁層を形成する工程と、
該第２の絶縁層の、上記ベース半導体層上のエミッタ領域の形成部に第２の開口を形成する工程と、
該第２の開口を通じて上記ベース半導体層に接し上記第２の絶縁層上に差し渡るエミッタ半導体層を形成する工程と、
上記第２の絶縁層の、上記ベース半導体層の端縁を覆う部分と上記エミッタ半導体層の下の部分とを残して上記ベース半導体層上に第３の開口を形成する工程と、
上記エミッタ領域表面と、上記第３の開口を通じて露出する上記ベース半導体層表面とに金属シリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 半導体基板にバイポーラトランジスタが形成され金属シリサイド層の形成がなされる半導体装置の製造方法であって、
上記半導体基板にコレクタ領域を形成する工程と、
コレクタ電極取出し領域を形成する工程と、
上記半導体基板の表面に第１の絶縁層を形成する工程と、
該第１の絶縁層の上記コレクタ領域上に第１の開口を形成する工程と、
該第１の開口を通じて上記コレクタ領域に接し上記第１の絶縁層上に差し渡るベース半導体層を形成する工程と、
上記第１の絶縁層および上記ベース半導体層上に第２の絶縁層を形成する工程と、
該第２の絶縁層の、上記ベース半導体層上のエミッタ領域の形成部に第２の開口を形成する工程と、
該第２の絶縁層の開口を通じて上記ベース半導体層に接し上記第２の絶縁層上に差し渡って最終的に形成されるエミッタ半導体層の大きさを含む面積を有し、かつ上記ベース半導体層の最終的に金属シリサイド層を形成する領域の外縁部位より内側に限定的にエミッタ半導体層を形成する工程と、
上記第２の絶縁層の、上記ベース半導体層の端縁を覆う部分と上記エミッタ半導体層の下の部分とを残して上記ベース半導体層上と上記コレクタ電極取出し領域上とに第３および第４の開口を形成する工程と、
上記エミッタ領域表面と、上記第３および第４の開口を通じて露出する上記ベース半導体層表面および上記コレクタ電極取出し領域上とに金属シリサイド層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 上記エミッタ半導体層は、少なくとも最終的に形成されるエミッタ領域形成部に不純物が導入されて成ることを特徴とする請求項７または８に記載の半導体装置の製造方法。
- 上記エミッタ半導体層は、該エミッタ半導体層の成膜時に不純物ドーピングがなされた半導体層より成ることを特徴とする請求項７または８に記載の半導体装置の製造方法。
- 上記バイポーラトランジスタを有する半導体装置の製造方法にあって、上記半導体基板に、上記バイポーラトランジスタと他の半導体回路素子とが形成され、該他の半導体回路素子の少なくとも一部の構成部を上記バイポーラトランジスタの上記工程と少なくとも一部と共通させて形成することを特徴とする請求項７、８、９、または１０に記載の半導体装置の製造方法。
- 上記他の半導体回路素子が、容量素子、抵抗素子、相補型電界効果トランジスタ、選択的拡散によるベースを有するトランジスタの少なくとも１つ以上であることを特徴とする請求項１１に記載の半導体装置の製造方法。
- 上記バイポーラトランジスタを有する半導体装置の製造方法において、
上記半導体基板に、上記バイポーラトランジスタと他の半導体回路素子とが形成され、
該他の半導体回路素子は、相補型電界効果トランジスタを有し、
該相補型電界効果トランジスタの少なくとも一方のソースおよびドレイン領域が、上記コレクタ電極取出し領域と同時に形成されたことを特徴とする請求項８に記載の半導体装置の製造方法。 - 上記エミッタ半導体層の形成工程後に、該エミッタ半導体層上に該エミッタ半導体層に対する金属シリサイド化を阻止する阻止膜の形成工程を有することを特徴とする請求項７または８に記載の半導体装置の製造方法。
- 上記ベース半導体層をＳｉＧｅ層より構成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
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Family Cites Families (24)
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|---|---|---|---|---|
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| JPS63211755A (ja) | 1987-02-27 | 1988-09-02 | Nec Corp | 半導体装置の製造方法 |
| JPS63217663A (ja) | 1987-03-06 | 1988-09-09 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH02150033A (ja) | 1988-11-30 | 1990-06-08 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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| US5882976A (en) * | 1997-10-01 | 1999-03-16 | National Semiconductor Corporation | Method of fabricating a self-aligned double polysilicon NPN transistor with poly etch stop |
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| US6004878A (en) | 1998-02-12 | 1999-12-21 | National Semiconductor Corporation | Method for silicide stringer removal in the fabrication of semiconductor integrated circuits |
| JP4131031B2 (ja) | 1998-03-17 | 2008-08-13 | ソニー株式会社 | 受光素子を有する半導体装置、光学ピックアップ装置、および受光素子を有する半導体装置の製造方法 |
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