JPH02150033A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH02150033A JPH02150033A JP30450388A JP30450388A JPH02150033A JP H02150033 A JPH02150033 A JP H02150033A JP 30450388 A JP30450388 A JP 30450388A JP 30450388 A JP30450388 A JP 30450388A JP H02150033 A JPH02150033 A JP H02150033A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
シリコン・ゲルマニウムをベース領域としたシリコン系
へテロバイポーラトランジスタの構造と製造方法に関し
、 外部ベース抵抗を低減させて、動作を高速化することを
目的とし、 構造は、−Ｓ電型シリコンからなるコレクタ層上に異種
導電型シリコンゲルマニウムからなるベース層と一導電
型シリコンからなるエミッタ層とが積層されてヘテロ接
合したヘテロバイポーラ半導体装置において、前記ベー
ス層のうち、ベース電極に接続する外部ベースが高融点
金属膜または高融点金属シリサイド膜との二重層になっ
てエミッタ層側部まで延在していることを特徴とする。
へテロバイポーラトランジスタの構造と製造方法に関し
、 外部ベース抵抗を低減させて、動作を高速化することを
目的とし、 構造は、−Ｓ電型シリコンからなるコレクタ層上に異種
導電型シリコンゲルマニウムからなるベース層と一導電
型シリコンからなるエミッタ層とが積層されてヘテロ接
合したヘテロバイポーラ半導体装置において、前記ベー
ス層のうち、ベース電極に接続する外部ベースが高融点
金属膜または高融点金属シリサイド膜との二重層になっ
てエミッタ層側部まで延在していることを特徴とする。
製造方法は、コレクタ層上のエミッタ層とベース層とを
メサ状に形成する第１の工程と、次いで、全面に被着し
た絶縁膜を垂直に異方性エツチングして、少なくともエ
ミッタ層側部に該絶縁膜を残存させる第２の工程と、 次いで、少な（とも外部ベースの露出面に高融点金属膜
または高融点金属シリサイド膜を被着し、線膜との二重
層からなる外部ベースを形成する第３の工程とが含まれ
てなることを特徴とする。
メサ状に形成する第１の工程と、次いで、全面に被着し
た絶縁膜を垂直に異方性エツチングして、少なくともエ
ミッタ層側部に該絶縁膜を残存させる第２の工程と、 次いで、少な（とも外部ベースの露出面に高融点金属膜
または高融点金属シリサイド膜を被着し、線膜との二重
層からなる外部ベースを形成する第３の工程とが含まれ
てなることを特徴とする。
［産業上の利用分野］
本発明は半導体装置およびその製造方法に係り、特にシ
リコン・ゲルマニウムをベースとしたシリコン系へテロ
バイポーラトランジスタの構造と製造方法に関する。
リコン・ゲルマニウムをベースとしたシリコン系へテロ
バイポーラトランジスタの構造と製造方法に関する。
［従来の技術］
最近、５ｉＧｅ （シリコンゲルマニウム）ヲベースに
したシリコン（Ｓｉ）系へテロ接合バイポーラトランジ
スタ（ＨＢＴ）が開発されており、これは電流駆動能力
の大きい高速素子として将来性が期待されているもので
ある。
したシリコン（Ｓｉ）系へテロ接合バイポーラトランジ
スタ（ＨＢＴ）が開発されており、これは電流駆動能力
の大きい高速素子として将来性が期待されているもので
ある。
第４図はその従来のシリコン系ＨＢＴの断面図を示し、
■はＳｔからなるｎ型コレクタ層、２は５ｉＧｅからな
るｐ型ヘース層、３はＳｉからなるｎ型エミッタ層、４
は５ｉＯｚ （酸化シリコン）Ｓからなる絶縁膜、
２Ｅはベース電極、 ３Ｂはエミッタ電極である。この
ような素子はコレクタ層１上にＭＢＥ（分子線エピタキ
シャル成長）法やラピッドサーマルエピタキシャル成長
法などによってベース層。
■はＳｔからなるｎ型コレクタ層、２は５ｉＧｅからな
るｐ型ヘース層、３はＳｉからなるｎ型エミッタ層、４
は５ｉＯｚ （酸化シリコン）Ｓからなる絶縁膜、
２Ｅはベース電極、 ３Ｂはエミッタ電極である。この
ような素子はコレクタ層１上にＭＢＥ（分子線エピタキ
シャル成長）法やラピッドサーマルエピタキシャル成長
法などによってベース層。
エミッタ層を成長してヘテロ接合した構造で、５ｉＧｅ
をベースにしているためにベースのバンドギャップが狭
くて高電流増幅率（ｈ ＦＥ）が得られ、従って、ベー
ス層には高濃度に不純物を含有させることもできてベー
ス抵抗を減少でき、−層の動作の高速化が図れるもので
、且つ、エミッタ層に異種不純物（ｐ型不純物）が含ま
れないためにｈＦＥを増大できて、しかも、低温動作も
可能な利点のある構造である。
をベースにしているためにベースのバンドギャップが狭
くて高電流増幅率（ｈ ＦＥ）が得られ、従って、ベー
ス層には高濃度に不純物を含有させることもできてベー
ス抵抗を減少でき、−層の動作の高速化が図れるもので
、且つ、エミッタ層に異種不純物（ｐ型不純物）が含ま
れないためにｈＦＥを増大できて、しかも、低温動作も
可能な利点のある構造である。
［発明が解決しようとする課題］
しかし、このような半導体素子はエミッタ層直下の内部
ベースから外部ベースを通ってベース電極に接続する構
造であるから、薄くて（膜厚１０００Å以下）長い外部
ベースになって高抵抗になり、その外部ベース抵抗の増
加によって高速化が阻害される欠点がある。
ベースから外部ベースを通ってベース電極に接続する構
造であるから、薄くて（膜厚１０００Å以下）長い外部
ベースになって高抵抗になり、その外部ベース抵抗の増
加によって高速化が阻害される欠点がある。
本発明はそのような欠点を除去し、ベース抵抗を低減さ
せて、動作を一層高速化することを目的とした構造と製
造方法を提案するものである。
せて、動作を一層高速化することを目的とした構造と製
造方法を提案するものである。
［課題を解決するための手段］
その課題は、第１図に示す実施例図のように、一導電型
シリコンからなるコレクタ層１１に異種導電型シリコン
ゲルマニウムからなるベース層１２と一導電型シリコン
からなるエミッタ層１３とが積層されてヘテロ接合した
ヘテロバイポーラ半導体装置において、前記ベース層の
うち、外部ベース２２が高融点金属膜または高融点金属
シリサイド膜１５（実施例ではタングステン（Ｗ）膜）
との二重層となってエミッタ層１３側部まで延在してい
る半導体装置によって解決される。
シリコンからなるコレクタ層１１に異種導電型シリコン
ゲルマニウムからなるベース層１２と一導電型シリコン
からなるエミッタ層１３とが積層されてヘテロ接合した
ヘテロバイポーラ半導体装置において、前記ベース層の
うち、外部ベース２２が高融点金属膜または高融点金属
シリサイド膜１５（実施例ではタングステン（Ｗ）膜）
との二重層となってエミッタ層１３側部まで延在してい
る半導体装置によって解決される。
製造方法は、コレクタ層上のエミッタ層とベース層とを
メサ状に形成する第１の工程と、次いで、全面に絶縁膜
を被着し、垂直に異方性エツチングして、少なくともエ
ミッタ層側部に該絶縁膜を残存させる第２の工程と、 次いで、少なくとも外部ベースの露出面に高融点金属膜
または高融点金属シリサイド膜を被着し、線膜との二重
層からなる外部ベースを形成する第３の工程とが含まれ
ることを特徴とする。
メサ状に形成する第１の工程と、次いで、全面に絶縁膜
を被着し、垂直に異方性エツチングして、少なくともエ
ミッタ層側部に該絶縁膜を残存させる第２の工程と、 次いで、少なくとも外部ベースの露出面に高融点金属膜
または高融点金属シリサイド膜を被着し、線膜との二重
層からなる外部ベースを形成する第３の工程とが含まれ
ることを特徴とする。
〔作用］
即ち、本発明は、外部ベースを高融点金属膜または高融
点金属シリサイド膜との二重層として工ミッタ層側部ま
で延在させ、外部ベース抵抗を減少させて一層高速化す
るものである。
点金属シリサイド膜との二重層として工ミッタ層側部ま
で延在させ、外部ベース抵抗を減少させて一層高速化す
るものである。
その外部ベースと高融点金属膜または高融点金属シリサ
イド膜との二重層をエミッタ層側部まで延在させる方法
として、全面に絶縁膜を被着し、垂直に異方性エツチン
グしてメサ状のエミッタ層側部にのみ絶縁膜厚の厚さを
残存させる製造方法を用いる。
イド膜との二重層をエミッタ層側部まで延在させる方法
として、全面に絶縁膜を被着し、垂直に異方性エツチン
グしてメサ状のエミッタ層側部にのみ絶縁膜厚の厚さを
残存させる製造方法を用いる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるＳｔ系ＨＢＴの断面図を示して
おり、１０はｎ型シリコン基板、１１はＳｔからなるｎ
”型コレクタ層、１２は５ｉＧｅからなるｐ型ベース層
、１３はＳｉからなるｎ型エミッタ層、１４はＳｉＯ２
膜からなる絶縁膜、１５はＷ膜、２１は内部ベース、２
２は外部ベース、 １２Ｂはベース電極、１３Ｅはエミ
ッタ電極である。
おり、１０はｎ型シリコン基板、１１はＳｔからなるｎ
”型コレクタ層、１２は５ｉＧｅからなるｐ型ベース層
、１３はＳｉからなるｎ型エミッタ層、１４はＳｉＯ２
膜からなる絶縁膜、１５はＷ膜、２１は内部ベース、２
２は外部ベース、 １２Ｂはベース電極、１３Ｅはエミ
ッタ電極である。
このような構造は前記した利点に加えて外部ベース抵抗
が低減されるために一層高速化される効果があり、その
外部ベースに積層する高融点金属膜または高融点金属シ
リサイド膜（Ｗ膜など）はエミッタ層側部に残存させた
絶縁膜の膜厚のみの間隔になり、極めてエミッタベース
接合部分に近接させた状態となり、外部ベース抵抗を著
しく低減できるものである。
が低減されるために一層高速化される効果があり、その
外部ベースに積層する高融点金属膜または高融点金属シ
リサイド膜（Ｗ膜など）はエミッタ層側部に残存させた
絶縁膜の膜厚のみの間隔になり、極めてエミッタベース
接合部分に近接させた状態となり、外部ベース抵抗を著
しく低減できるものである。
次に、第２図（ａｌ〜＋ｄ）は本発明にかかる第１図の
半導体装置の製造方法の工程順断面図である。その概要
を説明すると、 第２図ｆａ）参照；まず、ＭＢＥ法などによってｎ型シ
リコン基板１０上にｎ−型コレクタ層１１（膜厚１μｍ
）、不純物濃度１０１ａ〜１０”／ｃｍ’のｐ型ベース
層１２（膜厚７００人）、不純物濃度１０１９〜１０２
／ ａｍ ’のｎ型エミッタ層１３（膜厚１５００人）
を順次にエピタキシャル成長してヘテロ接合を形成する
。
半導体装置の製造方法の工程順断面図である。その概要
を説明すると、 第２図ｆａ）参照；まず、ＭＢＥ法などによってｎ型シ
リコン基板１０上にｎ−型コレクタ層１１（膜厚１μｍ
）、不純物濃度１０１ａ〜１０”／ｃｍ’のｐ型ベース
層１２（膜厚７００人）、不純物濃度１０１９〜１０２
／ ａｍ ’のｎ型エミッタ層１３（膜厚１５００人）
を順次にエピタキシャル成長してヘテロ接合を形成する
。
第２図（ｂ）参照；次いで、リソグラフィ技術を用いて
、塩素系ガスを反応ガスとしてリアクティブイオンエツ
チング（ＲｒＥ）してベース層１２をメサ状にエツチン
グし、更に、再度リソグラフィ技術を用いてベース層上
のエミッタ層１３をメサエンチングする。
、塩素系ガスを反応ガスとしてリアクティブイオンエツ
チング（ＲｒＥ）してベース層１２をメサ状にエツチン
グし、更に、再度リソグラフィ技術を用いてベース層上
のエミッタ層１３をメサエンチングする。
第２図（Ｃ）参照；次いで、その上面にＣＶＤ法によっ
てＳｉｎ、膜１６（膜厚２０００人；絶縁膜）を被着し
、それを弗素系ガスを反応ガスとしてＲｒＥ法で垂直に
エツチングすると、エミッタ層およびベース層の側部に
のみＳｉＯ□膜１６全１６させることができる。
てＳｉｎ、膜１６（膜厚２０００人；絶縁膜）を被着し
、それを弗素系ガスを反応ガスとしてＲｒＥ法で垂直に
エツチングすると、エミッタ層およびベース層の側部に
のみＳｉＯ□膜１６全１６させることができる。
第２図ｆｄ）参照：次いで、コレクタ層１１の露出部を
他の５ｉＯｔ膜１７で被覆した後、Ｗ膜１５（膜厚５０
０人）を外部ベース２２およびエミッタ層１３上に選択
成長させる。この選択成長は半導体層上にＷ膜１５が成
長して、ＳｉＯ□ｉＯ□は成長しない公知の選択成長法
で、それは塩素系ガスを混合して、ＷＦ、を分解成長さ
せる方法である。
他の５ｉＯｔ膜１７で被覆した後、Ｗ膜１５（膜厚５０
０人）を外部ベース２２およびエミッタ層１３上に選択
成長させる。この選択成長は半導体層上にＷ膜１５が成
長して、ＳｉＯ□ｉＯ□は成長しない公知の選択成長法
で、それは塩素系ガスを混合して、ＷＦ、を分解成長さ
せる方法である。
しかる後、ＳｉＯ□膜１４膜部４５ｉＯｚ膜１６．１７
はこの５ｉｎｚ膜に含む）を被着し、これをリソグラフ
ィ技術を用いて電極窓を窓あけし、ベース電極１２Ｅお
よびエミッタ電極１３Ｅを形成して、第１図のように完
成させる。上記の本発明にかかる製造方法はエミッタ電
極にもＷ膜を介在させて低抵抗化しているが、その特徴
は外部ベースとＷ膜との二重層からなる外部ベース（ベ
ース引出し電極）を膜厚２０００人の絶縁膜を介してエ
ミッタ層まで近接させている点にあり、そのために、外
部ベース抵抗が減少して動作の高速化が図れるものであ
る。
はこの５ｉｎｚ膜に含む）を被着し、これをリソグラフ
ィ技術を用いて電極窓を窓あけし、ベース電極１２Ｅお
よびエミッタ電極１３Ｅを形成して、第１図のように完
成させる。上記の本発明にかかる製造方法はエミッタ電
極にもＷ膜を介在させて低抵抗化しているが、その特徴
は外部ベースとＷ膜との二重層からなる外部ベース（ベ
ース引出し電極）を膜厚２０００人の絶縁膜を介してエ
ミッタ層まで近接させている点にあり、そのために、外
部ベース抵抗が減少して動作の高速化が図れるものであ
る。
次に、第３図（ａｌ〜（ｅ）は本発明にかかる他の半導
体装置の製造方法の工程順断面図で、本例はフィールド
絶縁膜を設けた構造例である。
体装置の製造方法の工程順断面図で、本例はフィールド
絶縁膜を設けた構造例である。
第３図（ａ）参照；本図はｎ型シリコン基板３０にｎ“
型埋段層３１．ｎ＋型コレクタコンタクト層３２゜ｎ−
型コレクタ層３３．Ｕ溝分離帯３４．フィールド絶縁膜
３５を既に形成し、次いで、第２図に示す実施例と同様
に、ｎ−型Ｓｉからなるコレクタ層３３上にｐ型５ｉＧ
ｅからなるベース層３６．ｎ型Ｓｔからなるエミッタ層
３７を順次にエピタキシャル成長し、更に、ＲｒＥ法に
よってベース層３７をメサ状にエツチングした後、ベー
ス層上のエミッタＪＷ３７をメサエッチングした工程断
面図である。且つ、本実施例では、ベース層３６はフィ
ールド絶縁膜３５上に外部ベースが形成されるために、
外部ベースが多結晶シリコンになり、コレクタ層３３に
接した内部ベースのみ単結晶シリコン層に形成される状
態になる。
型埋段層３１．ｎ＋型コレクタコンタクト層３２゜ｎ−
型コレクタ層３３．Ｕ溝分離帯３４．フィールド絶縁膜
３５を既に形成し、次いで、第２図に示す実施例と同様
に、ｎ−型Ｓｉからなるコレクタ層３３上にｐ型５ｉＧ
ｅからなるベース層３６．ｎ型Ｓｔからなるエミッタ層
３７を順次にエピタキシャル成長し、更に、ＲｒＥ法に
よってベース層３７をメサ状にエツチングした後、ベー
ス層上のエミッタＪＷ３７をメサエッチングした工程断
面図である。且つ、本実施例では、ベース層３６はフィ
ールド絶縁膜３５上に外部ベースが形成されるために、
外部ベースが多結晶シリコンになり、コレクタ層３３に
接した内部ベースのみ単結晶シリコン層に形成される状
態になる。
第３図（ｂ）参照；次いで、全面に５ｉ０２膜３８（膜
厚２０００人）をＣＶＤ法によって被着する。
厚２０００人）をＣＶＤ法によって被着する。
第３図（Ｃ）参照；次いで、弗素系ガスを用いてＲＩＥ
法により垂直にエツチングして、エミッタ層およびベー
ス層の側部にのみＳｉｎ、膜３８を残存させる。なお、
本例は前記第２図（Ｃ）工程を第３図（ｂ）。
法により垂直にエツチングして、エミッタ層およびベー
ス層の側部にのみＳｉｎ、膜３８を残存させる。なお、
本例は前記第２図（Ｃ）工程を第３図（ｂ）。
（Ｃ）の両工程に別けて説明したものである。
第３図（ｄ）参照；次イテ、Ｗ膜３９（膜厚５００人）
をベース層３６の外部ベース、エミッタ層３７およびコ
レクタコンタクト層３２上に選択成長させる。即ち、フ
ィールド絶縁膜３５上にＷ膜３９が被着しない選択成長
法を用いる。
をベース層３６の外部ベース、エミッタ層３７およびコ
レクタコンタクト層３２上に選択成長させる。即ち、フ
ィールド絶縁膜３５上にＷ膜３９が被着しない選択成長
法を用いる。
第３図＋８１参照；次いで、Ｓｉｎｇ膜４０膜部０Ｓｉ
Ｏ２膜３８はこの膜に含む）を被着し、これに電極窓を
窓あけし、ベース電極３６Ｅ、エミッタ電極３７Ｅおよ
びコレクタコンタクト電極３２Ｅを形成して、第１図の
ように完成させる。このような本発明にかかる製造方法
も同様に、エミッタ電極、コレクタコンタクト電極にも
Ｗ膜を介在させて低抵抗化しているが、その特徴は外部
ベースとＷ膜との二重層からなる外部ベース（ベース引
出し電極）を膜厚２０００人の絶縁膜（ＳｉＯｚ膜３８
）を介してエミッタ層まで近接させており、外部ベース
抵抗が減少して動作の高速化を図ったものである。
Ｏ２膜３８はこの膜に含む）を被着し、これに電極窓を
窓あけし、ベース電極３６Ｅ、エミッタ電極３７Ｅおよ
びコレクタコンタクト電極３２Ｅを形成して、第１図の
ように完成させる。このような本発明にかかる製造方法
も同様に、エミッタ電極、コレクタコンタクト電極にも
Ｗ膜を介在させて低抵抗化しているが、その特徴は外部
ベースとＷ膜との二重層からなる外部ベース（ベース引
出し電極）を膜厚２０００人の絶縁膜（ＳｉＯｚ膜３８
）を介してエミッタ層まで近接させており、外部ベース
抵抗が減少して動作の高速化を図ったものである。
なお、上記した実施例は高融点金属膜としてタングステ
ン（Ｗ）膜を用いたが、その代わりにモリブデン（Ｍｏ
）膜や白金（Ｐｔ）膜でも良く、また、タングステンシ
リサイド（Ｗ Ｓ ｉ ２ ）膜や白金シリサイド（Ｐ
ｔＳｉｚ）膜などの高融点金属シリサイド膜を形成して
も良い。
ン（Ｗ）膜を用いたが、その代わりにモリブデン（Ｍｏ
）膜や白金（Ｐｔ）膜でも良く、また、タングステンシ
リサイド（Ｗ Ｓ ｉ ２ ）膜や白金シリサイド（Ｐ
ｔＳｉｚ）膜などの高融点金属シリサイド膜を形成して
も良い。
［発明の効果］
以上の説明から明らかなように、本発明にかかる半導体
装置とその製造方法によれば、外部ベースが高融点金属
膜または高融点金属シリサイド膜を併設した二重層から
なり、しかも、エミッタ層に近接して作成されているた
めに外部ベース抵抗が減少して、Ｓｉ系ＨＢＴを一層高
速化して、その性能向上に大きく貢献するものである。
装置とその製造方法によれば、外部ベースが高融点金属
膜または高融点金属シリサイド膜を併設した二重層から
なり、しかも、エミッタ層に近接して作成されているた
めに外部ベース抵抗が減少して、Ｓｉ系ＨＢＴを一層高
速化して、その性能向上に大きく貢献するものである。
第１図は本発明にかかるＳｉ系ＨＢＴの断面図、第２図
（ａｌ〜（ｄｌは本発明にかかる製造方法の工程順断面
図、 第３図（ａｌ〜（ｅ）は本発明にかかる他の製造方法の
工程順断面図、 第４図は従来のＳｉ系ＨＢＴの断面図である。 図において、 １０はｎ型シリコン基板、 １１、３３はＳｉからなるｎ−型コレクタ層、１２、３
６は５ｉＧｅからなるｐ型ベース層、１３、３７はＳｉ
からなるｎ型エミッタ層、１４、１６．１７．３８．４
０は５ｉＯ７膜（絶縁膜）、１５、３９はタングステン
（Ｗ）膜、 ２１は内部ベース、 ２２は外部ベース、 １２Ｅ 、 ３６Ｅはベース電極、 １３Ｅ 、 ３７Ｅはエミッタ電極、 ３２Ｅはコレクタコンタクト’ＱｔＦｉを示している。
（ａｌ〜（ｄｌは本発明にかかる製造方法の工程順断面
図、 第３図（ａｌ〜（ｅ）は本発明にかかる他の製造方法の
工程順断面図、 第４図は従来のＳｉ系ＨＢＴの断面図である。 図において、 １０はｎ型シリコン基板、 １１、３３はＳｉからなるｎ−型コレクタ層、１２、３
６は５ｉＧｅからなるｐ型ベース層、１３、３７はＳｉ
からなるｎ型エミッタ層、１４、１６．１７．３８．４
０は５ｉＯ７膜（絶縁膜）、１５、３９はタングステン
（Ｗ）膜、 ２１は内部ベース、 ２２は外部ベース、 １２Ｅ 、 ３６Ｅはベース電極、 １３Ｅ 、 ３７Ｅはエミッタ電極、 ３２Ｅはコレクタコンタクト’ＱｔＦｉを示している。
Claims (2)
- （１）一導電型シリコンからなるコレクタ層上に異種導
電型シリコンゲルマニウムからなるベース層と一導電型
シリコンからなるエミッタ層とが積層されてヘテロ接合
したヘテロバイポーラ半導体装置において、前記ベース
層のうち、ベース電極に接続する外部ベースが高融点金
属膜または高融点金属シリサイド膜との二重層になつて
エミッタ層側部まで延在していることを特徴とする半導
体装置。 - （２）一導電型シリコンからなるコレクタ層上に異種導
電型シリコンゲルマニウムからなるベース層と一導電型
シリコンからなるエミッタ層とを積層してヘテロ接合し
、該エミッタ層とベース層とをメサ状に形成する第１の
工程と、 次いで、全面に絶縁膜を被着した後、垂直に異方性エッ
チングして、少なくともエミッタ層側部に該絶縁膜を残
存させ、平面上の絶縁膜はエッチング除去する第２の工
程と、 次いで、少なくとも外部ベースの露出面に高融点金属膜
または高融点金属シリサイド膜を被着し、該高融点金属
膜または高融点金属シリサイド膜との二重層からなる外
部ベースを形成する第３の工程とが含まれてなることを
特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30450388A JPH02150033A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置およびその製造方法 |
| EP89122002A EP0375965A1 (en) | 1988-11-30 | 1989-11-29 | Heterojunction bipolar transistor and method of producing the same |
| KR8917583A KR930004721B1 (en) | 1988-11-30 | 1989-11-30 | Hetero junction bipolar transistor and its manufacturing method |
| US07/704,721 US5198689A (en) | 1988-11-30 | 1991-05-20 | Heterojunction bipolar transistor |
| US07/986,294 US5346840A (en) | 1988-11-30 | 1992-12-07 | Method of producing heterojunction bipolar transistor having narrow band gap base type |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30450388A JPH02150033A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02150033A true JPH02150033A (ja) | 1990-06-08 |
Family
ID=17933818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30450388A Pending JPH02150033A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0375965A1 (ja) |
| JP (1) | JPH02150033A (ja) |
| KR (1) | KR930004721B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064417B2 (en) | 2001-08-28 | 2006-06-20 | Sony Corporation | Semiconductor device including a bipolar transistor |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209833A (ja) * | 1989-12-01 | 1991-09-12 | Hewlett Packard Co <Hp> | 先進的エピタキシャル堆積技術を利用したＳｉ／ＳｉＧｅ異種接合バイポーラトランジスタ及びその製造方法 |
| US5202284A (en) * | 1989-12-01 | 1993-04-13 | Hewlett-Packard Company | Selective and non-selective deposition of Si1-x Gex on a Si subsrate that is partially masked with SiO2 |
| US5252143A (en) * | 1990-10-15 | 1993-10-12 | Hewlett-Packard Company | Bipolar transistor structure with reduced collector-to-substrate capacitance |
| EP0481202A1 (en) * | 1990-10-15 | 1992-04-22 | Hewlett-Packard Company | Transistor structure with reduced collector-to-substrate capacitance |
| DE4301333C2 (de) * | 1993-01-20 | 2003-05-15 | Daimler Chrysler Ag | Verfahren zur Herstellung von Silizium-Germanium-Heterobipolartransistoren |
| DE4417916A1 (de) * | 1994-05-24 | 1995-11-30 | Telefunken Microelectron | Verfahren zur Herstellung eines Bipolartransistors |
| JPH08115921A (ja) * | 1994-10-17 | 1996-05-07 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタ，及びその製造方法 |
| DE4445346C2 (de) * | 1994-12-19 | 2001-08-23 | Korea Electronics Telecomm | Verfahren zur Herstellung eines Heteroübergang-Bipolartransistors |
| DE10308870B4 (de) * | 2003-02-28 | 2006-07-27 | Austriamicrosystems Ag | Bipolartransistor mit verbessertem Basis-Emitter-Übergang und Verfahren zur Herstellung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8708926D0 (en) * | 1987-04-14 | 1987-05-20 | British Telecomm | Bipolar transistor |
-
1988
- 1988-11-30 JP JP30450388A patent/JPH02150033A/ja active Pending
-
1989
- 1989-11-29 EP EP89122002A patent/EP0375965A1/en not_active Withdrawn
- 1989-11-30 KR KR8917583A patent/KR930004721B1/ko active IP Right Grant
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064417B2 (en) | 2001-08-28 | 2006-06-20 | Sony Corporation | Semiconductor device including a bipolar transistor |
| KR100910118B1 (ko) * | 2001-08-28 | 2009-08-03 | 소니 가부시끼 가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930004721B1 (en) | 1993-06-03 |
| EP0375965A1 (en) | 1990-07-04 |
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