JP3125574B2

JP3125574B2 - 化合物半導体装置の製造方法

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Publication number: JP3125574B2
Application number: JP06082217A
Authority: JP
Inventors: 通久河野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-03-29
Filing date: 1994-03-29
Publication date: 2001-01-22
Anticipated expiration: 2016-01-22
Also published as: JPH07273318A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、化合物半導体装置の製
造方法に関し、特に、電界効果トランジスタを含む半導
体装置の製造方法に関する。

【０００２】

【従来の技術】GaAs等の化合物半導体を用いた電界効果
トランジスタは、化合物半導体中の電子移動度がSi内の
それの５倍程度と大きく、かつドリフト速度も大きいた
め、高速・高周波化に適したデバイスとして重要視され
ている。特に、ヘテロ接合界面に２次元電子ガスを形成
し、その電子濃度を制御電極（ゲート電極）に印加され
た電圧によって制御して、制御電極を挟んで形成された
一対のオーミック電極（ソース電極、ドレイン電極）間
の電流を制御するトランジスタは、高利得、低消費電
力、低ノイズのデバイスとして盛んに研究開発が進めら
れている。

【０００３】この種電界効果トランジスタにおいて、ソ
ース電極とゲート電極間の直列抵抗Ｒｓは、ゲート電極
とそれに隣接する高濃度半導体層との距離が大きいほど
増大する。そして、素子の性能を決める相互コンダクタ
ンスｇmを向上させるためには、Ｒｓは極力小さいこと
が望ましく、そのためゲート電極と高濃度半導体層との
間の距離を小さくすることが求められている。

【０００４】また、ゲート電極と高濃度半導体層は、側
面での接触面積を極力小さくする必要がある。それは、
ゲートリーク電流の発生及びこれによる論理回路の動作
余裕度の低下を防止するために必要なことである。

【０００５】この種半導体装置の製造方法としては、例
えば「電子通信学会論文集電子デバイス89−133、29
頁」に記載された方法が知られている。(以下この方法
を“第１の従来法”という。)この第１の従来法につい
て図４を参照して説明する。なお、図４は、第１の従来
法を説明する図であって、工程Ａ〜Ｄよりなる工程順断
面図である。

【０００６】第１の従来法では、まず、半絶縁性半導体
基板(図示せず)上に、高純度GaAs層12、ｎ型AlGaAs電子
供給層13、ｎ型GaAsコンタクト層14をこの順にエピタキ
シャル成長させ、その上にシリコン酸化膜15を形成した
後、シリコン酸化膜15に、後に形成されるゲート電極の
形状の開口を形成する(図４工程Ａ)。高純度GaAs層12
の、ｎ型AlGaAs電子供給層13とのヘテロ接合の近傍には
２次元電子ガス16が形成される。

【０００７】次いで、等方性結晶選択ドライエッチング
法によりｎ型GaAsコンタクト層14をエッチングしてAlGa
As電子供給層13の表面を一部露出させる(図４工程Ｂ)。
次に、金属膜17(17ａ)を被着し(図４工程Ｃ)、シリコン
酸化膜15と共にリフトオフしてゲート電極17ａを形成す
る。その後、ｎ型GaAsコンタクト層14上にソース電極1
8、ドレイン電極19を形成して第１の従来法による電界
効果トランジスタの製造を完了する(図４工程Ｄ)。

【０００８】他の電界効果トランジスタの形成方法とし
て、ダミーゲートを用いてその両側に選択成長層を形成
する、特開平2−237041号公報に記載された手法が知ら
れている。(以下この手法を“第２の従来法”という。)
この第２の従来法について、図５を参照して説明する。
なお、図５は、第２の従来法を説明する図であって、工
程Ａ〜Ｄよりなる工程順断面図である。

【０００９】第２の従来法では、まず、半絶縁性半導体
基板20の表面に活性層を形成するためにｎ型ドーパント
のイオン注入を行って、イオン注入活性層21を形成した
後、低圧気相成長(LPCVD)法によりシリコン酸化膜22を4
000オングストロームの膜厚に形成する。その上にフォ
トリソグラフィ法を適用してダミーゲート形成領域上に
フォトレジスト膜23を形成し、これをマスクにウエット
エッチング法によりシリコン酸化膜22を4500オングスト
ローム相当分エッチングする。これによりフォトレジス
ト膜23の下に両側からサイドエッチが4500オングストロ
ーム相当分入り、酸化膜による台形状のダミーゲート22
ａが形成される(図５工程Ａ)。

【００１０】次に、フォトレジスト膜23を除去し、ダミ
ーゲート22ａを利用したセルフアラインプロセスにより
ｎ型ドーパントのイオン注入を行って、イオン注入コン
タクト層24を形成する。その後、キャップレスアニール
を実施し、イオン注入コンタクト層24上にGaAsを有機金
属気相成長法により8000オングストロームの膜厚に選択
的に成長させると、逆台形状のｎ型GaAs層25が形成され
る。次に、シリコン酸化膜22、ダミーゲート22ａをエッ
チング除去し、Ａｌを2000オングストローム程度の厚さ
に蒸着すると、ｎ型GaAs層25に挟まれた活性層21上にゲ
ート電極26ａが、他の領域上にＡｌ層26が形成される
(図５工程Ｂ)。

【００１１】次に、気相成長法によりシリコン酸化膜27
を2000オングストロームの膜厚に形成し、リアクティブ
イオンエッチング法により全面的にエッチバックしてＡ
ｌ層26の表面を露出させる(図５工程Ｃ)。

【００１２】次いで、ホットリン酸による処理を行って
露出したＡｌ層26を除去し、続いてフッ酸によりシリコ
ン酸化膜27を除去し、その後、新たに膜厚2000オングス
トロームのシリコン酸化膜28を形成する。フォトレジス
ト膜によってマスクを形成した後、フッ酸にて処理を行
ってｎ型GaAs層25の表面の電極形成領域を露出させ、最
後に、オーミック金属を蒸着し、フォトリソグラフィ法
によりこれをパターニングしてソース電極29、ドレイン
電極30を形成する(図５工程Ｄ)。

【００１３】

【発明が解決しようとする課題】前述の「電子通信学会
論文集」に記載された第１の従来法では、図４工程Ｂに
示したゲート電極形成のための等方性結晶選択エッチン
グ工程において、GaAsコンタクト層14とゲート電極17ａ
との重なりを避けるために、開口部のAlGaAs電子供給層
13が露出した後もしばらくの間、いわゆるオーバエッチ
ングを行って、GaAsコンタクト層14をサイドエッチング
する。

【００１４】この場合、GaAsコンタクト層14の膜厚が厚
くなるほど、このコンタクト層と後に形成されるゲート
電極の加工精度が落ちるため、サイドエッチング量は増
加する。而して、GaAsコンタクト層14の膜厚は、直列抵
抗Ｒｓ低減のために500オングストローム以上は必要で
あり、Ｒｓ低減のためにこの膜厚を増加させた場合には
ゲート電極とGaAsコンタクト層間の距離が長くなるた
め、Ｒｓは却って増加する。また、この第１の従来法で
は、GaAsコンタクト層14のサイドエッチング量のばらつ
きが200オングストローム以上となるため、相互コンダ
クタンスｇm等の素子特性のばらつきが大きくなる。

【００１５】一方、特開平2−237041号公報に記載され
た第２の従来法では、ゲート電極26ａとコンタクト層
(ｎ型GaAs層25)との距離は、ｎ型GaAs層25の選択成長前
に形成するダミーゲート22ａのサイドエッチング量で決
まる(図５参照)。この場合、エッチングはウエット法で
あるため、サイドエッチング量はシリコン酸化膜22の膜
厚と同程度の4000オングストローム程度となる。

【００１６】従って、この第２の従来法においても直列
抵抗Ｒｓを十分に低減化することができず、相互コンダ
クタンスｇmを大きくすることができなかった。また、
この第２の従来法では、ダミーゲートがウエット法によ
って形成されるため、その寸法のばらつきが大きく、そ
の結果としてゲート電極とコンタクト層との距離のばら
つきが大きくなり、Ｒｓ値の再現性が低かった。

【００１７】本発明は、これらの点に鑑み成されたもの
であって、その第１の目的は、ゲート電極とGaAsコンタ
クト層との距離を極力小さくすることであり、そのこと
により、ソース−ゲート間の直列抵抗Ｒｓを低減化して
相互コンダクタンスｇmの向上を図ることである。ま
た、本発明の第２の目的は、ゲート電極とGaAsコンタク
ト層との距離のばらつきを少なくして、素子特性のばら
つきを抑え再現性を向上させることである。

【００１８】

【課題を解決するための手段】上記目的を達成するため
の本発明による化合物半導体装置の製造方法は、・ダミーゲートを半導体活性層の(100)面上にそのゲー
ト長方向が(0−1−1)［記号“−”はその直後の数字上
に上線が引かれていることを示す］面と直交するように
形成し、・半導体活性層上に形成されたダミーゲートをマスクと
して高不純物濃度ＧａＡｓを成長させ、・ダミーゲートを除去した後、そこにゲート電極を形成
すること、を特徴としている。

【００１９】そして、本発明による化合物半導体装置の
製造方法は、特に、ダミーゲートの形成を特定するこ
と、つまり、前記したとおり、「ダミーゲートを半導体
活性層の(100)面上にそのゲート長方向が(0−1−1)［記
号“−”はその直後の数字上に上線が引かれていること
を示す］面と直交するように形成すること」を特徴と
し、このダミーゲートをマスクとして高不純物濃度ｎ型
ＧａＡｓ層を形成することにより、該高不純物濃度ｎ型
ＧａＡｓ層は、そのダミーゲート寄りの端面が上に向か
って該ダミーゲートから離れる形状に形成することがで
きるため、つまり、ゲート電極に隣接ないし近接して一
対の高不純物濃度ｎ型ＧａＡｓ層が、上に向かってゲー
ト電極から離れる形状に形成できるため、ゲート電極と
ソース、ドレイン間のリーク電流を抑制することがで
き、半導体装置の信頼性を向上させることができる。

【００２０】即ち、本発明の化合物半導体装置の製造方
法は、「(1) 半導体活性層上に形成すべきゲート電極の形状に
絶縁物からなるダミーゲートを形成する工程であって、
前記ダミーゲートは前記半導体活性層の(100)面上にそ
のゲート長方向が(0−1−1)(記号“−”はその直後の数
字上に上線が引かれていることを示す)面と直交するよ
うに形成する工程、 (2) 前記半導体活性層上に前記ダミーゲートをマスクと
してＧａＡｓを成長させ高不純物濃度ｎ型ＧａＡｓ層を
形成する工程、 (3) 前記高不純物濃度ｎ型ＧａＡｓ層上に前記ダミーゲ
ートをマスクとして該ダミーゲートとは異なる材料から
なる絶縁膜を成長させる工程、 (4) 前記ダミーゲートをエッチング除去する工程、 (5) 前記絶縁膜の側壁に側壁膜を形成する工程、 (6) 金属膜を堆積し、これをパターニングしてゲート電
極を形成する工程、を含み、前記高不純物濃度ｎ型Ｇａ
Ａｓ層は、そのダミーゲート寄りの端面が上に向かって
該ダミーゲートから離れる形状に形成されることを特徴
とする化合物半導体装置の製造方法。」を要旨とする。

【００２１】

【作用】本発明による製造方法では、前記したように、
特定の手段(工程)で形成されたダミーゲートをマスクと
してコンタクト層となる高不純物濃度ｎ型ＧａＡｓ層を
成長させ、そのダミーゲートのあった個所にゲート電極
を形成しているため、ゲート電極をコンタクト層にセル
フアラインさせて形成することができ、ソースコンタク
ト層とゲート電極間の距離を高い精度でゼロに近づける
ことができる。そして、ゲート電極とコンタクト層との
間の距離はサイドエッチング量により規定されるもので
はないので、ゲート長のばらつきを極めて低く抑えるこ
とができる。

【００２２】実際、本発明により、ゲート電極からコン
タクト層まで距離を0.002μｍ以下に、またそのばらつ
き(最大値)を0.04μｍから0.001μｍにまでさげること
ができた。また、ゲート長Ｌｇのばらつき(最大値)を0.
05μｍから0.01μｍ以下とすることができた。

【００２３】さらに、半導体結晶方位に対してゲート長
方向を選択することにより、コンタクト層を上に向かっ
てゲート電極から離れる構造に形成することができるた
め、ゲート電極とソース、ドレインとの間のリーク電流
を抑制することができ半導体装置の信頼性を向上させる
ことができる。また、コンタクト層を厚くすることによ
ってゲート電極の精度低下等の不都合が生じることがな
いので、これを十分に厚く形成することができ、この面
においてもＲｓを低下させることができる。

【００２４】

【実施例】次に、本発明の参考例および実施例について
図１〜図３を参照して説明する。なお、図１及び図２は
本発明の参考例を、図３は実施例を説明するための図で
ある。

【００２５】（参考例）図１は、本発明の参考例を示す電界効果トランジスタの
断面図である。本参考例では、図１に示すように、半絶
縁性GaAs基板１の(100)面上に、高純度GaAsバッファ層
２、ｎ型AlGaAs電子供給層３及びｎ型GaAsコンタクト層
４がこの順に積層されている。ｎ型AlGaAs電子供給層３
におけるAlAsの組成比は0.25である。高純度GaAsバッフ
ァ層２とｎ型AlGaAs電子供給層３とによって形成される
へテロ接合に隣接した、電子親和力の大なる高純度GaAs
バッファ層２側の部分に電子の蓄積が生じ、２次元電子
ガス５が形成される。

【００２６】ｎ型AlGaAs電子供給層３上に、これとショ
ットキー接合を形成するWSiからなるゲート電極６が設
けられている。ここで、ゲート電極６は、電子の走行方
向が(0−1−1)(ここで、記号“−”は、その直後の数字
上に上線が引かれていることを示す、以下同じ)面に垂
直になる向きに形成されている。ゲート電極長は、低消
費電力で高速動作ができるように、0.4μｍに形成され
ている。

【００２７】ゲート電極６の両側には、膜厚1000オング
ストロームのｎ型GaAsコンタクト層４が形成されてい
る。ｎ型GaAsコンタクト層４は、底面でゲート電極６に
隣接しており、上に行くほどゲート電極との距離が離れ
る順テーパ形状に形成されている。その傾斜面は水平面
と125°16′の角度をなしており、ｎ型GaAsコンタクト
層４の最上部ではゲート電極との距離は600オングスト
ローム程度となっている。

【００２８】このゲートの両側に分離されて形成された
ｎ型GaAsコンタクト層４上にはシリコン窒化膜７が堆積
されており、このシリコン窒化膜には窓明けがなされ、
その窓明け部にはｎ型GaAsコンタクト層にオーミック接
触するAuGeNiからなるソース電極８及びドレイン電極９
が形成されている。これらの電極は、熱処理によってコ
ンタクト層４とその一部が合金化されている。このソー
ス電極とゲート電極の距離は0.3μｍ程度になされてい
る。

【００２９】シリコン窒化膜７は、ダミーゲートの形状
にゲート電極を形成するために設けたものであり、最終
的にはこれを除去することもできる。ゲート電極６に印
加されるバイアス電圧によって、ソース電極８とドレイ
ン電極との間のチャネルとなる２次元電子ガス５の電子
濃度を変調し、ソース電極−ドレイン電極間の電流を制
御する。

【００３０】本参考例の電界効果トランジスタにおいて
は、ソース電極とゲート電極間の直列抵抗Ｒｓは従来の
0.4±0.2Ω・ｍｍ程度から0.3±0.04Ω・ｍｍと、平均
値で0.1Ω・ｍｍ低減され、かつそのばらつきは大幅に
改善された。その結果、トランジスタの相互コンダクタ
ンスｇmが向上し、製造上の歩留りも著しく改善され
た。また、ゲート電極６とｎ型GaAsコンタクト層４は、
側面で接触することがないため、ゲートリーク電流の発
生は抑制され、ゲート耐圧を高く維持することができ
た。

【００３１】次に、上記参考例の電界効果トランジスタ
の製造方法について、図２「その製造方法を説明する図
であって、工程Ａ〜Ｄよりなる工程順断面図」を参照し
て説明する。まず、図２工程Ａに示すように、半絶縁性
GaAs基板１の(100)面上に厚さ5000オングストロームの
アンドープの高純度GaAsバッファ層２、厚さ350オング
ストロームでSiドープ(Nd＝2×10¹⁸ｃｍ-3₎のｎ型AlGaA
s電子供給層３を、それぞれ有機金属気相成長(MOCVD)法
によりエピタキシャル成長させる。

【００３２】次に、図２工程Ｂに示すように、ｎ型AlGa
As電子供給層３上に、珪フッ化水素酸にシリカ粉末を溶
解しこれにアルミニウムを投入して得たシリカ過飽和溶
液を用いた液相成長法によりシリコン酸化膜を5000オン
グストロームの膜厚に成長させ、フォトリソグラフィ法
及びドライエッチング法を適用して、0.4μｍ×5.0μｍ
のサイズのダミーゲート10を形成する。ここで、ゲート
の向きを、電子の走行方向(図の左右方向)が結晶の(0−
1−1)面と垂直になるように形成する。

【００３３】次に、図２工程Ｃに示すように、ダミーゲ
ート10をマスクとして、再び有機金属気相成長法により
SiドープGaAsを選択的にエピタキシャル成長させて、膜
厚1000オングストロームのｎ型GaAsコンタクト層４を形
成する。このとき、ｎ型GaAsコンタクト層４は、GaとAs
の基板面方位による成長速度の違いにより、(0−11)面
に垂直の方向からみたときに、図２工程Ｃに示すよう
に、底面ではゲート電極と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状に成長する。このｎ
型GaAsコンタクト層４の傾斜面は水平面と125°16′の
角度をなしており、最上部ではゲートとの距離は600オ
ングストローム程度に広がっている。

【００３４】次に、図２工程Ｄに示すように、プラズマ
CVD法によりｎ型GaAsコンタクト層４上にシリコン窒化
膜７を4500オングストロームの膜厚に成長させ、続い
て、バッファードＨＦを用いてダミーゲート10をエッチ
ング除去する。形成されたゲート開口部に、WSi、Wをス
パッタ蒸着して、W(4000オングストローム)／WSi(1500
オングストローム)構造の電極金属を形成し、フォトリ
ソグラフィ法及びRIE(Reactive Ion Etching)法を適用
してゲート電極６を形成する(図１参照)。

【００３５】シリコン酸化膜からなるダミーゲートをマ
スクに用いてGaAsコンタクト層をエピタキシャル成長さ
せる理由は、ダミーゲートを用いずに金属ゲートをマス
クにGaAsをエピタキシャル成長させた場合には、金属ゲ
ート上にもGaAsが成長してリーク電流の増大を招くこと
になるのに対し、シリコン酸化膜をマスクとした場合に
はその上にはGaAsは成長することがなく、また、バッフ
ァードＨＦにより容易に除去することができるからであ
る。そして、ダミーゲートを除去した後のゲート開口部
にゲート電極を形成する工程を採用することにより、Ga
Asコンタクト層にセルフアラインされた正確な形状のゲ
ート電極を形成することがきる。

【００３６】

【００３７】ゲート電極６を形成した後、フォトリソグ
ラフィ法によりシリコン窒化膜７に窓明けを行い、続い
て、シリコン酸化膜を堆積しこれをパターニングした後
AuGeNi膜を真空蒸着法により形成し、不要部の金属膜を
シリコン酸化膜と共に除去してソース電極８、ドレイン
電極９を形成する。最後に、Ｈ₂雰囲気中にて400℃の熱
処理を行ってAuGeNiをｎ型GaAsコンタクト層４と合金化
させれば、前記図１に示す電界効果トランジスタを得る
ことができる。

【００３８】（実施例）図３は、本発明の実施例を説明する図であって、そのう
ち(Ａ)は、実施例を示す電界効果トランジスタの断面図
であり、(Ｂ)は、その製造工程を説明するための中間工
程段階における断面図である。

【００３９】本実施例の電界効果トランジスタは、図３
(Ａ)に示すように、(100)面を主面とする半絶縁性GaAs
基板１の表面領域内には、イオン注入によりｎ型活性層
１ａ(ドーパント：Si、ドーピング濃度：２×10¹⁷ｃｍ-
3、活性層の厚さ：3000オングストローム)及びオーミッ
ク層１ｂ(ドーパント：Si、ドーピング濃度：２×10¹⁸
ｃｍ-3、活性層の厚さ：2000オングストローム)が形成
されている。

【００４０】ｎ型活性層１ａ上には、Au(3500オングス
トローム)／Pt(110オングストローム)／TiN(900オング
ストローム)構造のゲート電極６が形成されている。ゲ
ート電極６は、その向きが電子の走行方向が結晶の(0−
1−1)方向と垂直となるように形成されている。また、
ゲート電極６の側面は、膜厚約300オングストローム
の、シリコン酸化膜からなる側壁膜11で覆われている。

【００４１】オーミック層１ｂ上には、膜厚約1000オン
グストロームのｎ型GaAsコンタクト層４が形成されてい
る。このｎ型GaAsコンタクト層４は、底面では、側壁膜
11を隔ててゲート電極６と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状の形状に形成されて
いる。ｎ型GaAsコンタクト層４の傾斜面は水平面と125
°16′の角度をなしており、その最上部ではゲート電極
からの距離は900オングストロームとなっている。

【００４２】ゲート電極の両側に形成されたｎ型GaAsコ
ンタクト層４上にはシリコン窒化膜７が4500オングスト
ロームの厚さに堆積されており、このシリコン窒化膜７
に形成された窓明け部にｎ型GaAsコンタクト層４にオー
ミック接触するAuGeNiからなるソース電極８及びドレイ
ン電極９が形成されている。これらの電極８、９は熱処
理によってコンタクト層４と一部合金化されている。こ
のソース電極８とゲート電極９の距離は0.4μｍ程度に
なされている。本実施例の場合にも、前記参考例と同
様、ゲート電極形成後にシリコン窒化膜７及び側壁膜11
を除去することができる。

【００４３】本実施例では、ゲート電極６に印加される
バイアス電圧によって、ゲート電極から伸びる空乏層を
変化させ、ソース電極８−ドレイン電極９間の電流を制
御する。本実施例の電界効果トランジスタにおいては、
ソース電極８とゲート電極９間の直列抵抗Ｒｓは従来の
0.4±0.2Ω・ｍｍ程度から0.3±0.04Ω・ｍｍと、平均
値で0.1Ω・ｍｍ低減され、かつそのばらつきは大幅に
改善された。

【００４４】その結果、トランジスタの相互コンダクタ
ンスｇmが向上し、製造上の歩留りも著しく改善され
た。また、ゲート電極６とｎ型GaAsコンタクト層４は、
側壁膜11により隔てられているため、先の参考例の場合
と比較してゲートリーク電流をさらに減少させ、ゲート
耐圧を一層向上させることができた。

【００４５】次に、図３(Ｂ)を参照して、上記実施例の
電界効果トランジスタの製造方法について説明する。ま
ず、半絶縁性GaAs基板１の(100)面にSiイオンを注入し
て、ドーピング濃度：2×10¹⁷ｃｍ-3、活性層の厚さ：3
000オングストローム程度のｎ型活性層１ａを形成す
る。

【００４６】続いて、液相成長法によりシリコン酸化膜
を5000オングストロームの膜厚に堆積し、フォトリソグ
ラフィ法及びドライエッチング法を適用して0.4μｍ×
3.0μｍのサイズのダミーゲート10を形成する。ここ
で、ゲートの向きを、電子の走行方向(図の左右方向)が
結晶の(0−1−1)面と垂直になるように形成する。

【００４７】次に、ダミーゲート10をマスクとして、Si
をイオン注入し、ドーピング濃度：2×10¹⁸ｃｍ^-3、活
性層の厚さ：2000オングストロームのオーミック層１ｂ
を形成する。次いで、ダミーゲート10をマスクとして、
有機金属気相成長法を用いてSiドープGaAsを選択的にエ
ピタキシャル成長させて、膜厚1000オングストロームの
ｎ型GaAsコンタクト層４を形成する。

【００４８】このとき、ｎ型GaAsコンタクト層４は、Ga
とAsの基板面方位による成長速度の違いにより、(0−1
1)面に垂直の方向からみたときに、図３(Ｂ)に示すよう
に、底面ではゲート電極と近接し、上部へ行くほどゲー
ト電極との間隔が広がる順テーパ状に成長する。このｎ
型GaAsコンタクト層４の傾斜面は水平面と125°16′の
角度をなしており、最上部ではダミーゲートとの距離は
600オングストローム程度に広がっている。次に、プラ
ズマCVD法によりｎ型GaAsコンタクト層４上にシリコン
窒化膜７を4500オングストロームの膜厚に成長させ(図
３(Ｂ)参照)、続いて、バッファードＨＦを用いてダミ
ーゲート10をエッチング除去する。

【００４９】以下図３(Ａ)を参照して説明すると、気相
成長法により平面での膜厚が1000オングストロームのシ
リコン酸化膜を堆積し、ECRプラズマを用いたドライエ
ッチングによりゲート部を再び開口して、シリコン窒化
膜７の側壁に膜厚300オングストロームの側壁膜11を形
成する。形成されたゲート開口部に、TiN、Pt、Auをそ
れぞれ、900、110、3500オングストロームの膜厚にスパ
ッタ蒸着し、フォトリソグラフィ法及びRIE法を用い、
パターニングしてAu／Pt／TiN構造のゲート電極６を形
成する。

【００５０】その後、フォトリソグラフィ法によりシリ
コン窒化膜７に窓明けを行い、続いて、シリコン酸化膜
を堆積しこれをパターニングした後、AuGeNi膜を真空蒸
着法により形成し、不要部の金属膜をシリコン酸化膜と
共に除去してソース電極８、ドレイン電極９を形成す
る。最後に、Ｈ₂ 雰囲気中にて400℃の熱処理を行ってA
uGeNiをｎ型GaAsコンタクト層４と合金化させれば、前
記した図３(Ａ)に示す電界効果トランジスタを得ること
ができる。

【００５１】本実施例によれば、前述したように、先の
参考例の場合よりもゲート耐圧を高くすることができる
ほか、フォトリソグラフィ法の解像度の限界以上に微小
な長さのゲート電極を高い精度で形成することができ
る。なお、本発明は、個別デバイスのみならず集積回路
装置等の半導体装置にも適用が可能なものである。

【００５２】

【発明の効果】以上説明したように、本発明による化合
物半導体装置の製造方法は、活性層上に設けられたダミ
ーゲート［特定の手段(工程)で形成されたダミーゲー
ト］をマスクとしてコンタクト層となる高不純物濃度ｎ
型ＧａＡｓ層を成長させ、そのダミーゲートのあった個
所にゲート電極を形成したものであるので、ゲート電極
をコンタクト層にセルフアラインさせて、ばらつきのな
い形状に形成することができ、ソースコンタクト層とゲ
ート電極間の距離を高い精度でゼロに近づけることがで
きる。

【００５３】従って、本発明によれば、直列抵抗Ｒｓを
低く抑えて相互コンダクタンスｇmを向上させることが
できると共に特性にばらつきの少ないデバイスを提供す
ることができる。また、コンタクト層が上に向かってゲ
ート電極からの距離が広がる構造に形成されているた
め、ゲート電極とソース間のリーク電流を抑制すること
ができ半導体装置の信頼性を向上させることができる。
さらに、本発明によれば、ゲート電極の精度低下を招く
ことなくコンタクト層の膜厚を厚くすることができるの
で、直列抵抗Ｒｓを一層低減化することができる。

【図面の簡単な説明】

【図１】本発明の参考例を示す電界効果トランジスタの
断面図。

【図２】図１に示す電界効果トランジスタの製造方法を
説明する図であって、工程Ａ〜Ｄよりなる工程順断面
図。

【図３】本発明の実施例を説明する図であって、(Ａ)は
実施例の電界効果トランジスタの断面図、(Ｂ)はその製
造工程を説明するための中間工程段階における断面図。

【図４】第１の従来法を説明する図であって、工程Ａ〜
Ｄよりなる工程順断面図。

【図５】第２の従来法を説明する図であって、工程Ａ〜
Ｄよりなる工程順断面図。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/778 H01L 21/338 H01L 29/812

Claims

(57)【特許請求の範囲】

【請求項１】 (1) 半導体活性層上に形成すべきゲート
電極の形状に絶縁物からなるダミーゲートを形成する工
程であって、前記ダミーゲートは前記半導体活性層の(1
00)面上にそのゲート長方向が(0-1-1)(記号“−”はそ
の直後の数字上に上線が引かれていることを示す)面と
直交するように形成する工程、 (2) 前記半導体活性層上に前記ダミーゲートをマスクと
してＧａＡｓを成長させ高不純濃度ｎ型ＧａＡｓ層を形
成する工程、 (3) 前記高不純濃度ｎ型ＧａＡｓ層上に前記ダミーゲー
トをマスクとして該ダミーゲートとは異なる材料からな
る絶縁膜を成長させる工程、 (4) 前記ダミーゲートをエッチング除去する工程、 (5) 前記絶縁膜の側壁に側壁膜を形成する工程、 (6) 金属膜を堆積し、これをパターンニングしてゲート
電極を形成する工程、を含み、前記高不純物濃度ｎ型ＧａＡｓ層は、そのダミ
ーゲート寄りの端面が上に向かって該ダミーゲートから
離れる形状に形成されることを特徴とする化合物半導体
装置の製造方法。
【請求項２】前記第(6)工程の後に、前記絶縁膜又は
前記絶縁膜及び前記側壁膜を除去する工程が付加されて
いることを特徴とする請求項１記載の化合物半導体装置
の製造方法。
【請求項３】前記第(1)工程と前記第(2)工程との間
に、前記ダミーゲートをマスクとして前記半導体活性層
内に不純物を導入してｎ型拡散層を形成する工程が挿入
されることを特徴とする請求項１記載の化合物半導体装
置の製造方法。