JP2910913B2 - 電界効果トランジスタおよびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法に関し、特にＴ型のゲート電極構造をも
つＭＥＳＦＥＴ（ＨＥＭＴを含む）の製造方法に関する
ものである。

【０００２】

【従来の技術】電界効果トランジスタの特性を向上させ
るには、ゲート電極抵抗の低減と、ゲート電極とソース
電極およびドレイン電極間の寄生抵抗の低減が重要であ
り、産業的には生産性よく容易に製造できることが必要
である。このためにマシュルーム形状のいわゆるＴ型の
ゲート電極を用い、このゲート電極の庇の端部と自己整
合的にソースおよびドレイン電極を形成する技術が従来
より提案されている。

【０００３】図１３、図１４は、特開昭６３−１７４３
７４号公報にて開示された従来の電界効果トランジスタ
の製造方法を工程順に示した断面図である。この従来例
（以下、第１の従来例という）では、まず、図１３
（ａ）に示すように、半絶縁性ＧａＡｓ基板２１上に厚
さ０．５〜１μｍ程度のノンドープＧａＡｓ層２２、シ
リコンが２×１０¹⁸ｃｍ^-3程度にドープされた厚さ４０
０Å程度のｎ型ＡｌＧａＡｓ層２３およびこれと同程度
以上にシリコンがドープされた厚さ１２００Å程度のｎ
型ＧａＡｓ層２４をＭＢＥ法またはＭＯＣＶＤ法で順次
エピタキシャル成長させる。

【０００４】次に、ｎ型ＧａＡｓ層２４上に第１の絶縁
膜２６として厚さ３０００Å程度のシリコン酸化膜（Ｓ
ｉＯ₂ ）をＣＶＤ法により堆積する。次に、第１の絶縁
膜２６上に、ゲート形成領域上に開口部が形成されたフ
ォトレジスト膜２７を設け、第１の絶縁膜２６を例えば
ＣＦ₄ ガスを用いたドライ法によりエッチングして、ゲ
ート領域を設けるための開口部２６Ｋを形成する。開口
部２６Ｋの開口寸法Ｗ１は例えば０．５μｍである。

【０００５】次に、図１３（ｂ）に示すように、フォト
レジスト膜２７および第１の絶縁膜２６をマスクにし
て、ｎ型ＧａＡｓ層２４を等方性のリアクティブイオン
エッチング（ＲＩＥ）法によりエッチングして、リセス
構造２４Ｒを形成する。次に、図１３（ｃ）に示すよう
に、フォトレジスト膜２７を除去した後、ウェハ全面に
プラズマＣＶＤ法により第２の絶縁膜２８としてＳｉＯ
₂ を再度堆積しリセス構造２４Ｒのサイドエッチング部
分を充填する。

【０００６】次に、図１３（ｄ）に示すように、異方性
のＲＩＥ法により第２の絶縁膜２８を側壁膜２８Ｗを残
すようにエッチングして、開口寸法Ｗ２が０．２５μｍ
程度の開口部を形成する。次に、図１４（ｅ）に示すよ
うに、第１の絶縁膜２６上に、開口幅Ｗ３が１μｍ程度
の逆テーパ状の開口を形成したフォトレジスト膜２９を
設け、チタン／白金／金（Ｔｉ／Ｐｔ／Ａｕ）からなる
ゲート金属膜３０を厚さ０．５μｍ程度堆積してゲート
電極３０Ｇを形成する。

【０００７】次に、図１４（ｆ）に示すように、フォト
レジスト膜２９を溶剤により除去してフォトレジスト膜
２９上のゲート金属膜３０をリフトオフして除去し、次
に、第１の絶縁膜２６を、ゲート電極３０Ｇの庇部をマ
スクにしてＲＩＥによりエッチング除去してゲート電極
庇部下内部にのみ残存させる。次に、金・ゲルマニウム
／ニッケル／金（Ａｕ・Ｇｅ／Ｎｉ／Ａｕ）からなるオ
ーミック金属膜２５を被着し、熱処理してｎ型ＧａＡｓ
層２４にオーミックに接触するソース・ドレイン電極を
形成する。

【０００８】このように、本従来例では、ゲート電極を
マスクとしてオーミック金属膜を被着してソース・ドレ
イン電極を形成しているため、ソース・ドレイン電極を
ゲート電極に自己整合的に近接させて形成でき、ソース
寄生抵抗を低減できる。また、ゲート電極３０Ｇにもオ
ーミック金属膜２５が形成されるため、ゲート抵抗も同
時に低減することができる。また側壁膜の技術を用いて
いるため、微細なパターンのゲート電極が得られる。

【０００９】また、特開昭６１−８９７６号公報には、
電解メッキ法によりＴ型ゲートを形成する方法（以下、
第２の従来例という）が開示されている。この従来例で
は、ＧａＡｓ基板上にゲート開口を有する絶縁膜を形成
し、全面にメッキ下地金属層を形成した後、フォトレジ
ストマスクを形成して電解金メッキを行って、マッシュ
ルーム型のゲート電極を形成している。

【００１０】

【発明が解決しようとする課題】上述した第１の従来例
では、ゲート電極３０Ｇを形成する図１４（ｅ）に示す
工程において、フォトレジスト膜２９と第１の絶縁膜２
６との図形位置合わせが必要であるが、この時、フォト
レジスト膜２９のパターン位置ズレによってゲート電極
の形状が図１５に示すように変化する。即ち、図１５に
示すように、Ｔ１であるべきｎ型ＡｌＧａＡｓ層２３と
ショットキー接触しているゲート電極の端と点線に示す
本来のゲート電極の端との距離が、フォトレジスト膜が
例えば図で右方向にずれたことにより、Ｔ２と変化し、
その差ΔＴが生じる。このために、ゲートとソース・ド
レイン領域間距離が変動する。さらに、凹凸のある部分
に微細なフォトレジストパターンを形成するためにパタ
ーンが変形し易くこれによりソース・ドレイン電極位置
が変化しソース抵抗が安定して得られないという問題点
があった。さらに、第１の従来例では、ショットキー接
合が形成されるｎ型ＡｌＧａＡｓ層の表面が、図１３
（ｂ）に示す工程と図１３（ｄ）に示す工程の２回、プ
ラズマの衝撃を受けることになるので、結晶に欠陥が導
入されやすく特性の劣化を招くという問題点もあった。

【００１１】また、上述した第２の従来例においても、
フォトレジストマスクを用いてＴ型ゲート電極を形成し
ているため、第１の従来例と同様の位置合わせズレの問
題が起こる。さらに、第２の従来例では、ゲート抵抗の
低減を図るために金メッキを厚くすると必然的にマッシ
ュルームの傘の部分が横方向に増大する。したがって、
このゲート電極をマスクにオーミック金属を被着し、ソ
ース・ドレイン電極を自己整合的に形成すると、ゲート
・ソース間およびゲート・ドレイン間の距離も拡大す
る。すなわち、第２の従来例では、ゲート抵抗の低減化
を図ると、ソース・ドレインの寄生抵抗が増大するとい
う問題があった。

【００１２】本発明は上述した従来例の問題点に鑑みて
なされたものであって、その目的は、Ｔ型のゲート電極
をゲート開口に自己整合させて形成しうるようにして、
ゲート電極とソース・ドレイン間の距離を高精度にかつ
再現性よく形成しうるようにし、ソース・ドレインに係
る寄生抵抗を小さくするとともにそのバラツキを少なく
することである。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
めの本発明による電界効果トランジスタは、所定の開口
が形成された低抵抗半導体層を最上層に有する化合物半
導体基板（１０１、１〜４）上に、Ｔ型ゲート電極と、
これに自己整合されて前記低抵抗半導体層上に形成され
たソース・ドレイン電極とを有する電界効果トランジス
タにおいて、前記Ｔ型ゲート電極は、一定の距離を隔て
て配置された低抵抗金属膜によって形成された庇部（１
０４、８Ｇ）と、前記一定の距離またはそれ以下のゲー
ト長を有し前記半導体基板とショットキー接触する、前
記開口に自己整合されて形成された下部ゲート（１０
５、９Ｇ）とを備えており、該下部ゲートが前記庇部に
挟まれて形成されているか、あるいは、前記庇部に低抵
抗金属（１３、１４、１５）を介して接続されているこ
とを特徴としている。

【００１４】また、上記の目的を達成するための本発明
による電界効果トランジスタの製造方法は、 最上層
に低抵抗半導体層を備え所定の結晶構造を有した化合物
半導体基板上にスペーサ膜を堆積し、前記スペーサ膜の
所定の深さにまで到達する開口を形成する工程と、
全面に低抵抗金属膜を堆積し該低抵抗金属膜をエッチバ
ックしてＴ型ゲート電極の庇部となる低抵抗金属側壁を
前記開口の側面に形成する工程と、 前記低抵抗金属
側壁をマスクとして前記スペーサ膜の前記開口下の部分
をエッチングして前記低抵抗金属側壁間にゲート開口を
開設する工程と、 前記スペーサ膜をマスクとして前
記低抵抗半導体層をエッチングし更にサイドエッチング
を行って該低抵抗半導体層に前記ゲート開口以上の長さ
の開口を形成する工程と、 少なくとも最下層がショ
ットキー接合を形成する金属であるゲート形成金属膜を
堆積し、少なくとも平坦部のゲート形成金属膜をエッチ
ング除去して前記ゲート開口内に下部ゲートを形成する
工程と、 前記スペーサ膜の少なくともソース・ドレ
イン電極の形成領域上部分を除去し、オーミック金属膜
を堆積して前記庇部に自己整合されたソース・ドレイン
電極を形成する工程と、を有することを特徴としてい
る。

【００１５】

【発明の実施の形態】図１（ａ）〜（ｅ）は、本発明の
実施の形態を説明するための工程順断面図である。本発
明による電界効果トランジスタの製造方法の第１工程で
は、図１（ａ）に示すように、ＧａＡｓ基板などからな
る化合物半導体基板１０２上にＳｉＯ ₂ などからなるス
ペーサ膜１０２を堆積し、その上にスペーサ膜１０２の
エッチング時にストッパとなる、例えばＡｌなどからな
るエッチングストッパ膜１０３を形成した後、ゲート電
極形成領域にエッチングストッパ膜１０３を貫通し、ス
ペーサ膜１０２の所定の深さにまで到達する開口１０２
Ｋを開設する。但し、エッチングストッパ膜１０３は必
ずしも設けなくてもよい。この膜を設けない場合には、
後述する第３工程でのスペーサ膜の膜減りを少なくする
ためにスペーサ膜の上層部分をエッチング速度が下層部
分のそれより小さい材料によって形成することが望まし
い。

【００１６】第２工程では、図１（ｂ）に示すように、
Ａｕ等の低抵抗金属を堆積しエッチバックして開口１０
２Ｋの側面にゲート電極庇１０４を形成する。次の第３
工程では、図１（ｃ）に示すように、エッチングストッ
パ膜１０３およびゲート電極庇１０４をマスクとしてス
ペーサ膜１０２を異方性のＲＩＥ法にてエッチングして
ゲート開口１０２Ｋ′を開設する。

【００１７】第４工程では、図１（ｄ）に示すように、
少なくとも半導体基板１０１と接触する部分がショット
キー接合を形成する材料からなるゲート電極形成金属層
を堆積し、エッチバックを行ってゲート開口１０２Ｋ′
内に埋め込まれた下部ゲート１０５を形成する。このエ
ッチング工程においては、ゲート開口１０２Ｋ′内部で
の金属膜厚が平坦部のそれより厚いことおよびエッチン
グのマイクロローディング効果（狭い開口部でのエッチ
ング速度が、広い開口部や平坦部でのエッチング速度よ
り低くなる現象）により、ゲート開口１０２Ｋ′内に確
実にゲート形成金属膜を残存させることができる。この
下部ゲート１０５とこれを挟むゲート電極庇１０４とに
よりゲート電極１０６が構成される。この第４工程にお
いて、ゲート電極庇１０４と下部ゲート１０５とが離間
して形成されるときあるいは両者間の接触部分の面積が
狭いときには両金属層を接続するための低抵抗金属層を
形成することができる。

【００１８】次の第５工程では、図１（ｅ）に示すよう
に、エッチングストッパ膜１０３を除去した後、少なく
ともソース・ドレイン電極形成領域上のスペーサ膜１０
２を除去する。このスペーサ膜１０２の除去には、異方
性のＲＩＥを用いることができる。その後、オーミック
金属層１０７を堆積して、ゲート電極に自己整合された
ソース・ドレイン電極を形成する。このオーミック金属
層１０７は、ゲート電極１０６上にも形成されるため、
ゲート抵抗を低減させることができる。

【００１９】以上説明したように、本発明によるＴ型ゲ
ート電極の形成方法によれば、下部ゲートとゲート電極
庇との関係においてリソグラフイ工程が使われていない
ため、ショットキー接触部とゲート電極庇との位置ズレ
の問題が生じることがなくなり、ショットキーゲートと
ソース・ドレイン電極までの距離を短くかつバラツキの
ないように形成することが、すなわちソース・ドレイン
寄生抵抗を小さくかつそのバラツキ少なくすることが可
能になる。さらに、リソグラフィ工程を使用するとなく
下部ゲートを形成できるようにしたことにより、製造工
程が簡素化される。また、下部ゲート１０５とゲート電
極庇１０４を低抵抗金属膜により接続する構成によれ
ば、ゲート電極の横方向への広がりを抑えつつゲート抵
抗の低減化を実現することができる。

【００２０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図２乃至図４は本発明の第１の実施例
の電界効果トランジスタの製造方法を製造工程順に示し
た断面図である。図２（ａ）に示すように、半絶縁性Ｇ
ａＡｓ基板１上にノンドープＧａＡｓ層２、ｎ型ＡｌＧ
ａＡｓ層３さらにｎ⁺ 型ＧａＡａ層４を順次エピタキシ
ャル成長させて化合物半導体基板を作製する。この化合
物半導体基板のノンドープＧａＡｓ層２とｎ型ＡｌＧａ
Ａｓ層３とのヘテロ接合界面近傍に２次元電子ガスが形
成される。

【００２１】この化合物半導体基板の上面に、スペーサ
膜として例えば膜厚６０００ÅのＳｉＯ₂ 膜５を化学気
相成長（ＣＶＤ）法により成長させ、さらにエッチング
ストッパ膜としてＡｌ（アルミニウム）膜６を５００Å
の膜厚にスパッタ法あるいは蒸着法により設け、その上
にフォトレジスト膜７を設け、このフォトレジスト膜に
開口長さが７０００Åのゲート領域形成用の開口部を形
成する。

【００２２】次に、図２（ｂ）に示すように、フォトレ
ジスト膜７をマスクにして、Ａｌ膜６をＡｒガスを用い
たイオンミリング法あるいは燐酸（Ｈ₃ ＰＯ₄ ）を用い
たウエットエッチング法等によりエッチングし、次に、
ＳｉＯ₂ 膜５を、ＣＦ₄ ガスを用いた異方性のＲＩＥ法
により例えば４０００Åの深さにまでエッチングして開
口５Ｋを形成する。次に、図２（ｃ）に示すように、フ
ォトレジスト膜７を溶剤で除去した後、低抵抗金属とし
て金（Ａｕ）をスパッタし、膜厚３０００ÅのＡｕ膜８
をＳｉＯ₂膜５の開口部を含めてＡｌ膜６の全面に形成
する。

【００２３】次に、図３（ｄ）に示すように、通常用い
られるドライエッチング法、例えばイオンミーリング法
によりＡｕ膜８をエッチバックして、Ａｌ膜６とＳｉＯ
₂ 膜５の開口部の側面にゲート電極庇８Ｇとなる側壁膜
を形成する。従って、庇部間の間隔は、ＳｉＯ₂ 膜５の
長さ７０００Åの開口部の両側面に膜厚３０００Åの庇
部が形成されたことにより１０００Åとなる。このた
め、下部ゲート開口寸法は１０００Åに微細化されたこ
とになる。

【００２４】次に、図３（ｅ）に示すように、ＣＦ₄ ガ
スを用いたＲＩＥ法により、Ａｌ膜６およびゲート電極
庇８Ｇをマスクにして、ＳｉＯ₂ 膜５をエッチングして
ｎ⁺型ＧａＡｓ層４の表面を露出させるゲート開口５
Ｋ′を設け、次に、ＳｉＯ₂ 膜５をマスクにして露出し
たｎ⁺ 型ＧａＡｓ層４の部分をＣＣｌ₂ Ｆ₂ ガスを用い
たＲＩＥ法により所定の寸法サイドエッチするようにエ
ッチングして、ｎ型ＡｌＧａＡｓ層３の表面を露出させ
る。

【００２５】次に、図３（ｆ）に示すように、開口部を
含めた全面に、ゲート形成金属材料として、ＷＳｉ（タ
ングステン・シリコン）合金膜９を７００Åの膜厚にス
パッタリング法で被着する。次に、図４（ｇ）に示すよ
うに、通常用いられるドライエッチング法、例えばＳＦ
₆ ＋ＣＦ₄ ガスを用いたＲＩＥ法により、ＷＳｉ合金膜
９を表面からＡｌ膜６が露出するまでエッチングする。
ここで、ゲート形成金属材料（ＷＳｉ）のエッチング速
度は、Ａｌ膜６上と微細で且つ深いゲート開口部とでは
差があり（いわゆるマイクロローディング効果）、本実
施例の場合ゲート開口５Ｋ′近くでのエッチング速度は
Ａｌ膜６上でのそれの６５％であり、従ってこのエッチ
ングによりゲート開口部内に下部ゲート９Ｇを形成する
ことができ、ここに下部ゲート９Ｇとゲート電極庇８Ｇ
とからなるゲート電極１１が形成される。また、Ａｌ膜
６およびＡｕからなるゲート電極庇８Ｇは、ＷＳｉに対
してエッチング選択性が極めて大きいためそのままの形
状で残置される。

【００２６】次に、図４（ｈ）に示すように、例えばＨ
₃ ＰＯ₄ を用いたウェットエッチング法によりＡｌ膜６
を除去し、続いて、ＳｉＯ₂ 膜５をＣＦ₄ ガスを用いた
異方性のＲＩＥにより、ゲート電極庇８Ｇ下の部分を残
して除去し、ｎ⁺ 型ＧａＡｓ層４の表面を露出させる。
ここで、Ａｌ膜６およびＳｉＯ₂ 膜５の除去方法は、ゲ
ート電極庇８Ｇと下部ゲート９Ｇとの金属材料に対し
て、それぞれのエッチング選択性が優れていれば他のエ
ッチング方法を採用することができる。

【００２７】次に、図４（ｉ）に示すように、基板の面
に対して垂直方向からオーム性金属の金・ゲルマニュウ
ム（Ａｕ・Ｇｅ）合金とさらにＡｕからなる複合膜、Ａ
ｕ・Ｇｅ／Ａｕ膜１０を真空蒸着により、ゲート庇部下
のＳｉＯ₂ 膜５の膜厚（２０００Å）よりも薄い膜厚、
例えば１０００Åの膜厚に被着し、熱処理してｎ⁺ 型Ｇ
ａＡｓ層４の上表面にオーミック接触するソース・ドレ
イン電極を形成する。このとき、ゲート電極１１上にも
Ａｕ・Ｇｅ／Ａｕ膜１０は被着され、これにより、ソー
ス・ドレイン電極がゲート電極に対して自己整合されて
形成されるとともにゲート抵抗が低減される。

【００２８】［第２の実施例］図５、図６および図７
は、本発明の第２の実施例の電界効果トランジスタの製
造方法を製造工程順に示した断面図である。なお、図
５、図６および図７において、図２、図３および図４と
同等の箇所は同一の符号で示し、また、重複する説明は
適宜省略する。

【００２９】図５（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板１上に、ノンドープＧａＡｓ層２、ｎ型ＡｌＧａ
Ａｓ層３、ｎ⁺ 型ＧａＡｓ層４をエピタキシャル成長さ
せ、ｎ⁺ 型ＧａＡｓ層４の上面に第１のスペーサ層とな
るＳｉ₃ Ｎ₄ 膜５ａをＣＶＤ法により２０００Åの膜厚
に成長させ、さらにメッキ下地金属層１２となるＡｕ層
を厚さ５００Åにスパッタ法あるいは蒸着法などにより
堆積した後、その上に第２のスペーサ層となるＳｉＯ₂
膜５ｂを４０００Åの厚さにＣＶＤ法により堆積する。
そして、その上にゲート形成領域上に長さが７０００Å
の開口を有するフォトレジスト膜７を設ける。

【００３０】次に、図５（ｂ）に示すように、フォトレ
ジスト膜７をマスクにして、ＳｉＯ ₂ 膜５ｂをエッチン
グして、メッキ下地金属層１２の表面を露出させる開口
５ｂＫを形成する。次に、図５（ｃ）に示すように、フ
ォトレジスト膜７を有機溶剤で除去した後、ＳｉＯ₂ 膜
５ｂの開口５ｂＫ部を含めて全面にゲート電極の庇とな
るＡｕ膜８をスパッタ法により３０００Åの厚さに被着
する。次に、図６（ｄ）に示すように、Ａｕ膜８をエッ
チバックしてエッチングしてＳｉＯ₂ 膜５ｂの開口５ｂ
Ｋの側面に、ゲート電極庇８Ｇとなる側壁膜を形成す
る。ここで、ゲート電極庇８Ｇ間の間隙は１０００Åに
形成される。

【００３１】続いて、メッキ下地金属層１２を同条件で
エッチングし、さらに異方性のＲＩＥ法により、Ｓｉ₃
Ｎ₄ 膜５ａをエッチングして、ｎ⁺ 型ＧａＡｓ層４の表
面を露出させるゲート開口５ａＫを形成する。次に、Ｓ
ｉ₃ Ｎ₄ 膜５ａをマスクにして、露出したｎ⁺ 型ＧａＡ
ｓ層４の部分をＣＣｌ₂ Ｆ₂ ガスを用いたＲＩＥ法によ
り所定の深さサイドエッチするようにエッチングして、
ゲート開口５ａＫの下部にｎ型ＡｌＧａＡｓ３の表面を
露出させる。

【００３２】次に、図６（ｅ）に示すように、ゲート形
成金属材料であるＷＳｉ合金膜９をスパッタ法により開
口部を含めた全面に１０００Åの膜厚に被着する。次
に、図６（ｆ）に示すように、ＳＦ₆ ＋ＣＦ₄ ガスを用
いたＲＩＥ法により、ＷＳｉ合金膜９をＳｉＯ₂ 膜５ｂ
の表面が露出するまでエッチングし下部ゲート９Ｇを形
成する。

【００３３】次に、図７（ｇ）に示すように、メッキ下
地金属層１２を通してＡｕ電解メッキを行って電解Ａｕ
メッキ層１３を形成して、下部ゲート９Ｇとその両翼に
あるゲート電極庇８Ｇが電解Ａｕメッキ層１３により結
合されたゲート電極１１を形成する。次に、図７（ｈ）
に示すように、ＳｉＯ₂ 膜５ｂをＣＦ₄ ガスを用いてＲ
ＩＥ法により除去し、次に、イオンミーリング法により
メッキ下地金属層１２を電解Ａｕメッキ層１３をマスク
にエッチングしその一部をゲート電極庇８Ｇ下に残す。
次に、Ｓｉ₃ Ｎ₄ 膜５ａを電解Ａｕメッキ層１３をマス
クにＣＦ₄ ガスを用いた異方性のＲＩＥ法によりゲート
電極庇８Ｇ下の部分を残してエッチング除去してｎ⁺ 型
ＧａＡｓ層４の表面を露出させる。

【００３４】次に、図７（ｉ）に示すように、半導体基
板に対して垂直方向からＡｕ・Ｇｅ／Ａｕ膜１０をＳｉ
₃ Ｎ₄ 膜５ａよりも薄い膜厚で被着し、熱処理を施して
ｎ⁺型ＧａＡｓ層４の表面にオーミック接触するソース
・ドレイン電極をゲート電極１１に自己整合させて形成
する。

【００３５】［第３の実施例］図８は、本発明の第３の
実施例の電界効果トランジスタの製造方法を工程順に示
した断面図である。本実施例では、第１の実施例におい
て、図３（ｆ）の状態からＷＳｉ合金膜９をエッチバッ
クして図４（ｇ）の状態としていたが、本実施例におい
ては、図３（ｆ）の状態に加工した後、全面にフォトレ
ジスト膜を形成しこの状態でエッチバックを行う。すな
わち、図８（ａ）に示すように、ＷＳｉ合金膜９を全面
に堆積した後、その上面にフォトレジスト膜７ａをその
表面が平坦になるように塗布する。次に、図８（ｂ）に
示すように、ＳＦ₆ ＋ＣＦ₄ ガスを用いたＲＩＥ法によ
り表面よりエッチングしていけば、ＷＳｉ合金膜９のエ
ッチング速度が、Ａｌ膜６およびゲート電極庇８Ｇより
も著しく高いためゲート開口部に下部ゲート９Ｇを埋め
込むことができる。残されたフォトレジスト膜７ａを除
去した後、以下、先の実施例と同様にして、図８（ｃ）
に示すように、Ａｕ・Ｇｅ／Ａｕ膜１０を被着して、ソ
ース・ドレイン電極を形成する。第３の実施例に変更を
加えて、平坦部のフォトレジスト膜をエッチバックによ
り除去した後、残されたフォトレジスト膜をマスクとし
てＷＳｉ合金膜９をエッチングして下部ゲートを形成す
るようにしてもよい。

【００３６】［第４の実施例］図９は、本発明の第４の
実施例の電界効果トランジスタの製造方法を工程順に示
した断面図である。上述した第２の実施例では電解メッ
キによりゲート電極庇８Ｇと下部ゲート９Ｇとを接続す
る低抵抗金属膜を形成していたが、本実施例において
は、この低抵抗金属膜を無電解メッキ法により形成して
いる。図９（ａ）に示すように、下部ゲート９Ｇがゲー
ト電極庇８Ｗと接続できずにＳｉＯ₂ 膜５を介して設け
られている。無電解メッキ法によりＡｕを堆積して、図
９（ｂ）に示すように、ゲート電極庇８Ｇおよび下部ゲ
ート９Ｇとこれらを接続する無電解Ａｕメッキ層１４と
から構成されるゲート電極１１を形成する。その後、図
９（ｃ）に示すように、Ａｌ膜６およびゲート電極庇８
Ｇ直下の部分を除くＳｉＯ₂ 膜５をエッチング除去し
て、ｎ⁺ 型ＧａＡｓ層４の表面を露出させ、基板垂直方
向よりオーミック性金属であるＡｕ・Ｇｅ／Ａｕ層１０
を被着して、ゲート電極１１に自己整合されたソース・
ドレイン電極を形成する。

【００３７】［第５の実施例］図１０は、本発明の第５
の実施例の電界効果トランジスタの製造方法を工程順に
示した断面図である。本実施例においては、スパッタ法
または蒸着法により、ゲート電極庇８Ｇと下部ゲート９
Ｇとを接続するＡｕを堆積してゲート電極１１を形成し
ている。図１０（ａ）に示すように、下部ゲート９Ｇを
ゲート電極庇８Ｇから遊離して設ける。

【００３８】次に、図１０（ｂ）に示すように、下部ゲ
ート９Ｇおよびゲート電極庇８Ｇに向けて蒸着法あるい
はスパッタ法によりＡｕを被着して、蒸着Ａｕ層１５を
形成する。次に、図１０（ｃ）に示すように、蒸着Ａｕ
層１５をＲＩＥ法あるいはイオンミーリング法によりエ
ッチングし、そのマイクロローディング効果を利用して
下部ゲート９Ｇとゲート電極庇８Ｇの側面に接合した蒸
着Ａｕ層１５を残す。ここで、蒸着Ａｕ層１５のエッチ
ング方法として前記第３の実施例で説明したフォトレジ
ストを用いたエッチバック法を用いることも可能であ
る。続いて、図１０（ｄ）に示すように、Ａｌ層６およ
びＳｉＯ₂ 膜５をエッチング除去し、Ａｕ・Ｇｅ／Ａｕ
膜１０を被着してゲート電極１１に自己整合されたソー
ス・ドレイン電極を形成する。

【００３９】［第６の実施例］図１１、図１２は、本発
明の第６の実施例の電界効果トランジスタの製造方法を
工程順に示した断面図である。図１１（ａ）に示すよう
に、ＳｉＯ₂ 膜５の開口の側面にゲート電極庇８Ｇを形
成した後、全面にＳｉＯ₂ よりエッチングレートの高い
ＳｉＯＮ膜１６を全面に被着する。

【００４０】次に、図１１（ｂ）に示すように、ＣＦ₄
ガスを用いたＲＩＥ法によりエッチバックしてゲート電
極庇８Ｇの側面にＳｉＯＮ側壁膜１６Ｗを形成する。そ
のままエッチングをさらに続けて、図１１（ｃ）に示す
ように、ＳｉＯ₂ 膜５を開孔しＳｉＯ₂ 側壁５Ｗを形成
する。ここで、側壁の開口形状は、ＳｉＯＮ膜とＳｉＯ
₂ 膜５とのエッチング速度の違いから、ＳｉＯ₂ 側壁５
Ｗの開口寸法がゲート電極庇８Ｇの開口寸法よりも小さ
い括れた形状に形成される。

【００４１】次に、図１２（ｄ）に示すように、全面に
ゲート形成金属膜であるＳｉＷ膜９を被着する。次に、
図１２（ｅ）に示すように、ＣＦ₄ ガスを用いたＲＩＥ
法により表面からエッチングし、Ａｌ膜６およびゲート
電極８Ｇを露出させる。これにより、ＳｉＷ膜９はマイ
クロローディング効果により微細なゲート開口部にのみ
残置され下部ゲート９Ｇが形成される。次に、図１２
（ｆ）に示すように、無電解メッキによりＡｕを堆積し
て、下部ゲート９Ｇとゲート電極庇８Ｇとを無電解Ａｕ
メッキ層１４により結合させてゲート電極１１を形成す
る。

【００４２】次に、図１２（ｇ）に示すように、Ａｌ膜
６およびゲート電極庇下の部分を除くＳｉＯ₂ 膜５をエ
ッチング除去し、Ａｕ・Ｇｅ／Ａｕ膜を被着し、熱処理
を行って、ゲート電極に自己整合されたソース・ドレイ
ン電極を形成する。

【００４３】以上のように、本実施例によるゲート電極
は、ゲート電極庇８Ｇ間の寸法が下部ゲート９Ｇの寸法
よりも大きく、かつＳｉＯ₂ 側壁５Ｗの上面がテーパ状
に形成される。そのため、メッキが均等に形成される利
点がある。なお、本実施例において、下部ゲート９Ｇと
ゲート電極庇８との結合方法に無電解メッキ法を用いる
例を示したが、第１の実施例、第５の実施例による方法
を適用することができる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
ゲート電極のショットキー接触部の形状を決定するゲー
ト開口が、ソース・ドレイン領域が自己整合されるゲー
ト電極庇部に自己整合されて形成されるため、結局ソー
ス・ドレイン電極がゲート電極のショットキー接合部に
自己整合されて形成されることになる。したがって、本
発明によれば、ショットキー接合部とソース・ドレイン
領域間の距離を均一で再現性高く形成することが可能に
なり、ソース・ドレインに係る寄生抵抗をバラツキ少な
くかつ小さく抑えることが可能になる。また、本発明に
よれば、ゲート開口に対してゲート電極を形成するため
のフォトリソグラフィ工程を省略することができること
から製造工程の簡素化を実現することができる。

【００４５】また、本発明によれば、ゲート電極の庇部
の形状はスペーサ膜に形成した開口の形状によって決定
され、ゲート抵抗を低減するための低抵抗金属膜を形成
してもその形状は殆ど変化することがないので、ソース
・ドレインの寄生抵抗の増大を招くことなくゲート電極
の低抵抗化を実現することができる。さらに、ショット
キー接合の形成される基板面をプラズマ雰囲気に曝すの
を１回に留めることができるので、結晶への欠陥の導入
を抑制して特性の劣化を防止することが可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態を説明するための工程順断
面図。

【図２】本発明の第１の実施例の電界効果トランジスタ
の製造方法を説明するための工程順断面図の一部。

【図３】本発明の第１の実施例の電界効果トランジスタ
の製造方法を説明するための、図２の工程に続く工程で
の工程順断面図の一部。

【図４】本発明の第１の実施例の電界効果トランジスタ
の製造方法を説明するための、図３の工程に続く工程で
の工程順断面図。

【図５】本発明の第２の実施例の電界効果トランジスタ
の製造方法を説明するための工程順断面図の一部。

【図６】本発明の第２の実施例の電界効果トランジスタ
の製造方法を説明するための、図５の工程に続く工程で
の工程順断面図の一部。

【図７】本発明の第２の実施例の電界効果トランジスタ
の製造方法を説明するための、図６の工程に続く工程で
の工程順断面図。

【図８】本発明の第３の実施例の電界効果トランジスタ
の製造方法を説明するための工程順断面図。

【図９】本発明の第４の実施例の電界効果トランジスタ
の製造方法を説明するための工程順断面図。

【図１０】本発明の第５の実施例の電界効果トランジス
タの製造方法を説明するための工程順断面図。

【図１１】本発明の第６の実施例の電界効果トランジス
タの製造方法を説明するための工程順断面図の一部。

【図１２】本発明の第６の実施例の電界効果トランジス
タの製造方法を説明するための、図１１の工程に続く工
程での工程順断面図。

【図１３】第１の従来例の電界効果トランジスタの製造
方法を説明するための工程順断面図の一部。

【図１４】第１の従来例の電界効果トランジスタの製造
方法を説明するための、図１３の工程に続く工程での工
程順断面図。

【図１５】第１の従来例の問題点を説明するための断面
図。

【符号の説明】

１、２１ 半絶縁性ＧａＡｓ基板 ２、２２ ノンドープＧａＡｓ層 ３、２３ ｎ型ＡｌＧａＡｓ層 ４ ｎ⁺ 型ＧａＡｓ層 ５、５ｂ ＳｉＯ₂ 膜 ５ａ Ｓｉ₃ Ｎ₄ 膜 ５Ｋ、５ｂＫ 開口 ５Ｋ′、５ａＫ ゲート開口 ５Ｗ ＳｉＯ₂ 側壁 ６ Ａｌ膜 ７、７ａ、２７、２９ フォトレジスト膜 ８ Ａｕ膜 ８Ｇ ゲート電極庇 ９ ＷＳｉ合金膜 ９Ｇ 下部ゲート １０ Ａｕ・Ｇｅ／Ａｕ膜 １１ ゲート電極 １２ メッキ下地金属層 １３ 電解Ａｕメッキ層 １４ 無電解Ａｕメッキ層 １５ 蒸着Ａｕ層 １６ ＳｉＯＮ膜 １６Ｗ ＳｉＯＮ側壁膜 ２４ ｎ型ＧａＡｓ層 ２４Ｒ リセス構造 ２５ オーミック金属膜 ２６ 第１の絶縁膜 ２６Ｋ 開口部 ２８ 第２の絶縁膜 ３０ ゲート金属膜 ３０Ｇ ゲート電極 １０１ 化合物半導体基板 １０２ スペーサ膜 １０２Ｋ 開口 １０２Ｋ′ ゲート開口 １０３ エッチングストッパ膜 １０４ ゲート電極庇 １０５ 下部ゲート １０６ ゲート電極 １０７ オーミック金属層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/337 - 31/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 所定の開口が形成された低抵抗半導体層
   を最上層に有する化合物半導体基板上に、Ｔ型ゲート電
   極と、前記Ｔ型ゲート電極に自己整合されて前記低抵抗
   半導体層上に形成されたソース・ドレイン電極とを有す
   る電界効果トランジスタにおいて、前記Ｔ型ゲート電極
   は、一定の距離を隔てて配置された低抵抗金属膜によっ
   て形成された庇部と、前記一定の距離またはそれ以下の
   ゲート長を有し前記半導体基板とショットキー接触す
   る、前記開口に自己整合されて形成された下部ゲートと
   を備えており、該下部ゲートが前記庇部に挟まれて形成
   されているか、あるいは、前記庇部に低抵抗金属を介し
   て接続されていることを特徴とする電界効果トランジス
   タ。
2. 【請求項２】 （１）最上層に低抵抗半導体層を備え所
   定の結晶構造を有した化合物半導体基板上にスペーサ膜
   を堆積し、前記スペーサ膜の所定の深さにまで到達する
   開口を形成する工程と、 （２）全面に低抵抗金属膜を堆積し該低抵抗金属膜をエ
   ッチバックしてＴ型ゲート電極の庇部となる低抵抗金属
   側壁を前記開口の側面に形成する工程と、 （３）前記低抵抗金属側壁をマスクとして前記スペーサ
   膜の開口下の部分をエッチングして前記低抵抗金属側壁
   間にゲート開口を開設する工程と、（４）前記スペーサ膜をマスクとして前記低抵抗半導体
   層をエッチングし更にサイドエッチングを行って該低抵
   抗半導体層に前記ゲート開口以上の長さの開口を形成す
   る工程と、 （５）少なくとも最下層がショットキー接合を形成する
   金属であるゲート形成金属膜を堆積し、少なくとも平坦
   部のゲート形成金属膜をエッチング除去して前記ゲート
   開口内に下部ゲートを形成する工程と、 （６）前記スペーサ膜の少なくともソース・ドレイン電
   極の形成領域上部分を除去し、オーミック金属膜を堆積
   して前記庇部に自己整合されたソース・ドレイン電極を
   形成する工程と、 を有することを特徴とする電界効果トランジスタの製造
   方法。
3. 【請求項３】 前記スペーサ膜の中間部にメッキ電流路
   となる下地金属層を形成し、前記第（４）の工程の後
   に、前記下地金属層を用いて前記下部ゲートおよび前記
   低抵抗金属側壁上に電解メッキ層を形成する工程が付加
   されていることを特徴とする請求項２記載の電界効果ト
   ランジスタの製造方法。
4. 【請求項４】 前記第（４）の工程と前記第（５）の工
   程との間に、前記下部ゲートと前記低抵抗金属側壁とを
   低抵抗金属によって接続するための、無電解メッキ工
   程、または、蒸着法若しくはスパッタ法による金属膜の
   堆積とそのエッチバック工程が含まれていることを特徴
   とする請求項２記載の電界効果トランジスタの製造方
   法。
5. 【請求項５】 前記第（２）の工程と前記第（３）の工
   程との間に、絶縁膜の堆積とそのエッチバックによって
   前記低抵抗金属側壁の側面に前記スペーサ膜よりエッチ
   ング速度の大きい材料からなる絶縁膜側壁を形成する工
   程が付加され、該絶縁膜側壁が第（３）の工程において
   除去されることを特徴とする請求項２記載の電界効果ト
   ランジスタの製造方法。
6. 【請求項６】 前記第（５）の工程において、ゲート形
   成金属膜を形成した後、全面にフォトレジスト膜を形成
   し該フォトレジスト膜とともに前記ゲート形成金属膜を
   エッチバックすることを特徴とする請求項２記載の電界
   効果トランジスタの製造方法。
7. 【請求項７】 前記化合物半導体基板には前記低抵抗
   半導体層の下に電子供給層およびチャネル層が形成され
   ており、前記第（４）の工程においては前記電子供給層
   をエッチングストッパとしてエッチングを行うことを特
   徴とする請求項２記載の電界効果トランジスタの製造方
   法。