JP2551380B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2551380B2 JP2551380B2 JP6116398A JP11639894A JP2551380B2 JP 2551380 B2 JP2551380 B2 JP 2551380B2 JP 6116398 A JP6116398 A JP 6116398A JP 11639894 A JP11639894 A JP 11639894A JP 2551380 B2 JP2551380 B2 JP 2551380B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に係わり、特に電界効果トランジスタとその製造
方法に関する。
造方法に係わり、特に電界効果トランジスタとその製造
方法に関する。
【０００２】
【従来の技術】電界効果トランジスタの特性向上は、ゲ
ート電極抵抗の低減と、ゲート電極とソース電極および
ドレイン電極間の寄生抵抗の低減が重要であり、産業的
には生産性よく容易に製造できることが必要である。
ート電極抵抗の低減と、ゲート電極とソース電極および
ドレイン電極間の寄生抵抗の低減が重要であり、産業的
には生産性よく容易に製造できることが必要である。
【０００３】このためにマッシュルーム形状のいわゆる
Ｔ型のゲート電極を用い、このゲート電極の庇の端部と
自己整合的にソースおよびドレイン電極を形成する技術
が従来より提案されている。
Ｔ型のゲート電極を用い、このゲート電極の庇の端部と
自己整合的にソースおよびドレイン電極を形成する技術
が従来より提案されている。
【０００４】図６は、特開昭６３−１７４３７４号公報
に開示された従来の電界効果トランジスタの製造方法を
工程順に示した断面図である。
に開示された従来の電界効果トランジスタの製造方法を
工程順に示した断面図である。
【０００５】まず図６（Ａ）において、半絶縁性ＧａＡ
ｓ基板２１上にノンドープＧａＡｓ層２２、シリコンド
ープのｎ型ＡｌＧａＡｓ層２３、シリコンドープのｎ型
ＧａＡｓ層２４をＭＢＥ法またはＭＯＣＶＤ法で順次エ
ピタキシャル成長する。次に、ｎ型ＧａＡｓ層２４上に
第１の絶縁膜２６を堆積し、その上に開口部２７Ａを設
けたホトレジスト膜２７を設け、ドライエッチングによ
り第１の絶縁膜２６に開口部２６Ａを形成する。
ｓ基板２１上にノンドープＧａＡｓ層２２、シリコンド
ープのｎ型ＡｌＧａＡｓ層２３、シリコンドープのｎ型
ＧａＡｓ層２４をＭＢＥ法またはＭＯＣＶＤ法で順次エ
ピタキシャル成長する。次に、ｎ型ＧａＡｓ層２４上に
第１の絶縁膜２６を堆積し、その上に開口部２７Ａを設
けたホトレジスト膜２７を設け、ドライエッチングによ
り第１の絶縁膜２６に開口部２６Ａを形成する。
【０００６】次に図６（Ｂ）において、ホトレジスト膜
２７および第１の絶縁膜２６をマスクにして、リアクテ
ィブイオンエッチング（ＲＩＥ）を行ってｎ型ＧａＡｓ
層２４にリセス構造２４Ｒを形成する。
２７および第１の絶縁膜２６をマスクにして、リアクテ
ィブイオンエッチング（ＲＩＥ）を行ってｎ型ＧａＡｓ
層２４にリセス構造２４Ｒを形成する。
【０００７】次に図６（Ｃ）において、ホトレジスト膜
２７を除去した後、第２の絶縁膜２８を堆積してリセス
構造２４Ｒおよび開口部２６Ａを充填する。
２７を除去した後、第２の絶縁膜２８を堆積してリセス
構造２４Ｒおよび開口部２６Ａを充填する。
【０００８】次に図６（Ｄ）において、異方性ＲＩＥ法
により第２の絶縁膜２８をエッチングして、側壁絶縁膜
２８Ｗを形成する。
により第２の絶縁膜２８をエッチングして、側壁絶縁膜
２８Ｗを形成する。
【０００９】次に図６（Ｅ）において、第１の絶縁膜２
６上に開口幅が逆テーパ状の開口を形成したホトレジス
ト膜２９を設け、ゲート電極用金属３０として例えばチ
タン（下膜）／白金（中間膜）／金（上膜）［Ｔｉ／Ｐ
ｔ／Ａｕ］を堆積してゲート電極３０Ｇを形成する。
６上に開口幅が逆テーパ状の開口を形成したホトレジス
ト膜２９を設け、ゲート電極用金属３０として例えばチ
タン（下膜）／白金（中間膜）／金（上膜）［Ｔｉ／Ｐ
ｔ／Ａｕ］を堆積してゲート電極３０Ｇを形成する。
【００１０】次に図６（Ｆ）において、ホトレジスト膜
２９を除去し、その上のゲート電極用金属３０をリフト
オフする。次に、Ｔ型ゲ−ト電極３０Ｇをマスクにして
ＲＩＥにより第１の絶縁膜２６を除去してｎ型ＧａＡｓ
層２４を露出させる。次に、オーミックコンタクト材、
例えば金ゲルマニウム合金（下膜）／ニッケル（中間
膜）／金（上膜）［ＡｕＧｅ／Ｎｉ／Ａｕ］を被着し、
熱処理してｎ型ＧａＡｓ層２４にオーミック接続するソ
ース電極２５Ｓおよびドレイン電極２５Ｄを形成し、ま
たこの際にゲート電極３０Ｇの上面にもこの同一のオー
ミックコンタクト材が被着されて金属膜２５Ｇを形成
し、ゲート電極３０Ｇとともにゲート電極構造を構成す
る。
２９を除去し、その上のゲート電極用金属３０をリフト
オフする。次に、Ｔ型ゲ−ト電極３０Ｇをマスクにして
ＲＩＥにより第１の絶縁膜２６を除去してｎ型ＧａＡｓ
層２４を露出させる。次に、オーミックコンタクト材、
例えば金ゲルマニウム合金（下膜）／ニッケル（中間
膜）／金（上膜）［ＡｕＧｅ／Ｎｉ／Ａｕ］を被着し、
熱処理してｎ型ＧａＡｓ層２４にオーミック接続するソ
ース電極２５Ｓおよびドレイン電極２５Ｄを形成し、ま
たこの際にゲート電極３０Ｇの上面にもこの同一のオー
ミックコンタクト材が被着されて金属膜２５Ｇを形成
し、ゲート電極３０Ｇとともにゲート電極構造を構成す
る。
【００１１】このように図６の従来技術では、Ｔ型ゲー
ト電極３０Ｇをマスクにしてオーミックコンタクト材を
堆積してソースおよびドレイン電極２５Ｓ、２５Ｄを形
成しているから、ソースおよびドレイン電極２５Ｓ、２
５Ｄがゲート電極３０Ｇに近接して得られ、ソース、ド
レイン抵抗を低減することができる。またゲート抵抗を
低減するためのＴ型ゲート電極３０Ｇ上にさらにオーミ
ックコンタクト材による金属膜２５Ｇが形成されている
からゲート抵抗はさらに低減される。
ト電極３０Ｇをマスクにしてオーミックコンタクト材を
堆積してソースおよびドレイン電極２５Ｓ、２５Ｄを形
成しているから、ソースおよびドレイン電極２５Ｓ、２
５Ｄがゲート電極３０Ｇに近接して得られ、ソース、ド
レイン抵抗を低減することができる。またゲート抵抗を
低減するためのＴ型ゲート電極３０Ｇ上にさらにオーミ
ックコンタクト材による金属膜２５Ｇが形成されている
からゲート抵抗はさらに低減される。
【００１２】
【発明が解決しようとする課題】しかしながら上記従来
技術では、ゲート電極３０Ｇは通常ゲート金属としてＴ
ｉ／Ｐｔ／Ａｕ構成で、最上膜に低抵抗であるが低融点
であるＡｕが用いられている。一方、オーミックコンタ
クト材はオーミックコンタクトをとるために最下膜は低
融点のオーミック金属のＡｕＧｅ合金である。したがっ
てゲート電極構造においてＡｕ上にＡｕＧｅ合金が積層
した形態となり、加熱処理により両者が反応してゲート
電極構造が容易に変形し、ゲートとソース、ドレイン電
極と接触し、特性劣化の原因となる問題点があった。
技術では、ゲート電極３０Ｇは通常ゲート金属としてＴ
ｉ／Ｐｔ／Ａｕ構成で、最上膜に低抵抗であるが低融点
であるＡｕが用いられている。一方、オーミックコンタ
クト材はオーミックコンタクトをとるために最下膜は低
融点のオーミック金属のＡｕＧｅ合金である。したがっ
てゲート電極構造においてＡｕ上にＡｕＧｅ合金が積層
した形態となり、加熱処理により両者が反応してゲート
電極構造が容易に変形し、ゲートとソース、ドレイン電
極と接触し、特性劣化の原因となる問題点があった。
【００１３】したがって本発明の目的は上記問題点を解
決した新規なＴ型ゲート電極構造を具備した電界効果ト
ランジスタとその製造方法を提供することである。
決した新規なＴ型ゲート電極構造を具備した電界効果ト
ランジスタとその製造方法を提供することである。
【００１４】
【課題を解決するための手段】本発明の特徴は、半導体
基板の上にゲート電極、ソース電極およびドレイン電極
を備えた電界効果トランジスタを有し、前記ゲート電極
は前記半導体基板の表面にショットキー接合する下部ゲ
ート電極部と前記半導体基板から離間して庇を形成する
上部ゲート電極部とからいわゆるＴ型ゲート電極となっ
ている半導体装置において、前記ゲート電極は高融点金
属を含む材料から構成され、前記ゲート電極の上部ゲー
ト電極部の上面に上層の低抵抗金属層を被着形成し、か
つ該上部ゲート電極部の下面に下層の低抵抗金属層を被
着形成した半導体装置にある。ここで、前記上層の低抵
抗金属層と前記ソース、ドレイン電極とは同一の材料構
成であることができる。また、前記ゲート電極を構成す
る材料はタングステンシリサイド（ＷＳｉ）合金である
ことが好ましい。さらに、前記下層の低抵抗金属層と前
記ゲート電極の前記下部ゲート電極部との間には側壁絶
縁膜が充填形成されていることができる。また、前記ゲ
ート電極の前記下部ゲート電極部は側壁絶縁膜に被着し
て中央部に凹部を形成し、前記上層の低抵抗金属層は前
記上部ゲート電極部の上面から前記凹部内に連続的に形
成されていることができる。さらに、前記上部ゲ−ト電
極部の下面には前記半導体基板の表面と並行な部分を有
し、前記下層の低抵抗金属層は該並行な部分に被着形成
されていることができる。あるいは、前記上部ゲ−ト電
極部の下面は前記下部ゲート電極部から外端にいたるま
でテーパ形状に形成されており、該テーパ形状の下面の
全域にわたって前記下層の低抵抗金属層が被着形成され
ていることができる。この場合は、前記上部および下部
ゲート電極部のうち下部ゲート電極部のみに側壁絶縁膜
が被着形成されていることになる。ここで、前記下部ゲ
ート電極部は化合物半導体基板の動作層の表面とショッ
トキー接合を形成し、前記ソースおよびドレイン電極は
該化合物半導体基板のオーミックコンタクト層とオーミ
ック接続することが好ましい。
基板の上にゲート電極、ソース電極およびドレイン電極
を備えた電界効果トランジスタを有し、前記ゲート電極
は前記半導体基板の表面にショットキー接合する下部ゲ
ート電極部と前記半導体基板から離間して庇を形成する
上部ゲート電極部とからいわゆるＴ型ゲート電極となっ
ている半導体装置において、前記ゲート電極は高融点金
属を含む材料から構成され、前記ゲート電極の上部ゲー
ト電極部の上面に上層の低抵抗金属層を被着形成し、か
つ該上部ゲート電極部の下面に下層の低抵抗金属層を被
着形成した半導体装置にある。ここで、前記上層の低抵
抗金属層と前記ソース、ドレイン電極とは同一の材料構
成であることができる。また、前記ゲート電極を構成す
る材料はタングステンシリサイド（ＷＳｉ）合金である
ことが好ましい。さらに、前記下層の低抵抗金属層と前
記ゲート電極の前記下部ゲート電極部との間には側壁絶
縁膜が充填形成されていることができる。また、前記ゲ
ート電極の前記下部ゲート電極部は側壁絶縁膜に被着し
て中央部に凹部を形成し、前記上層の低抵抗金属層は前
記上部ゲート電極部の上面から前記凹部内に連続的に形
成されていることができる。さらに、前記上部ゲ−ト電
極部の下面には前記半導体基板の表面と並行な部分を有
し、前記下層の低抵抗金属層は該並行な部分に被着形成
されていることができる。あるいは、前記上部ゲ−ト電
極部の下面は前記下部ゲート電極部から外端にいたるま
でテーパ形状に形成されており、該テーパ形状の下面の
全域にわたって前記下層の低抵抗金属層が被着形成され
ていることができる。この場合は、前記上部および下部
ゲート電極部のうち下部ゲート電極部のみに側壁絶縁膜
が被着形成されていることになる。ここで、前記下部ゲ
ート電極部は化合物半導体基板の動作層の表面とショッ
トキー接合を形成し、前記ソースおよびドレイン電極は
該化合物半導体基板のオーミックコンタクト層とオーミ
ック接続することが好ましい。
【００１５】本発明の他の特徴は、動作層および該動作
層上のオ−ミックコンタクト層を有する化合物半導体基
板の該オーミックコンタクト層の全面上に絶縁物からな
るスペーサ層、次に低抵抗金属層、さらにゲート領域形
成用の開口部を有するホトレジスト膜を形成する工程
と、前記ホトレジスト膜をマスクにして前記低抵抗金属
層、前記スペーサ層および前記オーミックコタクト層を
順次エッチング除去してこれら３層に開口部を形成して
前記動作層を露出させる工程と、絶縁膜を全面上に設
け、異方性ドライエッチング法により前記３層の開口部
の側面のみに該絶縁膜を側壁絶縁膜として残置させる工
程と、前記側壁絶縁膜に囲まれて露出している前記動作
層の表面とショットキー接合を形成するゲート電極材を
被着する工程と、前記開口部の上方に位置しかつ該開口
部より大きな面積のゲート電極形成用のホトレジスト膜
を前記ゲート電極材上に選択的に形成する工程と、前記
ゲート電極形成用のホトレジスト膜をマスクにして前記
ゲート電極材、前記低抵抗金属層および前記スペーサ層
を順次エッチング除去して前記オーミックコンタクト層
を露出させる工程と、前記ゲート電極形成用のホトレジ
スト膜を除去した後、金属膜を堆積し、熱処理を行なっ
て前記オーミックコンタクト層にオーミック接続するソ
ースおよびドレイン電極を形成する工程とを有する半導
体装置の製造方法にある。
層上のオ−ミックコンタクト層を有する化合物半導体基
板の該オーミックコンタクト層の全面上に絶縁物からな
るスペーサ層、次に低抵抗金属層、さらにゲート領域形
成用の開口部を有するホトレジスト膜を形成する工程
と、前記ホトレジスト膜をマスクにして前記低抵抗金属
層、前記スペーサ層および前記オーミックコタクト層を
順次エッチング除去してこれら３層に開口部を形成して
前記動作層を露出させる工程と、絶縁膜を全面上に設
け、異方性ドライエッチング法により前記３層の開口部
の側面のみに該絶縁膜を側壁絶縁膜として残置させる工
程と、前記側壁絶縁膜に囲まれて露出している前記動作
層の表面とショットキー接合を形成するゲート電極材を
被着する工程と、前記開口部の上方に位置しかつ該開口
部より大きな面積のゲート電極形成用のホトレジスト膜
を前記ゲート電極材上に選択的に形成する工程と、前記
ゲート電極形成用のホトレジスト膜をマスクにして前記
ゲート電極材、前記低抵抗金属層および前記スペーサ層
を順次エッチング除去して前記オーミックコンタクト層
を露出させる工程と、前記ゲート電極形成用のホトレジ
スト膜を除去した後、金属膜を堆積し、熱処理を行なっ
て前記オーミックコンタクト層にオーミック接続するソ
ースおよびドレイン電極を形成する工程とを有する半導
体装置の製造方法にある。
【００１６】本発明の別の特徴は、動作層および該動作
層上のオ−ミックコンタクト層を有する化合物半導体基
板の該オーミックコンタクト層の全面上に絶縁物からな
るスペーサ層、次に低抵抗金属層、さらにその端部がテ
ーパ形状のゲート領域形成用の開口部を有するホトレジ
スト膜を形成する工程と、前記ホトレジスト膜をマスク
にして前記低抵抗金属層、前記スペーサ層および前記オ
ーミックコタクト層を順次エッチング除去してこれら３
層に開口部を形成して前記動作層を露出させ、かつ該低
抵抗金属層の開口部上端には前記ホトレジスト膜の開口
部のテーパ形状を転写したテーパ形状にする工程と、絶
縁膜を全面上に設け、異方性ドライエッチング法により
前記３層の開口部の側面のうち前記スペーサ層の開口部
の側面と前記オーミックコンタクト層の開口部の側面の
みに該絶縁膜を側壁絶縁膜として残置させる工程と、前
記側壁絶縁膜に囲まれて露出している前記動作層の表面
とショットキー接合を形成するゲート電極材を被着する
工程と、前記開口部の上方に位置しかつ該開口部より大
きな面積のゲート電極形成用のホトレジスト膜を前記ゲ
ート電極材上に選択的に形成する工程と、前記ゲート電
極形成用のホトレジスト膜をマスクにして前記ゲート電
極材、前記低抵抗金属層および前記スペーサ層を順次エ
ッチング除去して前記オーミックコンタクト層を露出さ
せる工程と、前記ゲート電極形成用のホトレジスト膜を
除去した後、金属膜を堆積し、熱処理を行なって前記オ
ーミックコンタクト層にオーミック接続するソースおよ
びドレイン電極を形成する工程とを有する半導体装置の
製造方法にある。
層上のオ−ミックコンタクト層を有する化合物半導体基
板の該オーミックコンタクト層の全面上に絶縁物からな
るスペーサ層、次に低抵抗金属層、さらにその端部がテ
ーパ形状のゲート領域形成用の開口部を有するホトレジ
スト膜を形成する工程と、前記ホトレジスト膜をマスク
にして前記低抵抗金属層、前記スペーサ層および前記オ
ーミックコタクト層を順次エッチング除去してこれら３
層に開口部を形成して前記動作層を露出させ、かつ該低
抵抗金属層の開口部上端には前記ホトレジスト膜の開口
部のテーパ形状を転写したテーパ形状にする工程と、絶
縁膜を全面上に設け、異方性ドライエッチング法により
前記３層の開口部の側面のうち前記スペーサ層の開口部
の側面と前記オーミックコンタクト層の開口部の側面の
みに該絶縁膜を側壁絶縁膜として残置させる工程と、前
記側壁絶縁膜に囲まれて露出している前記動作層の表面
とショットキー接合を形成するゲート電極材を被着する
工程と、前記開口部の上方に位置しかつ該開口部より大
きな面積のゲート電極形成用のホトレジスト膜を前記ゲ
ート電極材上に選択的に形成する工程と、前記ゲート電
極形成用のホトレジスト膜をマスクにして前記ゲート電
極材、前記低抵抗金属層および前記スペーサ層を順次エ
ッチング除去して前記オーミックコンタクト層を露出さ
せる工程と、前記ゲート電極形成用のホトレジスト膜を
除去した後、金属膜を堆積し、熱処理を行なって前記オ
ーミックコンタクト層にオーミック接続するソースおよ
びドレイン電極を形成する工程とを有する半導体装置の
製造方法にある。
【００１７】
【作用】かかる本発明によれば、上層の低抵抗金属層と
下層の低抵抗金属層との間に高融点金属を含む材料、例
えばＷＳｉ合金からなる耐熱材のゲート電極が介在して
全体でゲート電極構造を構成しているから、たとえ上層
の低抵抗金属層がオーミック金属として好適なＡｕＧｅ
合金で下層の低抵抗金属層がゲート抵抗の低減化に好適
なＡｕであっても熱処理により両者が反応してゲート電
極構造が変形して特性劣化が生ずることがない。
下層の低抵抗金属層との間に高融点金属を含む材料、例
えばＷＳｉ合金からなる耐熱材のゲート電極が介在して
全体でゲート電極構造を構成しているから、たとえ上層
の低抵抗金属層がオーミック金属として好適なＡｕＧｅ
合金で下層の低抵抗金属層がゲート抵抗の低減化に好適
なＡｕであっても熱処理により両者が反応してゲート電
極構造が変形して特性劣化が生ずることがない。
【００１８】
【実施例】以下、図面を参照して本発明を説明する。
【００１９】図１および図２は本発明の第１の実施例の
半導体装置およびその製造方法を製造工程順に示した断
面図である。
半導体装置およびその製造方法を製造工程順に示した断
面図である。
【００２０】まず図１（Ａ）において、半絶縁性ＧａＡ
ｓ基板１上にノンドープＧａＡｓ層２およびｎ型ＡｌＧ
ａＡｓ層３を順次エピタキシャル成長し、さらにｎ型Ａ
ｌＧａＡｓ層３の平坦な上面３１上にｎ+ 型ＧａＡｓ層
４をエピタキシャル成長して化合物半導体基板を構成す
る。ここでノンドープＧａＡｓ層２とｎ型ＡｌＧａＡｓ
層３とが動作層となり、両者によるヘテロ接合界面近傍
のノンドープＧａＡｓ層２内に２次元電子ガスが形成さ
れる。またｎ+ 型ＧａＡｓ層４はオーミックコンタクト
層となる。
ｓ基板１上にノンドープＧａＡｓ層２およびｎ型ＡｌＧ
ａＡｓ層３を順次エピタキシャル成長し、さらにｎ型Ａ
ｌＧａＡｓ層３の平坦な上面３１上にｎ+ 型ＧａＡｓ層
４をエピタキシャル成長して化合物半導体基板を構成す
る。ここでノンドープＧａＡｓ層２とｎ型ＡｌＧａＡｓ
層３とが動作層となり、両者によるヘテロ接合界面近傍
のノンドープＧａＡｓ層２内に２次元電子ガスが形成さ
れる。またｎ+ 型ＧａＡｓ層４はオーミックコンタクト
層となる。
【００２１】この化合物半導体基板の最上層であるｎ+
型ＧａＡｓ層４の上面に被着してスペーサ層５、例えば
膜厚２００ｎｍの絶縁膜ＳｉＯ2 を気相成長法等により
成長し、さらに低抵抗金属層材６、例えば膜厚６００ｎ
ｍの金（Ａｕ）を蒸着法等で形成し、その上にホトレジ
スト膜７を設け長さＬ1 が例えば６００ｎｍのゲート領
域形成用の開口部７１を形成する。
型ＧａＡｓ層４の上面に被着してスペーサ層５、例えば
膜厚２００ｎｍの絶縁膜ＳｉＯ2 を気相成長法等により
成長し、さらに低抵抗金属層材６、例えば膜厚６００ｎ
ｍの金（Ａｕ）を蒸着法等で形成し、その上にホトレジ
スト膜７を設け長さＬ1 が例えば６００ｎｍのゲート領
域形成用の開口部７１を形成する。
【００２２】次に図１（Ｂ）において、ホトレジスト膜
７をマスクにしてイオンミリング法あるいは異方性リア
クティブエッチング（ＲＩＥ）法により、低抵抗金属層
６に開口部６１を形成し、スペーサ層５に開口部５１を
形成し、ｎ+ 型ＧａＡｓ層４に開口部４１を形成してｎ
型ＡｌＧａＡｓ層３の上面３１を露出させる。この開口
部６１、５１、４１は開口部７１と同一の平面形状であ
る。
７をマスクにしてイオンミリング法あるいは異方性リア
クティブエッチング（ＲＩＥ）法により、低抵抗金属層
６に開口部６１を形成し、スペーサ層５に開口部５１を
形成し、ｎ+ 型ＧａＡｓ層４に開口部４１を形成してｎ
型ＡｌＧａＡｓ層３の上面３１を露出させる。この開口
部６１、５１、４１は開口部７１と同一の平面形状であ
る。
【００２３】次に図１（Ｃ）において、絶縁膜、例えば
気相成長法によりＳｉＯ2 膜を２００ｎｍの厚さに開口
部内を含めた全面に形成し、つぎに、ＣＦ4 ガスを用い
た異方性ＲＩＥ法により、低抵抗金属層材６の上面が露
出するまでエッチングして開口部６１、５１、４１の側
面のみにこの絶縁膜を側壁絶縁膜８Ｗとして残余させ
る。この工程によりゲート形成領域の開口長さＬ2 は２
００ｎｍ（６００ｎｍ−２×２００ｎｍ）となってｎ型
ＡｌＧａＡｓ層３の上面３１の部分３１Ａを露出させ
る。
気相成長法によりＳｉＯ2 膜を２００ｎｍの厚さに開口
部内を含めた全面に形成し、つぎに、ＣＦ4 ガスを用い
た異方性ＲＩＥ法により、低抵抗金属層材６の上面が露
出するまでエッチングして開口部６１、５１、４１の側
面のみにこの絶縁膜を側壁絶縁膜８Ｗとして残余させ
る。この工程によりゲート形成領域の開口長さＬ2 は２
００ｎｍ（６００ｎｍ−２×２００ｎｍ）となってｎ型
ＡｌＧａＡｓ層３の上面３１の部分３１Ａを露出させ
る。
【００２４】次に図２（Ａ）において、開口部内を含め
た全面にゲート電極材９として、例えば膜厚５０ｎｍの
タングステン・シリコン合金（ＷＳｉ）をスパッタリン
グ法で被着する。このゲート電極材９は、開口部内で側
壁絶縁膜８Ｗに囲まれて露出したｎ型ＡｌＧａＡｓ層３
の上面部分３１Ａに被着してショットキー接合（障壁）
を形成する。つぎに、所定のゲート電極形成領域上にホ
トレジスト膜１０を選択的に形成する。
た全面にゲート電極材９として、例えば膜厚５０ｎｍの
タングステン・シリコン合金（ＷＳｉ）をスパッタリン
グ法で被着する。このゲート電極材９は、開口部内で側
壁絶縁膜８Ｗに囲まれて露出したｎ型ＡｌＧａＡｓ層３
の上面部分３１Ａに被着してショットキー接合（障壁）
を形成する。つぎに、所定のゲート電極形成領域上にホ
トレジスト膜１０を選択的に形成する。
【００２５】次に図２（Ｂ）において、ホトレジスト膜
１０をマスクにして、ＣＦ4 を用いて異方性ＲＩＥ法に
より、ゲート電極材９、低抵抗金属層材６さらにスペー
サ層６をエッチングしてゲ−ト電極形成領域の外側に位
置しているｎ+ 型ＧａＡｓ層４の上表面を露出させる。
この工程でゲート電極材９からｎ型ＡｌＧａＡｓ層３の
上面３１とショットキー接合を形成するゲート金属９Ｇ
が形状形成され、低抵抗金属層材６から下層の低抵抗金
層層６Ｇが形状形成される。またスペーサ層５はサイド
エッチングにより低抵抗金層層６Ｇ下内にスペーサ５Ａ
として形成される。
１０をマスクにして、ＣＦ4 を用いて異方性ＲＩＥ法に
より、ゲート電極材９、低抵抗金属層材６さらにスペー
サ層６をエッチングしてゲ−ト電極形成領域の外側に位
置しているｎ+ 型ＧａＡｓ層４の上表面を露出させる。
この工程でゲート電極材９からｎ型ＡｌＧａＡｓ層３の
上面３１とショットキー接合を形成するゲート金属９Ｇ
が形状形成され、低抵抗金属層材６から下層の低抵抗金
層層６Ｇが形状形成される。またスペーサ層５はサイド
エッチングにより低抵抗金層層６Ｇ下内にスペーサ５Ａ
として形成される。
【００２６】ゲート電極９Ｇは、基板の表面すなわちｎ
型ＡｌＧａＡｓ層３の上面部分３１Ａとショットキー接
合して上面に対して実質的に垂直に上方に延在する下部
ゲート電極部９ＧＬとそこから横方向の成分を有して外
方向に延在する上部ゲート電極部９ＧＵとから、マッシ
ュルーム形状のいわゆるＴ型ゲート電極となる。ここで
下部および上部ゲート電極部の形状に厳密な特定はな
く、ゲート電極がショットキー接合する箇所（下面）か
らある程度上方に延在した後、ショットキー接合する箇
所より大きな面積となるように広がった形状の場合にＴ
型ゲート電極という。
型ＡｌＧａＡｓ層３の上面部分３１Ａとショットキー接
合して上面に対して実質的に垂直に上方に延在する下部
ゲート電極部９ＧＬとそこから横方向の成分を有して外
方向に延在する上部ゲート電極部９ＧＵとから、マッシ
ュルーム形状のいわゆるＴ型ゲート電極となる。ここで
下部および上部ゲート電極部の形状に厳密な特定はな
く、ゲート電極がショットキー接合する箇所（下面）か
らある程度上方に延在した後、ショットキー接合する箇
所より大きな面積となるように広がった形状の場合にＴ
型ゲート電極という。
【００２７】次に図２（Ｃ）において、基板の面に対し
て垂直方向からオーム性金属の金・ゲルマニウム（Ａｕ
・Ｇｅ）（下膜）／Ｎｉ（中間膜）／Ａｕ（上膜）構成
の複合膜１１を真空蒸着により、スペーサ層５Ａの膜厚
よりも薄い膜厚の例えば１３０ｎｍ被着し、熱処理を行
って露出したｎ+ 型ＧａＡｓ層４の上表面にオーミック
接続するソース電極１１Ｓおよびドレイン電極１１Ｄを
ゲート電極９Ｇおよび下層の低抵抗金属層６Ｇに対して
自己整合的に形成する。またこの工程でゲート電極９Ｇ
上に上記オーム性金属１１による上層の低抵抗金属層１
１Ｇが形成されて、ゲート電極９Ｇと下層の低抵抗金属
層６Ｇとこの上層の低抵抗金属ゲート層１１Ｇとにより
ゲート電極構造１５を構成する。
て垂直方向からオーム性金属の金・ゲルマニウム（Ａｕ
・Ｇｅ）（下膜）／Ｎｉ（中間膜）／Ａｕ（上膜）構成
の複合膜１１を真空蒸着により、スペーサ層５Ａの膜厚
よりも薄い膜厚の例えば１３０ｎｍ被着し、熱処理を行
って露出したｎ+ 型ＧａＡｓ層４の上表面にオーミック
接続するソース電極１１Ｓおよびドレイン電極１１Ｄを
ゲート電極９Ｇおよび下層の低抵抗金属層６Ｇに対して
自己整合的に形成する。またこの工程でゲート電極９Ｇ
上に上記オーム性金属１１による上層の低抵抗金属層１
１Ｇが形成されて、ゲート電極９Ｇと下層の低抵抗金属
層６Ｇとこの上層の低抵抗金属ゲート層１１Ｇとにより
ゲート電極構造１５を構成する。
【００２８】このゲート電極構造１５は、ゲート電極９
Ｇの上部ゲート電極部１５ＧＵの上面および下面にそれ
ぞれ上層および下層の低抵抗金属層１１Ｇ、６Ｇを被着
形成している。上記実施例の製造方法によれば下層の低
抵抗金属材６の膜厚を許容ゲート抵抗値に応じて設定す
ることにより必要のゲートの低抵抗化が実現することが
できる。そして上層の低抵抗金属層１１ＧのＡｕＧｅ合
金と下層の低抵抗金属層６ＧのＡｕとがゲート電極９Ｇ
のＷＳｉの存在により反応しないからゲート電極構造が
熱処理により変形することがない。
Ｇの上部ゲート電極部１５ＧＵの上面および下面にそれ
ぞれ上層および下層の低抵抗金属層１１Ｇ、６Ｇを被着
形成している。上記実施例の製造方法によれば下層の低
抵抗金属材６の膜厚を許容ゲート抵抗値に応じて設定す
ることにより必要のゲートの低抵抗化が実現することが
できる。そして上層の低抵抗金属層１１ＧのＡｕＧｅ合
金と下層の低抵抗金属層６ＧのＡｕとがゲート電極９Ｇ
のＷＳｉの存在により反応しないからゲート電極構造が
熱処理により変形することがない。
【００２９】また、ｎ型ＡｌＧａＡｓ層３の上面３１Ａ
に被着してショットキー接合を形成してソース・ドレイ
ン電極間の電流制御を行う下部ゲート電極部９ＧＬは、
そこから側壁絶縁膜８Ｗに被着して基板の主面に垂直に
延在し中心部分に上層の低抵抗金属層１１Ｇが充填して
いる。そして下層の低抵抗金属層６Ｇと下部ゲート電極
部９ＧＬとの間には側壁絶縁膜８Ｗが充填介在してお
り、上部ゲート電極部９ＧＵの端辺とそれに対向するソ
ース、ドレイン電極１１Ｓ、１１Ｄの端辺とが平面形状
で一致するようになっており、かつ下層の低抵抗金属層
６Ｇとソース、ドレイン電極１１Ｓ、１１Ｄとはスペー
サ層５Ａにより離間している。本発明の製造方法によれ
ばスペーサ層５の膜厚と電極材１１の膜厚とを制御する
ことにより、下層の低抵抗金属層６Ｇとソース、ドレイ
ン電極１１Ｓ、１１Ｄとの間の必要な絶縁耐圧を得るこ
とができる。
に被着してショットキー接合を形成してソース・ドレイ
ン電極間の電流制御を行う下部ゲート電極部９ＧＬは、
そこから側壁絶縁膜８Ｗに被着して基板の主面に垂直に
延在し中心部分に上層の低抵抗金属層１１Ｇが充填して
いる。そして下層の低抵抗金属層６Ｇと下部ゲート電極
部９ＧＬとの間には側壁絶縁膜８Ｗが充填介在してお
り、上部ゲート電極部９ＧＵの端辺とそれに対向するソ
ース、ドレイン電極１１Ｓ、１１Ｄの端辺とが平面形状
で一致するようになっており、かつ下層の低抵抗金属層
６Ｇとソース、ドレイン電極１１Ｓ、１１Ｄとはスペー
サ層５Ａにより離間している。本発明の製造方法によれ
ばスペーサ層５の膜厚と電極材１１の膜厚とを制御する
ことにより、下層の低抵抗金属層６Ｇとソース、ドレイ
ン電極１１Ｓ、１１Ｄとの間の必要な絶縁耐圧を得るこ
とができる。
【００３０】図３、図４および図５は本発明の第２の実
施例の半導体装置およびその製造方法を製造工程順に示
した断面図である。尚、図３、図４および図５において
図１および図２と同一もしくは類似の箇所は同じ符号で
示してあるから重複する説明はなるべく省略する。
施例の半導体装置およびその製造方法を製造工程順に示
した断面図である。尚、図３、図４および図５において
図１および図２と同一もしくは類似の箇所は同じ符号で
示してあるから重複する説明はなるべく省略する。
【００３１】図３（Ａ）において、低抵抗金属層材６上
のホトレジスト膜７に開口部７１の端部７２はテーパ
状、この実施例では円弧のテーパ状に形成されている。
このテーパ状の端部７２は、現像により開口部７１を形
成したあと通常のベーク条件（１００℃、３０分）より
高温のベーク条件、例えば１７０℃、３０分でベークす
ることにより形成することができる。
のホトレジスト膜７に開口部７１の端部７２はテーパ
状、この実施例では円弧のテーパ状に形成されている。
このテーパ状の端部７２は、現像により開口部７１を形
成したあと通常のベーク条件（１００℃、３０分）より
高温のベーク条件、例えば１７０℃、３０分でベークす
ることにより形成することができる。
【００３２】図３（Ｂ）において、ホトレジスト膜７を
マスクにして異方性ＲＩＥ法あるいはイオンミリング法
によりエッチングして、低抵抗金属材６に開口部６１
を、スペーサ層５に開口部５１を、ｎ+ 型ＧａＡｓ層４
に開口部４１を形成してｎ型ＡｌＧａＡｓ層３の上面３
１を露出させる。この際にホトレジスト膜７もその表面
からエッチング除去されていくから、最上層の低抵抗金
属材６に開口部６１の端部６２はホトレジスト膜７の開
口部５１の端部７２が転写されて円弧状のテーパ形状と
なる。
マスクにして異方性ＲＩＥ法あるいはイオンミリング法
によりエッチングして、低抵抗金属材６に開口部６１
を、スペーサ層５に開口部５１を、ｎ+ 型ＧａＡｓ層４
に開口部４１を形成してｎ型ＡｌＧａＡｓ層３の上面３
１を露出させる。この際にホトレジスト膜７もその表面
からエッチング除去されていくから、最上層の低抵抗金
属材６に開口部６１の端部６２はホトレジスト膜７の開
口部５１の端部７２が転写されて円弧状のテーパ形状と
なる。
【００３３】図３（Ｃ）において、開口部６１，５１，
４１内を含めて全面にＣＶＤ法により、例えばＳｉＯ2
等の絶縁膜８を１００ｎｍ程度の膜厚に形成する。この
膜厚は先の第１の実施例の場合の半分の膜厚である。
４１内を含めて全面にＣＶＤ法により、例えばＳｉＯ2
等の絶縁膜８を１００ｎｍ程度の膜厚に形成する。この
膜厚は先の第１の実施例の場合の半分の膜厚である。
【００３４】図４（Ａ）において、異方性ＲＩＥ法によ
り、絶縁膜８をエッチングして、スペーサ層５の開口部
５１の側面およびｎ+ 型ＧａＡｓ層４の開口部４１の側
面のみに側壁絶縁膜８Ｗとして残置させる。しかし低抵
抗金属層材６の開口部６１の端部６２は円弧状のために
絶縁膜８はエッチングされてしまい側壁絶縁膜は形成さ
れず、低抵抗金属層材６の開口部６１の側面は露出され
る。
り、絶縁膜８をエッチングして、スペーサ層５の開口部
５１の側面およびｎ+ 型ＧａＡｓ層４の開口部４１の側
面のみに側壁絶縁膜８Ｗとして残置させる。しかし低抵
抗金属層材６の開口部６１の端部６２は円弧状のために
絶縁膜８はエッチングされてしまい側壁絶縁膜は形成さ
れず、低抵抗金属層材６の開口部６１の側面は露出され
る。
【００３５】図４（Ｂ）において、ＷＳｉ合金のゲート
電極材９のゲート電極形成領域上にホトレジスト膜１０
を選択的に形成する。
電極材９のゲート電極形成領域上にホトレジスト膜１０
を選択的に形成する。
【００３６】図４（Ｃ）において、ホトレジスト膜１０
をマスクにして異方性ＲＩＥ法により、ゲート電極材
９、低抵抗金属層材６およびスペーサ層５をエッチング
することによりｎ+ 型ＧａＡｓ層４を露出する。
をマスクにして異方性ＲＩＥ法により、ゲート電極材
９、低抵抗金属層材６およびスペーサ層５をエッチング
することによりｎ+ 型ＧａＡｓ層４を露出する。
【００３７】図５において、基板に向けて上方よりオー
ミック金属１１を被着し、これを熱処理してｎ+ 型Ｇａ
Ａｓ層４にソース電極１１Ｓおよびドレイン電極１１Ｄ
を被着形成し、ゲート電極９Ｇ上に上層の低抵抗金属層
１１Ｄを被着形成する。
ミック金属１１を被着し、これを熱処理してｎ+ 型Ｇａ
Ａｓ層４にソース電極１１Ｓおよびドレイン電極１１Ｄ
を被着形成し、ゲート電極９Ｇ上に上層の低抵抗金属層
１１Ｄを被着形成する。
【００３８】以上のようにして得られる電界効果トラン
ジスタの下層の低抵抗金属層６Ｇは円弧状のテーパ形状
をしており、この低抵抗金属層６Ｇとゲート電極９Ｇと
の間には異方性ＲＩＥによる側壁絶縁膜が形成されない
ためにより一層ゲート抵抗が低減される効果がある。ま
た、下部ゲート電極部９ＧＬが短かいからゲート領域の
開口部の形成が容易であり、またゲート電極材９の被着
の均一性が向上する効果がある。この実施例においてテ
ーパ形状として円弧状を例示したがこれを直線傾斜状に
してもよい。
ジスタの下層の低抵抗金属層６Ｇは円弧状のテーパ形状
をしており、この低抵抗金属層６Ｇとゲート電極９Ｇと
の間には異方性ＲＩＥによる側壁絶縁膜が形成されない
ためにより一層ゲート抵抗が低減される効果がある。ま
た、下部ゲート電極部９ＧＬが短かいからゲート領域の
開口部の形成が容易であり、またゲート電極材９の被着
の均一性が向上する効果がある。この実施例においてテ
ーパ形状として円弧状を例示したがこれを直線傾斜状に
してもよい。
【００３９】上記第１および第２の実施例においてゲー
ト電極材９に含む高融点金属としてタングステン（Ｗ）
を例示したが、Ｗに代えてタンタル（Ｔａ）、チタン
（Ｔｉ）もしくはモリブデン（Ｍｏ）を用いることもで
きる。また、下層および上層の低抵抗金属材６，１１も
実施例の材料に限定されることなく、下層の低抵抗金属
材６はゲート電極材よりも比抵抗が低くかつ融点が低い
金属であり、上層の低抵抗金属材すなわちオ−ミック金
属１１はゲート電極材よりも比抵抗が低くかつ融点が低
く、また基板とオーミック接続が可能の金属であればよ
い。
ト電極材９に含む高融点金属としてタングステン（Ｗ）
を例示したが、Ｗに代えてタンタル（Ｔａ）、チタン
（Ｔｉ）もしくはモリブデン（Ｍｏ）を用いることもで
きる。また、下層および上層の低抵抗金属材６，１１も
実施例の材料に限定されることなく、下層の低抵抗金属
材６はゲート電極材よりも比抵抗が低くかつ融点が低い
金属であり、上層の低抵抗金属材すなわちオ−ミック金
属１１はゲート電極材よりも比抵抗が低くかつ融点が低
く、また基板とオーミック接続が可能の金属であればよ
い。
【００４０】
【発明の効果】以上説明したように本発明によれば、上
層の低抵抗金属層と下層の低抵抗金属層との間に高融点
金属を含む材料からなる耐熱材のゲート電極が介在して
全体でゲート電極構造を構成しているから、上層の低抵
抗金属層と下層の低抵抗金属層とが熱処理により反応し
てゲート電極構造が変形して特性劣化が発生することを
防止できる。また、本発明の製造方法によれば、下層の
低抵抗金属材の膜厚を許容ゲート抵抗値に応じて設定す
ることにより必要のゲートの低抵抗化が容易に実現する
ことができる。またスペーサ層の膜厚とオーミックコン
タクト用の電極材の膜厚とを制御することにより、下層
の低抵抗金属層とソース、ドレイン電極との間の必要な
絶縁耐圧を容易に得ることができる。
層の低抵抗金属層と下層の低抵抗金属層との間に高融点
金属を含む材料からなる耐熱材のゲート電極が介在して
全体でゲート電極構造を構成しているから、上層の低抵
抗金属層と下層の低抵抗金属層とが熱処理により反応し
てゲート電極構造が変形して特性劣化が発生することを
防止できる。また、本発明の製造方法によれば、下層の
低抵抗金属材の膜厚を許容ゲート抵抗値に応じて設定す
ることにより必要のゲートの低抵抗化が容易に実現する
ことができる。またスペーサ層の膜厚とオーミックコン
タクト用の電極材の膜厚とを制御することにより、下層
の低抵抗金属層とソース、ドレイン電極との間の必要な
絶縁耐圧を容易に得ることができる。
【図１】本発明の第１の実施例を製造工程順に示した断
面図である。
面図である。
【図２】図１の続きの工程を順に示した断面図である。
【図３】本発明の第２の実施例を製造工程順に示した断
面図である。
面図である。
【図４】図３の続きの工程を順に示した断面図である。
【図５】図４の続きの工程を示した断面図である。
【図６】従来技術を製造工程順に示した断面図である。
１ 半絶縁性ＧａＡｓ基板 ２ ノンドープＧａＡｓ層 ３ ｎ型ＡｌＧａＡｓ層 ４ ｎ+ 型ＧａＡｓ層 ５ スペーサ層 ５Ａ スペーサ ６ 低抵抗金属層材 ６Ｇ 下層の低抵抗金属層 ７，１０ ホトレジスト膜 ８ 絶縁膜 ８Ｗ 側壁絶縁膜 ９ ゲート電極材 ９Ｇ ゲート電極 ９ＧＵ 上部ゲート電極部 ９ＧＬ 下部ゲート電極部 １１ オーミックコンタクト用の金属 １１Ｇ 上層の低抵抗金属層 １１Ｓ ソース電極 １１Ｄ ドレイン電極 １５ ゲート電極構造 ２１ 半絶縁性ＧａＡｓ基板 ２２ ノンドープＧａＡｓ層 ２３ ｎ型ＡｌＧａＡｓ層 ２４ ｎ型ＧａＡｓ層 ２５Ｇ 金属膜 ２５Ｓ ソース電極 ２５Ｄ ドレイン電極 ２６ 第１の絶縁膜 ２６Ａ，２７Ａ 開口部 ２７，２９ ホトレジスト膜 ２８ 第２の絶縁膜 ２８Ｗ 側壁絶縁膜 ３０ ゲート電極用金属 ３０Ｇ ゲート電極 ３１ 上面 ３１Ａ ショットキ接合を形成する上面部分 ４１，５１，６１，７１ 開口部 ６２ 開口部６１の端部 ７２ 開口部７１の端部
Claims (11)
- 【請求項１】 半導体基板の上にゲート電極、ソース電
極およびドレイン電極を備えた電界効果トランジスタを
有し、前記ゲート電極は前記半導体基板の表面にショッ
トキー接合する下部ゲート電極部と前記半導体基板から
離間して庇を形成する上部ゲート電極部とからいわゆる
Ｔ型ゲート電極となっている半導体装置において、前記
ゲート電極は高融点金属を含む材料から構成され、前記
ゲート電極の上部ゲート電極部の上面に上層の低抵抗金
属層を被着形成し、かつ該上部ゲート電極部の下面に下
層の低抵抗金属層を被着形成したことを特徴とする半導
体装置。 - 【請求項２】 前記上層の低抵抗金属層と前記ソース、
ドレイン電極とは同一の材料構成であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記ゲート電極を構成する材料はタング
ステンシリサイド（ＷＳｉ）合金であることを特徴とす
る請求項１記載の半導体装置。 - 【請求項４】 前記下層の低抵抗金属層と前記ゲート電
極の前記下部ゲート電極部との間には側壁絶縁膜が充填
形成されていることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】 前記ゲート電極の前記下部ゲート電極部
は側壁絶縁膜に被着して中央部に凹部を形成し、前記上
層の低抵抗金属層は前記上部ゲート電極部の上面から前
記凹部内に連続的に形成されていることを特徴とする請
求項１記載の半導体装置。 - 【請求項６】 前記上部ゲ−ト電極部の下面には前記半
導体基板の表面と並行な部分を有し、前記下層の低抵抗
金属層は該並行な部分に被着形成されていることを特徴
とする請求項１記載の半導体装置。 - 【請求項７】 前記上部ゲ−ト電極部の下面は前記下部
ゲート電極部から外端にいたるまでテーパ形状に形成さ
れており、該テーパ形状の下面の全域にわたって前記下
層の低抵抗金属層が被着形成されていることを特徴とす
る請求項１記載の半導体装置。 - 【請求項８】 前記上部および下部ゲート電極部のうち
下部ゲート電極部のみに側壁絶縁膜が被着形成されてい
ることを特徴とする請求項７記載の半導体装置。 - 【請求項９】 前記下部ゲート電極部は化合物半導体基
板の動作層の表面とショットキー接合を形成し、前記ソ
ースおよびドレイン電極は該化合物半導体基板のオーミ
ックコンタクト層とオーミック接続することを特徴とす
る請求項１記載の半導体装置。 - 【請求項１０】 動作層および該動作層上のオ−ミック
コンタクト層を有する化合物半導体基板の該オーミック
コンタクト層の全面上に絶縁物からなるスペーサ層、次
に低抵抗金属層、さらにゲート領域形成用の開口部を有
するホトレジスト膜を形成する工程と、前記ホトレジス
ト膜をマスクにして前記低抵抗金属層、前記スペーサ層
および前記オーミックコタクト層を順次エッチング除去
してこれら３層に開口部を形成して前記動作層を露出さ
せる工程と、絶縁膜を全面上に設け、異方性ドライエッ
チング法により前記３層の開口部の側面のみに該絶縁膜
を側壁絶縁膜として残置させる工程と、前記側壁絶縁膜
に囲まれて露出している前記動作層の表面とショットキ
ー接合を形成するゲート電極材を被着する工程と、前記
開口部の上方に位置しかつ該開口部より大きな面積のゲ
ート電極形成用のホトレジスト膜を前記ゲート電極材上
に選択的に形成する工程と、前記ゲート電極形成用のホ
トレジスト膜をマスクにして前記ゲート電極材、前記低
抵抗金属層および前記スペーサ層を順次エッチング除去
して前記オーミックコンタクト層を露出させる工程と、
前記ゲート電極形成用のホトレジスト膜を除去した後、
金属膜を堆積し、熱処理を行なって前記オーミックコン
タクト層にオーミック接続するソースおよびドレイン電
極を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項１１】 動作層および該動作層上のオ−ミック
コンタクト層を有する化合物半導体基板の該オーミック
コンタクト層の全面上に絶縁物からなるスペーサ層、次
に低抵抗金属層、さらにその端部がテーパ形状のゲート
領域形成用の開口部を有するホトレジスト膜を形成する
工程と、前記ホトレジスト膜をマスクにして前記低抵抗
金属層、前記スペーサ層および前記オーミックコタクト
層を順次エッチング除去してこれら３層に開口部を形成
して前記動作層を露出させ、かつ該低抵抗金属層の開口
部上端には前記ホトレジスト膜の開口部のテーパ形状を
転写したテーパ形状にする工程と、絶縁膜を全面上に設
け、異方性ドライエッチング法により前記３層の開口部
の側面のうち前記スペーサ層の開口部の側面と前記オー
ミックコンタクト層の開口部の側面のみに該絶縁膜を側
壁絶縁膜として残置させる工程と、前記側壁絶縁膜に囲
まれて露出している前記動作層の表面とショットキー接
合を形成するゲート電極材を被着する工程と、前記開口
部の上方に位置しかつ該開口部より大きな面積のゲート
電極形成用のホトレジスト膜を前記ゲート電極材上に選
択的に形成する工程と、前記ゲート電極形成用のホトレ
ジスト膜をマスクにして前記ゲート電極材、前記低抵抗
金属層および前記スペーサ層を順次エッチング除去して
前記オーミックコンタクト層を露出させる工程と、前記
ゲート電極形成用のホトレジスト膜を除去した後、金属
膜を堆積し、熱処理を行なって前記オーミックコンタク
ト層にオーミック接続するソースおよびドレイン電極を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116398A JP2551380B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6116398A JP2551380B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07326632A JPH07326632A (ja) | 1995-12-12 |
| JP2551380B2 true JP2551380B2 (ja) | 1996-11-06 |
Family
ID=14686061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6116398A Expired - Lifetime JP2551380B2 (ja) | 1994-05-30 | 1994-05-30 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2551380B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505623B1 (ko) * | 1999-01-12 | 2005-08-03 | 삼성전자주식회사 | Ｌｄｄ 구조의 모스 트랜지스터 및 그 제조방법 |
| JP4339736B2 (ja) | 2004-04-06 | 2009-10-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
| CN105047548B (zh) * | 2015-06-13 | 2017-12-01 | 复旦大学 | 一种电子束曝光制备10纳米t型栅的方法 |
| JP2019050344A (ja) * | 2017-09-12 | 2019-03-28 | 住友電工デバイス・イノベーション株式会社 | 高電子移動度トランジスタの製造方法 |
-
1994
- 1994-05-30 JP JP6116398A patent/JP2551380B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07326632A (ja) | 1995-12-12 |
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