JPH08241983A - 耐熱ゲート・ヘテロ構造電界効果トランジスタおよびその方法 - Google Patents

耐熱ゲート・ヘテロ構造電界効果トランジスタおよびその方法

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JPH08241983A
JPH08241983A JP8029888A JP2988896A JPH08241983A JP H08241983 A JPH08241983 A JP H08241983A JP 8029888 A JP8029888 A JP 8029888A JP 2988896 A JP2988896 A JP 2988896A JP H08241983 A JPH08241983 A JP H08241983A
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バーノン・パトリック・オニール，ザ・セカンド
Jonathan K Abrokwah
ジョナサン・ケー・アブロクワ
Majid M Hashemi
マジッド・エム・ハセミ
Jenn-Hwa Huang
ジェン−ワ・ハング
Vijay K Nair
ビジェイ・ケー・ネア
Farideh Nikpourian
ファリデ・ニクポウリアン
Saied Nikoo Tehrani
セッド・ニッコー・テラニ
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Abstract

(57)【要約】 【課題】 少なくとも１つのパッシベーション層２０お
よび少なくとも１つのエッチング阻止層２２を含むヘテ
ロ構造電界効果トランジスタおよびその方法を提供す
る。 【解決手段】 エンハンスメント・モード，空乏モード
およびエンハンスメント・モード４４０と空乏モード４
６０の両方を有する兼用モードのデバイスは、わずかな
プロセス変更によって可能になる。耐熱ゲート４０およ
び非金耐熱オーム・コンタクト５２のメタライゼーショ
ンは、他の特徴と相俟って、リフトオフ法によらない金
属パターニングを可能にする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、ヘテロ構造電
界効果トランジスタ（ＨＦＥＴ：heterostructure fiel
d effect transistor)に関し、さらに詳しくは、非金オ
ーム・コンタクト・メタライゼーションを有するＨＦＥ
Ｔに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】ＨＦ
ＥＴは、電子ドリフト移動性および飽和速度などその優
れた電子伝達特性により、高速・高効率デバイスおよび
パワー集積回路に多用される可能性を秘めている。例え
ば、ＨＦＥＴは、セルラ電話において金属半導体電界効
果トランジスタにとって代わることができ、電源電圧を
６ボルトから３ボルトに低減でき、そのためバッテリ寿
命を延長し、セルラ電話の小型軽量化を可能にする。ヘ
テロ構造ＦＥＴ（電界効果トランジスタ）も、ガリウム
砒素（ＧａＡｓ）ＭＥＳＦＥＴに比べて正ゲート電圧振
幅および出力電力が大きいので、エンハンスメント・モ
ード（通常オフ）デバイスに適している。しかし、ＨＦ
ＥＴは既存の製造プロセスで固有の問題のためあまり広
く利用されなかった。特に、これらの問題として、第１
の問題点は、金ゲルマニウム／ニッケル／金（ＡｕＧｅ
／ＮｉＡｕ）などの非耐熱オーム・コンタクト・メタラ
イゼーションまたはチタン／金（Ｔｉ／Ａｕ）などの非
耐熱ゲート・コンタクト・メタライゼーションを利用す
るプロセスがある。これらの非耐熱コンタクト・メタラ
イゼーションは、金属ラナウェー(metal run-away)およ
び／または中間拡散(inter diffusion) により高電力デ
バイス用途では固有に信頼できなかった。第２の問題点
は、多くの場合、ＨＦＥＴの非ゲート領域（ゲート・コ
ンタクトとソース／ドレイン・コンタクトとの間）は、
以降の処理中に空気に触れると酸化しやすいアルミニウ
ム・ガリウム砒素（ＡｌＧａＡｓ）層であることであ
る。これは、これらの非ゲート表面におけるＡｌＧａＡ
ｓの酸化がデバイス性能を劣化させるので深刻な製造問
題となりうる。最後に、第３の問題点は、アルミニウム
の高モル濃度を有するドーピングされたＡｌＧａＡｓ層
で発生する欠陥によるキャリアの深いトラッピングを防
ぐために必要な３０％未満の低モル濃度ＡｌＧａＡｓ層
は、現在のプロセス技術で利用するのは困難なことであ
る。これは、アルミニウムの低モル濃度を有するこれら
のＡｌＧａＡｓ層により、高濃度にドーピングされたキ
ャップ層の極めて選択的なエッチングが非常に困難で、
再現性がないためである。
【０００３】
【課題を解決するための手段】従って、極めて安定し、
信頼性が高く、しかも製造しやすく、コンタクト抵抗の
低い非金を含有する耐熱オームおよびゲート・コンタク
ト・メタライゼーションを含む、ＨＦＥＴを製造する方
法が必要とされる。さらに、部位表面パッシベーション
および低モル濃度ＡｌＧａＡｓ供給層と整合性がある高
濃度にドーピングされた層の制御可能で再現性のあるエ
ッチングが必要とされる。そして最後に、エンハンスメ
ント・モードおよび空乏モード・デバイスの両方を含む
高信頼性・高性能ＨＦＥＴの製造方法が必要とされる。
【０００４】
【実施例】図１および本発明のすべての実施例において
示されるすべての材料層は、ＩＩＩＩ−Ｖ族化合物の実
質的に単結晶エピタキシャル成長半導体層である。当技
術分野で周知なように、これは各半導体層が下層と結晶
学的に整合性がある材料からなることを必要とする。こ
れらのエピタキシャル層は、ＭＯＣＶＤ(metal organic
chemical vapor deposition) ，ＭＢＥ(molecular bea
m epitaxy)またはＡＬＥ(atomic layer epitaxy)など任
意の周知のエピタキシャル成長方法によって成長でき、
図１に示す順序で成長される。
【０００５】耐熱ゲート・ヘテロ構造電界効果トランジ
スタの第１実施例の製造方法は、図１に示す構造から開
始する。この構造の基板は、ガリウム砒素（ＧａＡｓ）
半絶縁ウェハ基板１０である。バッファ層１２は、基板
１０の上に形成され、ＧａＡｓおよび／またはＧａＡｓ
／ＡｌＡｓ超格子(superlattice)からなる。次に、第１
アルミニウム・ガリウム砒素（ＡｌＧａＡｓ）供給層１
４は、層１２の上になるように形成され、ここで層１４
の厚さは一般に約３００ű１００Åである。ＡｌＧａ
Ａｓ供給層１４のモル濃度は、２０〜３０％の範囲内
で、好適な値は約２４％である。第１ＡｌＧａＡｓ供給
層１４は任意の層であり、その存在は最終的なデバイス
の性能条件によって決定される。従って、パワーＨＦＥ
Ｔなどの高性能デバイスでは、チャネル層において多数
の利用可能なキャリアを必要とする。任意である第１供
給層１４を含むことにより、チャネル層におけるキャリ
アの数が増加する。次に、一般に１４０ű６０Å厚で
あるインジウム・ガリウム砒素（ＩｎＧａＡｓ）チャネ
ル層１６が形成され、その次にＡｌＧａＡｓからなり３
００ű１００Å厚の第２供給層１８が形成される。一
般に、第１および第２供給層１４，１８はシリコン（Ｓ
ｉ）ドーピングされる。従って、第１シリコン・ドーピ
ングＡｌＧａＡｓ供給層１４のドーパント・シート濃度
(dopant sheetconcentration)は、通常約１Ｅ１２ａｔ
ｏｍｓ／ｃｍ2 であり、第２シリコン・ドーピングＡｌ
ＧａＡｓ供給層は約５Ｅ１２ａｔｏｍｓ／ｃｍ2 ある
が、当業者に理解されるように、これらのドーパント濃
度は特定のデバイスまたは製造条件に合わせて変えるこ
とができる。さらに、ドーパントは層１４，１８全体に
均等に分散させることができ、あるいは当技術分野で周
知なように、Ｓｉでプレーナ・ドーピングしてもよい。
約５０Å厚のＧａＡｓパッシベーション層２０は、第２
供給層１８の上になるように形成され、約２０Å厚のア
ルミニウム砒素（ＡｌＡｓ）エッチング阻止層２２は、
パッシベーション層２０の上になるように形成される。
最後に、Ｓｉ（一般に約７Ｅ１８ａｔｏｍｓ／ｃｍ3 ）
で高濃度にドーピングされたＧａＡｓキャップ(cap) 層
２４は、エッチング阻止層２２を覆うように形成され
る。高濃度にドーピングされたＧａＡｓキャップ層２４
の厚さは、少なくとも約７００Å厚である。他の厚さの
キャップ層も機能するが、少なくとも約７００Å厚の高
濃度にドーピングされたキャップ層が最適性能のために
必要なことが判明した。約１０００Åよりも厚い層はプ
ロセスの複雑さを増して、利点が損なわれ、また薄い層
はオーム抵抗を増加する。この最小厚さの重要性につい
ては以下で説明する。
【０００６】当業者に周知なように、図１に示す構造の
第１実施例について説明した半絶縁ウェハ基板上にある
複数の半導体層の組成は、利用可能な唯一の組成という
わけではない。他のＩＩＩ−Ｖ族化合物を代用して、上
記の機能を果たすことができる。ただし、異なる格子定
数によって生じる結晶学的な整合性の制限のため、別の
実施例を構成する材料の完全なセットの代用は、無作為
な代用よりも実際的である。例えば、図１の構造の別の
実施例は、リン化インジウム（Ｉｎｐ）半絶縁基板と、
アルミニウム・インジウム砒素であるバッファ層１２，
ＡｌＩｎＡｓである第１および第２パッシベーション層
１４，１８，ＩｎＧａＡｓであるチャネル層１６，Ｇａ
Ａｓであるパッシベーション層２０，ＡｌＡｓまたはＡ
ｌＩｎＡｓであるエッチング阻止層２２およびＩｎＧａ
Ａｓであるキャップ層２４でもよい。
【０００７】図２ないし図６は、本発明による空乏モー
ド・デバイスを製造するために必要な主要工程を示す。
理解しやすいように、プロセス工程を説明するため図１
に示す第１実施例の材料が用いられる。周知なように必
要なプロセス変更のみで、他の実施例の材料など他の材
料も容易に利用できることが当業者に明白である。従っ
て、そのようなすべての材料およびプロセス変更を包括
することは本発明の範囲内である。
【０００８】ここで図２を参照して、例えば窒化シリコ
ン（Ｓｉ3 Ｎ4 ）であるハード・マスク層３０が被着(d
eposite)され、パターニングされて、高濃度ドーピング
ＧａＡｓキャップ層２４の領域を露出した後の図１の構
造を示す。高濃度ドーピングＧａＡｓキャップ層２４の
一部はエッチングされ、エッジ部３４を有するゲート・
コンタクト領域３２を形成する。高濃度ドーピングＧａ
Ａｓキャップ層２４をエッチングすることは、ＡｌＡｓ
エッチング阻止層２２およびＧａＡｓパッシベーション
層２０の存在によって促進されることに留意されたい。
これら２つの層が存在しない場合、高濃度ドーピングＧ
ａＡｓキャップ層２４をエッチングすることにより、Ａ
ｌＧａＡｓ供給層１８が露出される。そうすると、高濃
度ドーピングＧａＡｓキャップ層２４のエッチングの制
御は、高濃度ドーピングＧａＡｓのエッチング・レート
とＡｌＧａＡｓのエッチング・レートとの比率に依存す
る。そのため、ＡｌＧａＡｓ供給層１８は、ＧａＡｓｓ
キャップ層２４において均等なエッチング開口部を設け
るために必要なプロセス・サイクルのオーバ・エッチン
グ部分中にある程度のエッチング破損を必然的に受け
る。さらに、当業者に理解されるように、ＡｌＧａＡｓ
におけるアルミニウムは酸化アルミニウム（Ａｌ2 Ｏ3
などのＡｌx Ｏy ）に容易に酸化されるので、いったん
露出されると、処理中に「特別な配慮(special care)」
を必要とする。しかし、実際の「特別な配慮」と条件の
間には固有のばらつきが常に存在するため、デバイス性
能の差，歩留りの低下およびコストの増加が必然的に発
生する。従って、「特別な配慮」を必要とするプロセス
の可能性は制限される。この第１実施例では、ＡｌＡｓ
エッチング阻止層２２は、同様なエッチング特性を有す
る２つの層間で選択性が最大となるようにエッチング・
プロセスを慎重に調整する必要性を省く役割を果たす。
ＧａＡｓパッシベーション層２０は、ＡｌＡｓエッチン
グ阻止層２２が除去されると、酸化障壁として機能し、
そのため他のプロセス・フローの「特別な配慮」条件を
排除し、また以下で説明するように第２の重要な機能を
果たす。従って、ＧａＡｓパッシベーション層２０およ
びＡｌＡｓエッチング阻止層２２の両方を含むことは、
従来のプロセスに比べて大きな利点を提供する。
【０００９】図３において、ＡｌＡｓエッチング阻止層
２２は領域３２から除去され、窒化チタン・タングステ
ン（ＴｉＷＮ）など耐熱金属が被着・パターニングさ
れ、ゲート・コンタクト領域３２の一部の上にあるゲー
ト・コンタクト４０を形成する。ゲート・コンタクト４
０のパターニングは、標準的なリソグラフィ方法および
エッチング方法を利用して行うことができる。ＧａＡｓ
パッシベーション層２０の存在がＴｉＷＮエッチング工
程中にＡｌＧａＡｓ供給層１８の酸化を防ぐので、ヘテ
ロ構造処理で必要とされる場合が多いリフトオフ方法は
本発明の本実施例では必要ない。従って、ＧａＡｓパッ
シベーション層２０の第２の重要な機能は、本発明の別
の大きな利点である。非リフトオフ金属パターニング
は、実質的により信頼性が高く、歩留りが高く、統計的
により有効である。従って、非リフトオフ金属パターニ
ングを利用できることは、製品の最終的な信頼性を改善
し、デバイスのばらつきを低減し、コスト節減に役立
つ。
【００１０】図４は、例えばＳｉ3 Ｎ4 の誘電層４２が
図３に示す構造の上になるように被着されることを示
す。オーム・コンタクト領域５０は誘電層４２内に定め
られることがわかる。当業者に周知な標準的なリソグラ
フィ方法およびエッチング方法を採用できる。
【００１１】図５を参照して、エッジ部５４を有する一
対のオーム・コンタクト５２を示し、このオーム・コン
タクト５２は、本第１実施例では、例えば、ニッケル・
ゲルマニウム・タングステン（ＮｉＧｅＷ）である非金
耐熱金属からなる。オーム・コンタクト５２は、当技術
分野で周知の任意の標準的な処理方法を利用して、被着
され、パターニングされ、エッチングされる。オーム・
コンタクト５２がパターニングされた後、一般に熱アニ
ールが施される。１実施例において、このアニールは、
約２０〜６０秒の間で構造物の温度を約５５０゜Ｃまで
上昇させる高速熱アニール（ＲＴＡ：rapid thermal an
neal）プロセスによって行われる。ただし、オーム・コ
ンタクト５２をアニールする任意の他の方法も利用でき
る。オーム・コンタクト領域５０およびオーム・コンタ
クト５２の配置は重要である。本発明では、参照番号５
１によって表されるオーム・ギャップは、一般に少なく
と約２μであり、オーム・コンタクト・エッジ部５４と
ゲート・コンタクト領域３２の隣接エッジ部３４との間
で測定される。この間隔の重要性については以下で説明
する。
【００１２】図６を参照して、厚い誘電層６０は、被着
されパターニングされる。厚い誘電層６０は、二酸化シ
リコン（ＳｉＯ2 ），Ｓｉ3 Ｎ4 または酸窒化物(oxyni
tride)材料からなり、これらはすべて誘電層として当技
術分野で周知である。開口部６２は、厚い誘電層６０を
なす材料に適した標準的なリソグラフィおよびエッチン
グ方法を利用してパターニングされ、エッチングされ
る。この次に、例えば、アルミニウムまたはある一般に
用いられるアルミニウム合金である相互接続金属７０の
被着およびパターニングが行われる。相互接続金属７０
のパターニングは、オーム・コンタクト５２およびゲー
ト・コンタクト４０など、耐熱ゲート・ヘテロ構造電界
効果トランジスタ素子に対する電気コンタクトを施す。
ここでも、相互接続金属７０の被着，パターニングおよ
びエッチングは、この特定の用途に適した標準的な半導
体製造プロセスによって達成される。
【００１３】図７は、本発明の理解に役立つ、第１実施
例の部分的に製造されたデバイスの例を示す。欠陥領域
８２は、ＧａＡｓキャップ層２４とＡｌＡｓエッチング
阻止層２２との界面においてオーム・コンタクト５２の
実質的に真下に蓄積して示される。この欠陥領域８２
は、ＮｉＧｅＷなど非金オーム・コンタクト金属に関連
するように思われるが、これはＮｉＧｅＡｕなどの金オ
ーム・コンタクト金属が採用されると現れないからであ
る。欠陥領域８２はオーム・コンタクト金属から金を除
去する結果であると考えられる。金は、ＧａＡｓと反応
してＡｕＧａ相を形成することが知られ、一方ニッケル
およびゲルマニウムは反応して、ＮｉＧｅＡｓ相を形成
する。しかし、金がタングステンなどの非反応元素と置
き換えられると、ガリウムはタングステンと反応せず、
ヘテロ接合部において堆積物として蓄積する。さらに、
欠陥領域８２は電気的に活性であり、この電気活性は空
乏領域８４を形成すると考えられる。図７が示すよう
に、欠陥領域８２および関連する空乏領域８４の形成は
ゲート領域３２への電流の出入りを矢印８０によって示
される経路に制限する。従って、電流が制限されると、
オーム抵抗はＮｉＧｅＡｕオーム金属を有する同等な構
造よりも増加する。しかし、図７に示すように、ＧａＡ
ｓキャップ層２４の厚さを少なくとも最小厚さに調整
し、かつオーム・ギャップ５１を少なくとも最小寸法に
維持することにより、金含有オーム金属で得られるオー
ム抵抗に等しいオーム抵抗が非金含有オーム金属で達成
できる。従って、オーム・コンタクトおよびゲート・コ
ンタクト領域の両方について非金耐熱コンタクト・メタ
ライゼーションの利点が達成される。
【００１４】前述のように、ＧａＡｓキャップ層２４の
厚さは、少なくとも約７００Åであり、オーム・ギャッ
プ５１は一般に少なくとも２μであることが判明した。
図８は、ＧａＡｓキャップ層２４の厚さおよびオーム・
ギャップ５１の寸法と、オーム抵抗との間の関係を示す
グラフである。ｙ軸はオーム単位で、ｘ軸はミクロン
（μ）単位である。曲線８９は、ＮｉＧｅＷオーム・コ
ンタクト金属を有する５００ÅのＧａＡｓキャップ層２
４を表し、曲線８７は、ＮｉＧｅＷオーム・コンタクト
金属を有する１０００ÅのＧａＡｓキャップ層２４を表
す。曲線８５は、ＮｉＧｅＡｕオーム・コンタクト金属
を有する５００ÅのＧａＡｓキャップ層２４を表す。従
って、曲線８７，８９を比較すると、ＮｉＧｅＷメタラ
イゼーションについて、オーム抵抗は、薄いＧａＡｓキ
ャップ層を用いると高くなることが明らかである。さら
に、オーム抵抗は、曲線８９の場合約３．５μまで、ま
た曲線８７の場合約２．５μまで、オーム・ギャップ５
１の寸法が小さくなってもほとんど変化しないことが曲
線８７，８９からわかる。オーム・ギャップ５１の寸法
がこれらの値以下になると、オーム抵抗は増加し始め
る。一方、相対的に平坦な曲線８５は、キャップ厚さと
オームギャップとの間のそのような関係を示さず、ここ
で使用オーム・コンタクト金属は金を含有する。従っ
て、非金ＮｉＧｅＷメタライゼーションの改善された信
頼性および製造性を活用するためには、ＧａＡｓキャッ
プ層２４の厚さは少なくとも約７００Åであり、オーム
・ギャップ５１の寸法は少なくとも２μでなければなら
ない。
【００１５】本発明の別の実施例において、図１と同様
なＩＩＩ−Ｖ族半導体層を有する構造から製造される第
２ヘテロ構造電子デバイスを図９に示す。この構造の基
板は、ＧａＡｓ半絶縁基板１００である。バッファ層１
２０は、ＧａＡｓおよび／またはＧａＡｓ／ＡｌＡｓ超
格子から基板１００の上に形成される。次に、第１Ａｌ
ＧａＡｓ供給層１４０は、バッファ層１２０の上になる
ように形成され、ここで第１供給層１４０の厚さは一般
に約３００ű１００Åである。第１ＡｌＧａＡｓ供給
層１４０のモル濃度は、２０〜３０％の範囲内で、好適
な値は約２４％である。一般に１４０ű６０Åの厚さ
のＩｎＧａＡｓチャネル層１６０が形成され、その次に
２００ű１００Åの厚さの第２ＡｌＧａＡｓ供給層１
８０が形成される。一般に、第１および第２供給層１４
０，１８０はともにシリコン（Ｓｉ）ドーピングされ、
同じ化学量である。第１供給層１４０のドーパント・シ
ート濃度は通常約１Ｅ１２ａｔｏｍｓ／ｃｍ2 で、第２
供給層１８０は約５Ｅ１２ａｔｏｍｓ／ｃｍ2 である
が、当業者に理解されるように、これらのドーパント濃
度は変えることができる。約５０Å厚である第１ＧａＡ
ｓパッシベーション層２００は、第２供給層１８０の上
になるように形成され、約２０Å厚の第１ＡｌＡｓエッ
チング阻止層２２０は、第１パッシベーション層２００
の上になるように形成される。約５０Å厚である第２Ｇ
ａＡｓパッシベーション層２０１は、第１エッチング阻
止層２２０の上になるように形成され、約２０Å厚の第
２ＡｌＡｓエッチング阻止層２２１は、第２パッシベー
ション層２０１の上になるように形成される。最後に、
Ｓｉで高濃度にＮ＋ドーピングされた（一般に約５Ｅ１
８ａｔｏｍ／ｃｍ3 ）ＧａＡｓまたはＩｎＧａＡｓキャ
ップ層２４０は、第２エッチング阻止層２２１を覆うよ
うに形成される。ＧａＡｓキャップ層２４の厚さは少な
くとも約７００Åであり、一般に約７００〜１０００Å
の範囲内である。
【００１６】図１の構造の説明でわかるように、図９で
説明した層の組成は利用可能な唯一の組成ではないこと
が当業者に理解される。例えば、図９の構造の別の実施
例は、ＩｎＰ半絶縁基板と、ＡｌＩｎＡｓであるバッフ
ァ層１２０，ＡｌＩｎＡｓである第１および第２供給層
１４０，１８０，ＩｎＧａＡｓであるチャネル層１６
０，ＧａＡｓである第１および第２パッシベーション層
２００，２０１，ＡｌＡｓまたはＡｌＩｎＡｓである第
１および第２エッチング阻止層２２０，２２１およびＩ
ｎＧａＡｓであるキャップ層でもよい。
【００１７】図１０ないし図１３は、少なくとも１つの
空乏モード・デバイスおよび少なくとも１つのエンハン
スメント・モード・デバイスを有する本発明の別の実施
例を製造するために必要な主要工程を示す。図１０を参
照して、例えばＳｉ3 Ｎ4 であるハード・マスク層３０
０が被着されパターニングされて、高濃度ドーピングＧ
ａＡｓキャップ層２４０の領域を露出し、次にエッチン
グされて、第１および第２エッジ部３４０，３４１を有
する第１および第２ゲート・コンタクト領域３２０，３
２１、ならびに分離領域４８０を形成した後の図９の構
造を示す。第１ゲート・コンタクト領域３２０は空乏モ
ード・デバイス領域４４０の一部であり、第２ゲート・
コンタクト領域３２１はエンハンスメント・モード・デ
バイス領域４６０の一部であることに留意されたい。さ
らに、第１および第２ゲート・コンタクト領域３２０，
３２１ならびに開口分離領域４８０を露出するために必
要なエッチングは、２つの主要工程で行われることが明
らかである。第１工程において、すべての３つの領域４
４０，４６０，４８０は、ＡｌＡｓエッチング阻止層２
２０を露出する第１段階までエッチングされる。第２工
程において、領域４４０はマスキング材料（図示せず）
で保護され、追加エッチングが施されて、領域４６０，
４８０においてＡｌＡｓエッチング阻止層２２１を露出
する。ＡｌＡｓエッチング阻止層２２０，２２１の存在
はこの処理を促進することに留意されたい。
【００１８】図１１において、ＡｌＡｓエッチング阻止
層２２０，２２１はゲート・コンタクト領域３２０，３
２１から除去される。誘電層３００が除去され、ＴｉＷ
Ｎなどの耐熱金属層が被着およびパターニングされて、
第１および第２ゲート・コンタクト領域３２０，３２１
の部分をそれぞれ被覆する第１および第２ゲート・コン
タクト４００，４０１を形成し、Ｎ＋注入領域４６５が
形成される。耐熱ゲート金属を被着・パターニングして
第１および第２ゲート・コンタクト４００，４０１を形
成することは、第１実施例で説明した標準的な被着，リ
ソグラフィおよびエッチング方法を利用して行われる。
第１および第２ゲート・コンタクト４００，４０１を形
成した後、５００ÅのＳｉ3 Ｎ4 などの薄い注入スクリ
ーン層が被着され、例えばフォトレジストである注入マ
スクが被着およびパターニングされて、エンハンスメン
ト・モード・デバイス領域４６０（ともに図示せず）の
みを露出する。Ｎ＋注入領域４６５は、追加マスキング
要素として機能するゲート・コンタクト４０１を利用し
て、一般にシリコン注入で形成され、そのため図示のよ
うにドーパントの適正配置が確保される。シリコン注入
は、約５０〜１０Ｋｅｖのエネルギで行われ、約６Ｅ１
３ａｔｏｍｓ／ｃｍ2 のドーパント・シート濃度が得ら
れるが、当業者に周知なように、他のドーパントおよび
ドーパント濃度も利用できる。注入マスクの除去の後、
Ｎ＋注入領域４６５はアニールされ、ドーパントを活性
化する。一般に、約３０〜６０秒で少なくとも約８００
゜Ｃまで上昇された温度でＲＴＡアニールが採用される
が、所望のドーパント活性化を生じる任意の他のアニー
ル方法も利用できる。図１１に示すように、アニール工
程の次に、一般的に各注入領域４６５は、少なくとも
０．５μだけ第２ゲート・コンタクト領域３２１を覆
う。注入されたドーパントは、エンハンスメント・モー
ドＦＥＴの低アクセス抵抗となる。
【００１９】図１２は、分離注入領域４８５，誘電層４
２０ならびに第１および第２オーム・コンタクト５２
０，５２１の図１１の構造への追加を示す。注入マスク
は被着され（図示せず）、パターニングされて、分離領
域４８０における分離注入領域４８５の形成を可能にす
る。前述したＮ＋注入の場合と同様に、分離注入領域４
８５を形成するために採用されるドーパントの性質，濃
度および注入エネルギはすべて、当業者に理解されるよ
うに、特定の条件を満たすように調整される要素であ
る。一般に、酸素（Ｏ2 ）が分離ドーパントとして利用
されるが、ホウ素（Ｂ）または水素原子（Ｈ）も利用で
きる。ドーパント濃度の均等性は良好な絶縁特性を達成
するために重要なので、採用される注入プロセスは、一
般に、異なるエネルギ・レベルで施される一連の２つま
たは３つの注入である。従って、まずそれぞれ９０，１
８０および３６０ＫｅＶで３つの注入を行うことによ
り、分離注入領域４８５全体において、約５Ｅ１２ａｔ
ｏｍｓ／ｃｍ2 の均等なＯ2 ドーパント・シート濃度が
得られる。この時点で、注入マスクは除去され、誘電層
４２０が被着される。誘電層４２０は、例えばＳｉＯ2
など任意の適切な誘電材料である。誘電層４２０の形成
の次に、適宜標準的なリソグラフィおよびエッチング方
法を利用して、第１および第２コンタクト領域５００，
５０１が形成される。第１および第２オーム・コンタク
ト領域５００，５０１が形成されると、たとえば、Ｎｉ
ＧｅＷなど非金オーム金属は、誘電層４２０ならびに第
１および第２コンタクト領域５００，５０１の上になる
ように被着される。次に、非金オーム金属はパターニン
グされて、第１および第２オーム・コンタクト５２０，
５２１を形成する。第１および第２オーム・コンタクト
５２０，５２１が形成されると、一般に熱アニールが施
される。本発明の本実施例では、分離注入領域４８５な
らびに第１および第２オーム・コンタクト５２０，５２
１のアニールは、構造物の温度を約２０〜６０秒の間で
約５５０゜まで上昇させるＲＴＡプロセスを利用して行
われる。一般にこのアニール工程は、第１および第２オ
ーム・コンタクト５２０，５２１がアニールされるとの
同時に、分離注入領域におけるドーパントを活性化させ
るために用いられるが、分離注入領域４８５の形成直後
の独立したアニールも行うことができる。また、第１実
施例の場合と同様に、第１および第２オーム・コンタク
ト領域５００，５０１ならびに第１および第２オーム・
コンタクト５２０，５２１の配置は、一般に少なくとも
約２μであるオーム・ギャップ（図７においてギャップ
５１として示される）を維持するだけでなく、Ｎ＋注入
領域４６５が第２オーム・コンタクト５２１に重複しな
いようにするために重要である。
【００２０】ここで図１３を参照して、厚い誘電層６０
０は、誘電層４２０ならびに第１および第２オーム・コ
ンタクト５２０，５２１の上になるように被着される。
厚い誘電層６００は、ＳｉＯ2 ，Ｓｉ3 Ｎ4 または酸窒
化物材料からなってもよく、これらはすべて当技術分野
において誘電層として周知である。開口部６２０は、厚
い誘電層６００をなす材料に適した標準的なリソグラフ
ィおよびエッチング方法を利用してパターニングおよび
エッチングされる。図１３に示すように、第１および第
２オーム・コンタクト５２０，５２１ならびに第１およ
び第２ゲート・コンタクト４００，４０１のそれぞれ
は、その上に形成された開口部６２０を有する。次に、
例えば、アルミニウムまたは一般に利用されるアルミニ
ウム合金である相互接続金属７００が形成され、パター
ニングされる。この場合も、相互接続金属７００の被
着，パターニングおよびエッチングは、この特定の用途
に適した標準的な半導体製造プロセスによって達成され
る。一般に、相互接続金属７００のパターンは、例え
ば、第１および第２オーム・コンタクト５２０，５２１
や第１および第２ゲート・コンタクト４００，４０１な
ど、電気コンタクトを必要とするヘテロ構造電界効果ト
ランジスタ素子への電気コンタクトのバックボーンとな
ることに留意されたい。
【００２１】以上、上記の説明および図面から、高性能
・高信頼性ヘテロ構造電界効果トランジスタを製造する
新規な方法が提供されたことが理解される。また、本発
明の実施例によるヘテロ構造電子デバイス構造は、従来
得られなかった製造性の利点を提供する。さらに、以上
の説明および図面は、実質的に１つの均等なプロセスに
よって、空乏モード，エンハンスメント・モード，空乏
およびエンハンスメント兼用モードのデバイスを製造で
きることが明らかである。この処理の一貫性は、製造プ
ロセスを大幅に簡略化し、業界が要求する歩留りの向上
に伴う低コスト化を可能にする。第１実施例を参照し
て、第１の利点は、エッチング阻止層２２およびパッシ
ベーション層２０の形成によって得られる。これらの層
により、ゲート領域３２の形成だけでなく、ゲート・コ
ンタクト４０を形成するために標準的な半導体リソグラ
フィおよびエッチング方法の利用においてプロセス自由
度が向上し、そのため金属リフトオフ法の必要がなくな
る。オーム・コンタクト５２およびゲート・コンタクト
４０の両方に非金耐熱金属を利用することは、金属ラナ
ウェーまたは中間拡散による信頼性の問題を解消する。
最後に、最小厚さを有する高濃度ドーピングされたキャ
ップ層２４の発見およびその利用と、最小寸法のギャッ
プ５１を有するオーム・コンタクト５２の形成とが相俟
って、説明した方法で非金耐熱金属を利用することが可
能になる。
【図面の簡単な説明】
【図１】本発明の１実施例において形成される複数の層
を示す図である。
【図２】本発明の１実施例においてＨＦＥＴを製造する
プロセスにおける工程を示す図である。
【図３】本発明の１実施例においてＨＦＥＴを製造する
プロセスにおける工程を示す図である。
【図４】本発明の１実施例においてＨＦＥＴを製造する
プロセスにおける工程を示す図である。
【図５】本発明の１実施例においてＨＦＥＴを製造する
プロセスにおける工程を示す図である。
【図６】本発明の１実施例においてＨＦＥＴを製造する
プロセスにおける工程を示す図である。
【図７】好適な実施例のＨＦＥＴにおいて形成される欠
陥を示す図である。
【図８】キャップ層の各厚さについてオーム・ギャップ
とオーム抵抗との間の関係を示すグラフである。
【図９】本発明の別の実施例において形成される複数の
層を示す図である。
【図１０】図９の実施例においてＨＦＥＴを製造するプ
ロセスにおける工程を示す図である。
【図１１】図９の実施例においてＨＦＥＴを製造するプ
ロセスにおける工程を示す図である。
【図１２】図９の実施例においてＨＦＥＴを製造するプ
ロセスにおける工程を示す図である。
【図１３】図９の実施例においてＨＦＥＴを製造するプ
ロセスにおける工程を示す図である。
【符号の説明】
１０ ＧａＡｓ半絶縁ウェハ基板 １２ バッファ層 １４ 第１ＡｌＧａＡｓ供給層 １６ ＩｎＧａＡｓチャネル層 １８ 第２供給層 ２０ パッシベーション層 ２２ ＡｌＡｓエッチング阻止層 ２４ ＧａＡｓキャップ層 ３０ 窒化シリコン・ハードマスク層 ３２ ゲート・コンタクト層 ３４ エッジ部 ４０ ゲート・コンタクト ４２ 誘電層 ５０ オーム・コンタクト領域 ５１ オーム・ギャップ ５２ オーム・コンタクト ５４ エッジ部 ６０ 誘電層 ６２ 開口部 ７０ 相互接続金属 ８２ 欠陥領域 ８４ 空乏領域 １００ ＧａＡｓ半絶縁基板 １２０ バッファ層 １４０ 第１ＡｌＧａＡｓ供給層 １６０ ＩｎＧａＡｓチャネル層 １８０ 第２ＡｌＧａＡｓ供給層 ２００ パッシベーション層 ２０１ パッシベーション層 ２２０ 第１ＡｌＡｓエッチング阻止層 ２２１ 第２ＡｌＡｓエッチング阻止層 ２４０ キャップ層 ３００ ハード・マスク層 ３２０ 第１ゲート・コンタクト領域 ３２１ 第２ゲート・コンタクト領域 ３４０ 第１エッジ部 ３４１ 第２エッジ部 ４００ 第１ゲート・コンタクト ４０１ 第２ゲート・コンタクト ４２０ 誘電層 ４４０ 空乏モード・デバイス領域 ４６０ エンハンスメント・モード・デバイス領域 ４６５ Ｎ＋注入領域 ４８０ 分離領域 ４８５ 分離注入領域 ５００ 第１コンタクト領域 ５０１ 第２コンタクト領域 ５２０ 第１オーム・コンタクト ５２１ 第２オーム・コンタクト ６００ 厚い誘電層 ６２０ 開口部 ７００ 相互接続金属
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/872 (72)発明者 ジョナサン・ケー・アブロクワ アメリカ合衆国アリゾナ州テンピ、イース ト・ランチ・ロード1963 (72)発明者 マジッド・エム・ハセミ アメリカ合衆国アリゾナ州テンピ、イース ト・グアダループ101−１、1849 (72)発明者 ジェン−ワ・ハング アメリカ合衆国アリゾナ州ギルバート、ウ エスト・タラ・ドライブ1426 (72)発明者 ビジェイ・ケー・ネア アメリカ合衆国アリゾナ州メサ、イース ト・ファンテイン・ストリート2646 (72)発明者 ファリデ・ニクポウリアン アメリカ合衆国アリゾナ州フェニックス、 イースト・アウワトキー・ドライブ4225 (72)発明者 セッド・ニッコー・テラニ アメリカ合衆国アリゾナ州スコッツデー ル、イースト・サン・アルフレド・ドライ ブ8602

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 耐熱ゲート・ヘテロ構造電界効果トラン
    ジスタの製造方法であって：ＧａＡｓ半絶縁ウェハ基板
    （１０）を設ける段階であって、前記半絶縁ウェハ基板
    （１０）の上に、バッファ層（１２），ＩｎＧａＡｓチ
    ャネル層（１６）、シリコン・ドーピングＡｌＧａＡｓ
    供給層（１４），ＧａＡｓパッシベーション層（２
    ０），ＡｌＡｓエッチング阻止層（２２）および高濃度
    ドーピングＧａＡｓキャップ層（２４）を設け、前記高
    濃度ドーピングＧａＡｓキャップ層（２４）が少なくと
    も約７００Å厚である、段階；前記高濃度ドーピングＧ
    ａＡｓキャップ層（２４）の一部を選択的にエッチング
    し、前記ＡｌＡｓエッチング阻止層（２２）上でエッチ
    ングを停止し、次に前記ＡｌＡｓエッチング阻止層（２
    ２）を除去して、前記ＧａＡｓパッシベーション層（２
    ０）を露出することにより、ゲート・コンタクト領域
    （３２）を形成する段階；耐熱金属を堆積およびパター
    ニングする段階であって、ゲート・コンタクト（４０）
    が前記ゲート・コンタクト領域（３２）内に形成され
    る、段階；前記高濃度ドーピングＧａＡｓキャップ層
    （２４）の上に誘電層（４２）を堆積およびパターニン
    グする段階であって、前記ゲート・コンタクト（４０）
    に隣接したオーム・コンタクト領域（５０）を前記誘電
    層（４２）に開口する段階；および前記オーム・コンタ
    クト領域（５０）の上にオーム・コンタクト（５２）を
    堆積およびパターニングする段階であって、前記オーム
    ・コンタクト（５２）は非金耐熱金属からなる、段階；
    によって構成されることを特徴とする方法。
  2. 【請求項２】 耐熱ゲート・ヘテロ構造電界効果トラン
    ジスタであって：半絶縁ウェハ基板（１０）；バッファ
    層（１２），第１供給層（１４），チャネル層（１
    ６），第２供給層（１８），パッシベーション層（２
    ０），エッチング阻止層（２２）および高濃度ドーピン
    グ・キャップ層（２４）の順番で、前記半絶縁ウェハ基
    板（１０）の上にある複数の半導体層であって、各半導
    体層はＩＩＩ−Ｖ族化合物からなる、複数の半導体層；
    前記複数の半導体層のうち前記高濃度ドーピング・キャ
    ップ層（２４）および前記エッチング阻止層（２２）の
    部分をエッチングすることにより形成されるゲート・コ
    ンタクト領域（３２）；前記ゲート・コンタクト領域
    （３２）内に形成されるゲート・コンタクト（４０）で
    あって、耐熱金属からなるゲート・コンタクト（４
    ０）；および前記高濃度ドーピング・キャップ層（２
    ４）の上に設けられるオーム・コンタクト（５２）であ
    って、非金耐熱金属からなるオーム・コンタクト（５
    ２）；によって構成されることを特徴とする耐熱ゲート
    ・ヘテロ構造電界効果トランジスタ。
  3. 【請求項３】 ヘテロ構造電界効果トランジスタであっ
    て：半絶縁ウェハ基板（１００）’ＩＩＩ−Ｖ族化合物
    からなり、前記半絶縁ウェハ基板の上にある複数の半導
    体層であって、前記複数の半導体層は、バッファ層（１
    ２０），第１供給層（１４０），チャネル層（１６
    ０），第２供給層（１８０），第１パッシベーション層
    （２０１），第１エッチング阻止層（２２１），第２パ
    ッシベーション層（２００），第２エッチング阻止層
    （２２０）および高濃度ドーピング・キャップ層（２４
    ０）の順番に形成される、複数の半導体層；誘電層（４
    ２０）の部分を除去することにより形成される第１オー
    ム・コンタクト領域（５００）；２つの第１オーム・コ
    ンタクト領域（５００）の間に設けられる第１ゲート・
    コンタクト領域（３２０）であって、前記第１ゲート・
    コンタクト領域（３２０）は、前記高濃度ドーピング・
    キャップ層（２４０）および前記第２エッチング阻止層
    （２２０）の部分を除去することにより形成される、第
    １ゲート・コンタクト領域（３２０）；誘電層（４２
    ０）の部分を除去することにより形成される第２オーム
    ・コンタクト領域（５０１）；２つの第２オーム・コン
    タクト領域（５０１）の間に設けられる第２ゲート・コ
    ンタクト領域（３２１）であって、前記第２ゲート・コ
    ンタクト領域（３２１）は、前記高濃度ドーピング・キ
    ャップ層（２４０），前記第２エッチング阻止層（２２
    ０）、前記第２パッシベーション層（２００）および前
    記第１エッチング阻止層（２２１）の部分を除去するこ
    とにより形成される、第２ゲート・コンタクト層（３２
    １）；前記第１ゲート・コンタクト領域（３２０）内に
    設けられる第１ゲート・コンタクト（４００）と、前記
    第２ゲート・コンタクト領域（３２１）内に設けられる
    第２ゲート・コンタクト（４０１）；前記第１オーム・
    コンタクト領域（５００）の上にある第１オーム・コン
    タクト（５２０）であって、前記第１オーム・コンタク
    ト（５２０）は、前記第１ゲート・コンタクト領域（３
    ２０）のエッジ部から少なくとも２μだけ離間される、
    第１オーム・コンタクト（５２０）；前記第２オーム・
    コンタクト領域（５０１）の上にある第２オーム・コン
    タクト（５２１）であって、前記第２オーム・コンタク
    ト（５２１）は、前記第２ゲート・コンタクト領域（３
    ２１）のエッジ部から少なくとも２μだけ離間される、
    第２オーム・コンタクト（５２１）；前記第２ゲート・
    コンタクト（４０１）と前記第２オーム・コンタクト
    （５２１）との間に実質的に設けられる注入領域（４６
    ５）であって、各注入領域（４６５）は、少なくとも約
    ０．５μだけ前記第２ゲート・コンタクト領域（３２
    １）に重複し、かつ前記第２オーム・コンタクト（５２
    １）に重複しない、注入領域（４６５）；およびヘテロ
    構造電界効果トランジスタ素子への電気コンタクトとな
    る相互接続金属（７００）のパターン；によって構成さ
    れることを特徴とするヘテロ構造電界効果トランジス
    タ。
JP8029888A 1995-02-06 1996-01-24 耐熱ゲート・ヘテロ構造電界効果トランジスタおよびその方法 Pending JPH08241983A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US384050 1995-02-06
US08/384,050 US5739557A (en) 1995-02-06 1995-02-06 Refractory gate heterostructure field effect transistor

Publications (1)

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