JPH08241983A - 耐熱ゲート・ヘテロ構造電界効果トランジスタおよびその方法 - Google Patents
耐熱ゲート・ヘテロ構造電界効果トランジスタおよびその方法Info
- Publication number
- JPH08241983A JPH08241983A JP8029888A JP2988896A JPH08241983A JP H08241983 A JPH08241983 A JP H08241983A JP 8029888 A JP8029888 A JP 8029888A JP 2988896 A JP2988896 A JP 2988896A JP H08241983 A JPH08241983 A JP H08241983A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- contact
- ohmic contact
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 42
- 230000005669 field effect Effects 0.000 title claims abstract description 16
- 125000005842 heteroatom Chemical group 0.000 title 1
- 238000005530 etching Methods 0.000 claims abstract description 32
- 238000002161 passivation Methods 0.000 claims abstract description 26
- 238000004519 manufacturing process Methods 0.000 claims abstract description 22
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 41
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 239000007943 implant Substances 0.000 claims description 26
- 239000010931 gold Substances 0.000 claims description 22
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 21
- 229910052737 gold Inorganic materials 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 15
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 8
- 150000001875 compounds Chemical class 0.000 claims description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 27
- 238000001465 metallisation Methods 0.000 abstract description 8
- 230000002265 prevention Effects 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 37
- MDPILPRLPQYEEN-UHFFFAOYSA-N aluminium arsenide Chemical compound [As]#[Al] MDPILPRLPQYEEN-UHFFFAOYSA-N 0.000 description 20
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical group [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 19
- 239000002019 doping agent Substances 0.000 description 18
- 238000002955 isolation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 11
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000008901 benefit Effects 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000000137 annealing Methods 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 238000004151 rapid thermal annealing Methods 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000003877 atomic layer epitaxy Methods 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 235000017399 Caesalpinia tinctoria Nutrition 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 240000002329 Inga feuillei Species 0.000 description 1
- -1 NiGeW Chemical class 0.000 description 1
- 241000233805 Phoenix Species 0.000 description 1
- 241000388430 Tara Species 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000027756 respiratory electron transport chain Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
- H01L21/28581—Deposition of Schottky electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/452—Ohmic electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Junction Field-Effect Transistors (AREA)
- Element Separation (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
よび少なくとも1つのエッチング阻止層22を含むヘテ
ロ構造電界効果トランジスタおよびその方法を提供す
る。 【解決手段】 エンハンスメント・モード,空乏モード
およびエンハンスメント・モード440と空乏モード4
60の両方を有する兼用モードのデバイスは、わずかな
プロセス変更によって可能になる。耐熱ゲート40およ
び非金耐熱オーム・コンタクト52のメタライゼーショ
ンは、他の特徴と相俟って、リフトオフ法によらない金
属パターニングを可能にする。
Description
界効果トランジスタ(HFET:heterostructure fiel
d effect transistor)に関し、さらに詳しくは、非金オ
ーム・コンタクト・メタライゼーションを有するHFE
Tに関する。
ETは、電子ドリフト移動性および飽和速度などその優
れた電子伝達特性により、高速・高効率デバイスおよび
パワー集積回路に多用される可能性を秘めている。例え
ば、HFETは、セルラ電話において金属半導体電界効
果トランジスタにとって代わることができ、電源電圧を
6ボルトから3ボルトに低減でき、そのためバッテリ寿
命を延長し、セルラ電話の小型軽量化を可能にする。ヘ
テロ構造FET(電界効果トランジスタ)も、ガリウム
砒素(GaAs)MESFETに比べて正ゲート電圧振
幅および出力電力が大きいので、エンハンスメント・モ
ード(通常オフ)デバイスに適している。しかし、HF
ETは既存の製造プロセスで固有の問題のためあまり広
く利用されなかった。特に、これらの問題として、第1
の問題点は、金ゲルマニウム/ニッケル/金(AuGe
/NiAu)などの非耐熱オーム・コンタクト・メタラ
イゼーションまたはチタン/金(Ti/Au)などの非
耐熱ゲート・コンタクト・メタライゼーションを利用す
るプロセスがある。これらの非耐熱コンタクト・メタラ
イゼーションは、金属ラナウェー(metal run-away)およ
び/または中間拡散(inter diffusion) により高電力デ
バイス用途では固有に信頼できなかった。第2の問題点
は、多くの場合、HFETの非ゲート領域(ゲート・コ
ンタクトとソース/ドレイン・コンタクトとの間)は、
以降の処理中に空気に触れると酸化しやすいアルミニウ
ム・ガリウム砒素(AlGaAs)層であることであ
る。これは、これらの非ゲート表面におけるAlGaA
sの酸化がデバイス性能を劣化させるので深刻な製造問
題となりうる。最後に、第3の問題点は、アルミニウム
の高モル濃度を有するドーピングされたAlGaAs層
で発生する欠陥によるキャリアの深いトラッピングを防
ぐために必要な30%未満の低モル濃度AlGaAs層
は、現在のプロセス技術で利用するのは困難なことであ
る。これは、アルミニウムの低モル濃度を有するこれら
のAlGaAs層により、高濃度にドーピングされたキ
ャップ層の極めて選択的なエッチングが非常に困難で、
再現性がないためである。
信頼性が高く、しかも製造しやすく、コンタクト抵抗の
低い非金を含有する耐熱オームおよびゲート・コンタク
ト・メタライゼーションを含む、HFETを製造する方
法が必要とされる。さらに、部位表面パッシベーション
および低モル濃度AlGaAs供給層と整合性がある高
濃度にドーピングされた層の制御可能で再現性のあるエ
ッチングが必要とされる。そして最後に、エンハンスメ
ント・モードおよび空乏モード・デバイスの両方を含む
高信頼性・高性能HFETの製造方法が必要とされる。
示されるすべての材料層は、IIII−V族化合物の実
質的に単結晶エピタキシャル成長半導体層である。当技
術分野で周知なように、これは各半導体層が下層と結晶
学的に整合性がある材料からなることを必要とする。こ
れらのエピタキシャル層は、MOCVD(metal organic
chemical vapor deposition) ,MBE(molecular bea
m epitaxy)またはALE(atomic layer epitaxy)など任
意の周知のエピタキシャル成長方法によって成長でき、
図1に示す順序で成長される。
スタの第1実施例の製造方法は、図1に示す構造から開
始する。この構造の基板は、ガリウム砒素(GaAs)
半絶縁ウェハ基板10である。バッファ層12は、基板
10の上に形成され、GaAsおよび/またはGaAs
/AlAs超格子(superlattice)からなる。次に、第1
アルミニウム・ガリウム砒素(AlGaAs)供給層1
4は、層12の上になるように形成され、ここで層14
の厚さは一般に約300ű100Åである。AlGa
As供給層14のモル濃度は、20〜30%の範囲内
で、好適な値は約24%である。第1AlGaAs供給
層14は任意の層であり、その存在は最終的なデバイス
の性能条件によって決定される。従って、パワーHFE
Tなどの高性能デバイスでは、チャネル層において多数
の利用可能なキャリアを必要とする。任意である第1供
給層14を含むことにより、チャネル層におけるキャリ
アの数が増加する。次に、一般に140ű60Å厚で
あるインジウム・ガリウム砒素(InGaAs)チャネ
ル層16が形成され、その次にAlGaAsからなり3
00ű100Å厚の第2供給層18が形成される。一
般に、第1および第2供給層14,18はシリコン(S
i)ドーピングされる。従って、第1シリコン・ドーピ
ングAlGaAs供給層14のドーパント・シート濃度
(dopant sheetconcentration)は、通常約1E12at
oms/cm2 であり、第2シリコン・ドーピングAl
GaAs供給層は約5E12atoms/cm2 ある
が、当業者に理解されるように、これらのドーパント濃
度は特定のデバイスまたは製造条件に合わせて変えるこ
とができる。さらに、ドーパントは層14,18全体に
均等に分散させることができ、あるいは当技術分野で周
知なように、Siでプレーナ・ドーピングしてもよい。
約50Å厚のGaAsパッシベーション層20は、第2
供給層18の上になるように形成され、約20Å厚のア
ルミニウム砒素(AlAs)エッチング阻止層22は、
パッシベーション層20の上になるように形成される。
最後に、Si(一般に約7E18atoms/cm3 )
で高濃度にドーピングされたGaAsキャップ(cap) 層
24は、エッチング阻止層22を覆うように形成され
る。高濃度にドーピングされたGaAsキャップ層24
の厚さは、少なくとも約700Å厚である。他の厚さの
キャップ層も機能するが、少なくとも約700Å厚の高
濃度にドーピングされたキャップ層が最適性能のために
必要なことが判明した。約1000Åよりも厚い層はプ
ロセスの複雑さを増して、利点が損なわれ、また薄い層
はオーム抵抗を増加する。この最小厚さの重要性につい
ては以下で説明する。
第1実施例について説明した半絶縁ウェハ基板上にある
複数の半導体層の組成は、利用可能な唯一の組成という
わけではない。他のIII−V族化合物を代用して、上
記の機能を果たすことができる。ただし、異なる格子定
数によって生じる結晶学的な整合性の制限のため、別の
実施例を構成する材料の完全なセットの代用は、無作為
な代用よりも実際的である。例えば、図1の構造の別の
実施例は、リン化インジウム(Inp)半絶縁基板と、
アルミニウム・インジウム砒素であるバッファ層12,
AlInAsである第1および第2パッシベーション層
14,18,InGaAsであるチャネル層16,Ga
Asであるパッシベーション層20,AlAsまたはA
lInAsであるエッチング阻止層22およびInGa
Asであるキャップ層24でもよい。
ド・デバイスを製造するために必要な主要工程を示す。
理解しやすいように、プロセス工程を説明するため図1
に示す第1実施例の材料が用いられる。周知なように必
要なプロセス変更のみで、他の実施例の材料など他の材
料も容易に利用できることが当業者に明白である。従っ
て、そのようなすべての材料およびプロセス変更を包括
することは本発明の範囲内である。
ン(Si3 N4 )であるハード・マスク層30が被着(d
eposite)され、パターニングされて、高濃度ドーピング
GaAsキャップ層24の領域を露出した後の図1の構
造を示す。高濃度ドーピングGaAsキャップ層24の
一部はエッチングされ、エッジ部34を有するゲート・
コンタクト領域32を形成する。高濃度ドーピングGa
Asキャップ層24をエッチングすることは、AlAs
エッチング阻止層22およびGaAsパッシベーション
層20の存在によって促進されることに留意されたい。
これら2つの層が存在しない場合、高濃度ドーピングG
aAsキャップ層24をエッチングすることにより、A
lGaAs供給層18が露出される。そうすると、高濃
度ドーピングGaAsキャップ層24のエッチングの制
御は、高濃度ドーピングGaAsのエッチング・レート
とAlGaAsのエッチング・レートとの比率に依存す
る。そのため、AlGaAs供給層18は、GaAss
キャップ層24において均等なエッチング開口部を設け
るために必要なプロセス・サイクルのオーバ・エッチン
グ部分中にある程度のエッチング破損を必然的に受け
る。さらに、当業者に理解されるように、AlGaAs
におけるアルミニウムは酸化アルミニウム(Al2 O3
などのAlx Oy )に容易に酸化されるので、いったん
露出されると、処理中に「特別な配慮(special care)」
を必要とする。しかし、実際の「特別な配慮」と条件の
間には固有のばらつきが常に存在するため、デバイス性
能の差,歩留りの低下およびコストの増加が必然的に発
生する。従って、「特別な配慮」を必要とするプロセス
の可能性は制限される。この第1実施例では、AlAs
エッチング阻止層22は、同様なエッチング特性を有す
る2つの層間で選択性が最大となるようにエッチング・
プロセスを慎重に調整する必要性を省く役割を果たす。
GaAsパッシベーション層20は、AlAsエッチン
グ阻止層22が除去されると、酸化障壁として機能し、
そのため他のプロセス・フローの「特別な配慮」条件を
排除し、また以下で説明するように第2の重要な機能を
果たす。従って、GaAsパッシベーション層20およ
びAlAsエッチング阻止層22の両方を含むことは、
従来のプロセスに比べて大きな利点を提供する。
22は領域32から除去され、窒化チタン・タングステ
ン(TiWN)など耐熱金属が被着・パターニングさ
れ、ゲート・コンタクト領域32の一部の上にあるゲー
ト・コンタクト40を形成する。ゲート・コンタクト4
0のパターニングは、標準的なリソグラフィ方法および
エッチング方法を利用して行うことができる。GaAs
パッシベーション層20の存在がTiWNエッチング工
程中にAlGaAs供給層18の酸化を防ぐので、ヘテ
ロ構造処理で必要とされる場合が多いリフトオフ方法は
本発明の本実施例では必要ない。従って、GaAsパッ
シベーション層20の第2の重要な機能は、本発明の別
の大きな利点である。非リフトオフ金属パターニング
は、実質的により信頼性が高く、歩留りが高く、統計的
により有効である。従って、非リフトオフ金属パターニ
ングを利用できることは、製品の最終的な信頼性を改善
し、デバイスのばらつきを低減し、コスト節減に役立
つ。
図3に示す構造の上になるように被着されることを示
す。オーム・コンタクト領域50は誘電層42内に定め
られることがわかる。当業者に周知な標準的なリソグラ
フィ方法およびエッチング方法を採用できる。
対のオーム・コンタクト52を示し、このオーム・コン
タクト52は、本第1実施例では、例えば、ニッケル・
ゲルマニウム・タングステン(NiGeW)である非金
耐熱金属からなる。オーム・コンタクト52は、当技術
分野で周知の任意の標準的な処理方法を利用して、被着
され、パターニングされ、エッチングされる。オーム・
コンタクト52がパターニングされた後、一般に熱アニ
ールが施される。1実施例において、このアニールは、
約20〜60秒の間で構造物の温度を約550゜Cまで
上昇させる高速熱アニール(RTA:rapid thermal an
neal)プロセスによって行われる。ただし、オーム・コ
ンタクト52をアニールする任意の他の方法も利用でき
る。オーム・コンタクト領域50およびオーム・コンタ
クト52の配置は重要である。本発明では、参照番号5
1によって表されるオーム・ギャップは、一般に少なく
と約2μであり、オーム・コンタクト・エッジ部54と
ゲート・コンタクト領域32の隣接エッジ部34との間
で測定される。この間隔の重要性については以下で説明
する。
されパターニングされる。厚い誘電層60は、二酸化シ
リコン(SiO2 ),Si3 N4 または酸窒化物(oxyni
tride)材料からなり、これらはすべて誘電層として当技
術分野で周知である。開口部62は、厚い誘電層60を
なす材料に適した標準的なリソグラフィおよびエッチン
グ方法を利用してパターニングされ、エッチングされ
る。この次に、例えば、アルミニウムまたはある一般に
用いられるアルミニウム合金である相互接続金属70の
被着およびパターニングが行われる。相互接続金属70
のパターニングは、オーム・コンタクト52およびゲー
ト・コンタクト40など、耐熱ゲート・ヘテロ構造電界
効果トランジスタ素子に対する電気コンタクトを施す。
ここでも、相互接続金属70の被着,パターニングおよ
びエッチングは、この特定の用途に適した標準的な半導
体製造プロセスによって達成される。
例の部分的に製造されたデバイスの例を示す。欠陥領域
82は、GaAsキャップ層24とAlAsエッチング
阻止層22との界面においてオーム・コンタクト52の
実質的に真下に蓄積して示される。この欠陥領域82
は、NiGeWなど非金オーム・コンタクト金属に関連
するように思われるが、これはNiGeAuなどの金オ
ーム・コンタクト金属が採用されると現れないからであ
る。欠陥領域82はオーム・コンタクト金属から金を除
去する結果であると考えられる。金は、GaAsと反応
してAuGa相を形成することが知られ、一方ニッケル
およびゲルマニウムは反応して、NiGeAs相を形成
する。しかし、金がタングステンなどの非反応元素と置
き換えられると、ガリウムはタングステンと反応せず、
ヘテロ接合部において堆積物として蓄積する。さらに、
欠陥領域82は電気的に活性であり、この電気活性は空
乏領域84を形成すると考えられる。図7が示すよう
に、欠陥領域82および関連する空乏領域84の形成は
ゲート領域32への電流の出入りを矢印80によって示
される経路に制限する。従って、電流が制限されると、
オーム抵抗はNiGeAuオーム金属を有する同等な構
造よりも増加する。しかし、図7に示すように、GaA
sキャップ層24の厚さを少なくとも最小厚さに調整
し、かつオーム・ギャップ51を少なくとも最小寸法に
維持することにより、金含有オーム金属で得られるオー
ム抵抗に等しいオーム抵抗が非金含有オーム金属で達成
できる。従って、オーム・コンタクトおよびゲート・コ
ンタクト領域の両方について非金耐熱コンタクト・メタ
ライゼーションの利点が達成される。
厚さは、少なくとも約700Åであり、オーム・ギャッ
プ51は一般に少なくとも2μであることが判明した。
図8は、GaAsキャップ層24の厚さおよびオーム・
ギャップ51の寸法と、オーム抵抗との間の関係を示す
グラフである。y軸はオーム単位で、x軸はミクロン
(μ)単位である。曲線89は、NiGeWオーム・コ
ンタクト金属を有する500ÅのGaAsキャップ層2
4を表し、曲線87は、NiGeWオーム・コンタクト
金属を有する1000ÅのGaAsキャップ層24を表
す。曲線85は、NiGeAuオーム・コンタクト金属
を有する500ÅのGaAsキャップ層24を表す。従
って、曲線87,89を比較すると、NiGeWメタラ
イゼーションについて、オーム抵抗は、薄いGaAsキ
ャップ層を用いると高くなることが明らかである。さら
に、オーム抵抗は、曲線89の場合約3.5μまで、ま
た曲線87の場合約2.5μまで、オーム・ギャップ5
1の寸法が小さくなってもほとんど変化しないことが曲
線87,89からわかる。オーム・ギャップ51の寸法
がこれらの値以下になると、オーム抵抗は増加し始め
る。一方、相対的に平坦な曲線85は、キャップ厚さと
オームギャップとの間のそのような関係を示さず、ここ
で使用オーム・コンタクト金属は金を含有する。従っ
て、非金NiGeWメタライゼーションの改善された信
頼性および製造性を活用するためには、GaAsキャッ
プ層24の厚さは少なくとも約700Åであり、オーム
・ギャップ51の寸法は少なくとも2μでなければなら
ない。
なIII−V族半導体層を有する構造から製造される第
2ヘテロ構造電子デバイスを図9に示す。この構造の基
板は、GaAs半絶縁基板100である。バッファ層1
20は、GaAsおよび/またはGaAs/AlAs超
格子から基板100の上に形成される。次に、第1Al
GaAs供給層140は、バッファ層120の上になる
ように形成され、ここで第1供給層140の厚さは一般
に約300ű100Åである。第1AlGaAs供給
層140のモル濃度は、20〜30%の範囲内で、好適
な値は約24%である。一般に140ű60Åの厚さ
のInGaAsチャネル層160が形成され、その次に
200ű100Åの厚さの第2AlGaAs供給層1
80が形成される。一般に、第1および第2供給層14
0,180はともにシリコン(Si)ドーピングされ、
同じ化学量である。第1供給層140のドーパント・シ
ート濃度は通常約1E12atoms/cm2 で、第2
供給層180は約5E12atoms/cm2 である
が、当業者に理解されるように、これらのドーパント濃
度は変えることができる。約50Å厚である第1GaA
sパッシベーション層200は、第2供給層180の上
になるように形成され、約20Å厚の第1AlAsエッ
チング阻止層220は、第1パッシベーション層200
の上になるように形成される。約50Å厚である第2G
aAsパッシベーション層201は、第1エッチング阻
止層220の上になるように形成され、約20Å厚の第
2AlAsエッチング阻止層221は、第2パッシベー
ション層201の上になるように形成される。最後に、
Siで高濃度にN+ドーピングされた(一般に約5E1
8atom/cm3 )GaAsまたはInGaAsキャ
ップ層240は、第2エッチング阻止層221を覆うよ
うに形成される。GaAsキャップ層24の厚さは少な
くとも約700Åであり、一般に約700〜1000Å
の範囲内である。
説明した層の組成は利用可能な唯一の組成ではないこと
が当業者に理解される。例えば、図9の構造の別の実施
例は、InP半絶縁基板と、AlInAsであるバッフ
ァ層120,AlInAsである第1および第2供給層
140,180,InGaAsであるチャネル層16
0,GaAsである第1および第2パッシベーション層
200,201,AlAsまたはAlInAsである第
1および第2エッチング阻止層220,221およびI
nGaAsであるキャップ層でもよい。
空乏モード・デバイスおよび少なくとも1つのエンハン
スメント・モード・デバイスを有する本発明の別の実施
例を製造するために必要な主要工程を示す。図10を参
照して、例えばSi3 N4 であるハード・マスク層30
0が被着されパターニングされて、高濃度ドーピングG
aAsキャップ層240の領域を露出し、次にエッチン
グされて、第1および第2エッジ部340,341を有
する第1および第2ゲート・コンタクト領域320,3
21、ならびに分離領域480を形成した後の図9の構
造を示す。第1ゲート・コンタクト領域320は空乏モ
ード・デバイス領域440の一部であり、第2ゲート・
コンタクト領域321はエンハンスメント・モード・デ
バイス領域460の一部であることに留意されたい。さ
らに、第1および第2ゲート・コンタクト領域320,
321ならびに開口分離領域480を露出するために必
要なエッチングは、2つの主要工程で行われることが明
らかである。第1工程において、すべての3つの領域4
40,460,480は、AlAsエッチング阻止層2
20を露出する第1段階までエッチングされる。第2工
程において、領域440はマスキング材料(図示せず)
で保護され、追加エッチングが施されて、領域460,
480においてAlAsエッチング阻止層221を露出
する。AlAsエッチング阻止層220,221の存在
はこの処理を促進することに留意されたい。
層220,221はゲート・コンタクト領域320,3
21から除去される。誘電層300が除去され、TiW
Nなどの耐熱金属層が被着およびパターニングされて、
第1および第2ゲート・コンタクト領域320,321
の部分をそれぞれ被覆する第1および第2ゲート・コン
タクト400,401を形成し、N+注入領域465が
形成される。耐熱ゲート金属を被着・パターニングして
第1および第2ゲート・コンタクト400,401を形
成することは、第1実施例で説明した標準的な被着,リ
ソグラフィおよびエッチング方法を利用して行われる。
第1および第2ゲート・コンタクト400,401を形
成した後、500ÅのSi3 N4 などの薄い注入スクリ
ーン層が被着され、例えばフォトレジストである注入マ
スクが被着およびパターニングされて、エンハンスメン
ト・モード・デバイス領域460(ともに図示せず)の
みを露出する。N+注入領域465は、追加マスキング
要素として機能するゲート・コンタクト401を利用し
て、一般にシリコン注入で形成され、そのため図示のよ
うにドーパントの適正配置が確保される。シリコン注入
は、約50〜10Kevのエネルギで行われ、約6E1
3atoms/cm2 のドーパント・シート濃度が得ら
れるが、当業者に周知なように、他のドーパントおよび
ドーパント濃度も利用できる。注入マスクの除去の後、
N+注入領域465はアニールされ、ドーパントを活性
化する。一般に、約30〜60秒で少なくとも約800
゜Cまで上昇された温度でRTAアニールが採用される
が、所望のドーパント活性化を生じる任意の他のアニー
ル方法も利用できる。図11に示すように、アニール工
程の次に、一般的に各注入領域465は、少なくとも
0.5μだけ第2ゲート・コンタクト領域321を覆
う。注入されたドーパントは、エンハンスメント・モー
ドFETの低アクセス抵抗となる。
20ならびに第1および第2オーム・コンタクト52
0,521の図11の構造への追加を示す。注入マスク
は被着され(図示せず)、パターニングされて、分離領
域480における分離注入領域485の形成を可能にす
る。前述したN+注入の場合と同様に、分離注入領域4
85を形成するために採用されるドーパントの性質,濃
度および注入エネルギはすべて、当業者に理解されるよ
うに、特定の条件を満たすように調整される要素であ
る。一般に、酸素(O2 )が分離ドーパントとして利用
されるが、ホウ素(B)または水素原子(H)も利用で
きる。ドーパント濃度の均等性は良好な絶縁特性を達成
するために重要なので、採用される注入プロセスは、一
般に、異なるエネルギ・レベルで施される一連の2つま
たは3つの注入である。従って、まずそれぞれ90,1
80および360KeVで3つの注入を行うことによ
り、分離注入領域485全体において、約5E12at
oms/cm2 の均等なO2 ドーパント・シート濃度が
得られる。この時点で、注入マスクは除去され、誘電層
420が被着される。誘電層420は、例えばSiO2
など任意の適切な誘電材料である。誘電層420の形成
の次に、適宜標準的なリソグラフィおよびエッチング方
法を利用して、第1および第2コンタクト領域500,
501が形成される。第1および第2オーム・コンタク
ト領域500,501が形成されると、たとえば、Ni
GeWなど非金オーム金属は、誘電層420ならびに第
1および第2コンタクト領域500,501の上になる
ように被着される。次に、非金オーム金属はパターニン
グされて、第1および第2オーム・コンタクト520,
521を形成する。第1および第2オーム・コンタクト
520,521が形成されると、一般に熱アニールが施
される。本発明の本実施例では、分離注入領域485な
らびに第1および第2オーム・コンタクト520,52
1のアニールは、構造物の温度を約20〜60秒の間で
約550゜まで上昇させるRTAプロセスを利用して行
われる。一般にこのアニール工程は、第1および第2オ
ーム・コンタクト520,521がアニールされるとの
同時に、分離注入領域におけるドーパントを活性化させ
るために用いられるが、分離注入領域485の形成直後
の独立したアニールも行うことができる。また、第1実
施例の場合と同様に、第1および第2オーム・コンタク
ト領域500,501ならびに第1および第2オーム・
コンタクト520,521の配置は、一般に少なくとも
約2μであるオーム・ギャップ(図7においてギャップ
51として示される)を維持するだけでなく、N+注入
領域465が第2オーム・コンタクト521に重複しな
いようにするために重要である。
0は、誘電層420ならびに第1および第2オーム・コ
ンタクト520,521の上になるように被着される。
厚い誘電層600は、SiO2 ,Si3 N4 または酸窒
化物材料からなってもよく、これらはすべて当技術分野
において誘電層として周知である。開口部620は、厚
い誘電層600をなす材料に適した標準的なリソグラフ
ィおよびエッチング方法を利用してパターニングおよび
エッチングされる。図13に示すように、第1および第
2オーム・コンタクト520,521ならびに第1およ
び第2ゲート・コンタクト400,401のそれぞれ
は、その上に形成された開口部620を有する。次に、
例えば、アルミニウムまたは一般に利用されるアルミニ
ウム合金である相互接続金属700が形成され、パター
ニングされる。この場合も、相互接続金属700の被
着,パターニングおよびエッチングは、この特定の用途
に適した標準的な半導体製造プロセスによって達成され
る。一般に、相互接続金属700のパターンは、例え
ば、第1および第2オーム・コンタクト520,521
や第1および第2ゲート・コンタクト400,401な
ど、電気コンタクトを必要とするヘテロ構造電界効果ト
ランジスタ素子への電気コンタクトのバックボーンとな
ることに留意されたい。
・高信頼性ヘテロ構造電界効果トランジスタを製造する
新規な方法が提供されたことが理解される。また、本発
明の実施例によるヘテロ構造電子デバイス構造は、従来
得られなかった製造性の利点を提供する。さらに、以上
の説明および図面は、実質的に1つの均等なプロセスに
よって、空乏モード,エンハンスメント・モード,空乏
およびエンハンスメント兼用モードのデバイスを製造で
きることが明らかである。この処理の一貫性は、製造プ
ロセスを大幅に簡略化し、業界が要求する歩留りの向上
に伴う低コスト化を可能にする。第1実施例を参照し
て、第1の利点は、エッチング阻止層22およびパッシ
ベーション層20の形成によって得られる。これらの層
により、ゲート領域32の形成だけでなく、ゲート・コ
ンタクト40を形成するために標準的な半導体リソグラ
フィおよびエッチング方法の利用においてプロセス自由
度が向上し、そのため金属リフトオフ法の必要がなくな
る。オーム・コンタクト52およびゲート・コンタクト
40の両方に非金耐熱金属を利用することは、金属ラナ
ウェーまたは中間拡散による信頼性の問題を解消する。
最後に、最小厚さを有する高濃度ドーピングされたキャ
ップ層24の発見およびその利用と、最小寸法のギャッ
プ51を有するオーム・コンタクト52の形成とが相俟
って、説明した方法で非金耐熱金属を利用することが可
能になる。
を示す図である。
プロセスにおける工程を示す図である。
プロセスにおける工程を示す図である。
プロセスにおける工程を示す図である。
プロセスにおける工程を示す図である。
プロセスにおける工程を示す図である。
陥を示す図である。
とオーム抵抗との間の関係を示すグラフである。
層を示す図である。
ロセスにおける工程を示す図である。
ロセスにおける工程を示す図である。
ロセスにおける工程を示す図である。
ロセスにおける工程を示す図である。
Claims (3)
- 【請求項1】 耐熱ゲート・ヘテロ構造電界効果トラン
ジスタの製造方法であって:GaAs半絶縁ウェハ基板
(10)を設ける段階であって、前記半絶縁ウェハ基板
(10)の上に、バッファ層(12),InGaAsチ
ャネル層(16)、シリコン・ドーピングAlGaAs
供給層(14),GaAsパッシベーション層(2
0),AlAsエッチング阻止層(22)および高濃度
ドーピングGaAsキャップ層(24)を設け、前記高
濃度ドーピングGaAsキャップ層(24)が少なくと
も約700Å厚である、段階;前記高濃度ドーピングG
aAsキャップ層(24)の一部を選択的にエッチング
し、前記AlAsエッチング阻止層(22)上でエッチ
ングを停止し、次に前記AlAsエッチング阻止層(2
2)を除去して、前記GaAsパッシベーション層(2
0)を露出することにより、ゲート・コンタクト領域
(32)を形成する段階;耐熱金属を堆積およびパター
ニングする段階であって、ゲート・コンタクト(40)
が前記ゲート・コンタクト領域(32)内に形成され
る、段階;前記高濃度ドーピングGaAsキャップ層
(24)の上に誘電層(42)を堆積およびパターニン
グする段階であって、前記ゲート・コンタクト(40)
に隣接したオーム・コンタクト領域(50)を前記誘電
層(42)に開口する段階;および前記オーム・コンタ
クト領域(50)の上にオーム・コンタクト(52)を
堆積およびパターニングする段階であって、前記オーム
・コンタクト(52)は非金耐熱金属からなる、段階;
によって構成されることを特徴とする方法。 - 【請求項2】 耐熱ゲート・ヘテロ構造電界効果トラン
ジスタであって:半絶縁ウェハ基板(10);バッファ
層(12),第1供給層(14),チャネル層(1
6),第2供給層(18),パッシベーション層(2
0),エッチング阻止層(22)および高濃度ドーピン
グ・キャップ層(24)の順番で、前記半絶縁ウェハ基
板(10)の上にある複数の半導体層であって、各半導
体層はIII−V族化合物からなる、複数の半導体層;
前記複数の半導体層のうち前記高濃度ドーピング・キャ
ップ層(24)および前記エッチング阻止層(22)の
部分をエッチングすることにより形成されるゲート・コ
ンタクト領域(32);前記ゲート・コンタクト領域
(32)内に形成されるゲート・コンタクト(40)で
あって、耐熱金属からなるゲート・コンタクト(4
0);および前記高濃度ドーピング・キャップ層(2
4)の上に設けられるオーム・コンタクト(52)であ
って、非金耐熱金属からなるオーム・コンタクト(5
2);によって構成されることを特徴とする耐熱ゲート
・ヘテロ構造電界効果トランジスタ。 - 【請求項3】 ヘテロ構造電界効果トランジスタであっ
て:半絶縁ウェハ基板(100)’III−V族化合物
からなり、前記半絶縁ウェハ基板の上にある複数の半導
体層であって、前記複数の半導体層は、バッファ層(1
20),第1供給層(140),チャネル層(16
0),第2供給層(180),第1パッシベーション層
(201),第1エッチング阻止層(221),第2パ
ッシベーション層(200),第2エッチング阻止層
(220)および高濃度ドーピング・キャップ層(24
0)の順番に形成される、複数の半導体層;誘電層(4
20)の部分を除去することにより形成される第1オー
ム・コンタクト領域(500);2つの第1オーム・コ
ンタクト領域(500)の間に設けられる第1ゲート・
コンタクト領域(320)であって、前記第1ゲート・
コンタクト領域(320)は、前記高濃度ドーピング・
キャップ層(240)および前記第2エッチング阻止層
(220)の部分を除去することにより形成される、第
1ゲート・コンタクト領域(320);誘電層(42
0)の部分を除去することにより形成される第2オーム
・コンタクト領域(501);2つの第2オーム・コン
タクト領域(501)の間に設けられる第2ゲート・コ
ンタクト領域(321)であって、前記第2ゲート・コ
ンタクト領域(321)は、前記高濃度ドーピング・キ
ャップ層(240),前記第2エッチング阻止層(22
0)、前記第2パッシベーション層(200)および前
記第1エッチング阻止層(221)の部分を除去するこ
とにより形成される、第2ゲート・コンタクト層(32
1);前記第1ゲート・コンタクト領域(320)内に
設けられる第1ゲート・コンタクト(400)と、前記
第2ゲート・コンタクト領域(321)内に設けられる
第2ゲート・コンタクト(401);前記第1オーム・
コンタクト領域(500)の上にある第1オーム・コン
タクト(520)であって、前記第1オーム・コンタク
ト(520)は、前記第1ゲート・コンタクト領域(3
20)のエッジ部から少なくとも2μだけ離間される、
第1オーム・コンタクト(520);前記第2オーム・
コンタクト領域(501)の上にある第2オーム・コン
タクト(521)であって、前記第2オーム・コンタク
ト(521)は、前記第2ゲート・コンタクト領域(3
21)のエッジ部から少なくとも2μだけ離間される、
第2オーム・コンタクト(521);前記第2ゲート・
コンタクト(401)と前記第2オーム・コンタクト
(521)との間に実質的に設けられる注入領域(46
5)であって、各注入領域(465)は、少なくとも約
0.5μだけ前記第2ゲート・コンタクト領域(32
1)に重複し、かつ前記第2オーム・コンタクト(52
1)に重複しない、注入領域(465);およびヘテロ
構造電界効果トランジスタ素子への電気コンタクトとな
る相互接続金属(700)のパターン;によって構成さ
れることを特徴とするヘテロ構造電界効果トランジス
タ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US384050 | 1995-02-06 | ||
US08/384,050 US5739557A (en) | 1995-02-06 | 1995-02-06 | Refractory gate heterostructure field effect transistor |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08241983A true JPH08241983A (ja) | 1996-09-17 |
Family
ID=23515825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8029888A Pending JPH08241983A (ja) | 1995-02-06 | 1996-01-24 | 耐熱ゲート・ヘテロ構造電界効果トランジスタおよびその方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5739557A (ja) |
EP (1) | EP0725432B1 (ja) |
JP (1) | JPH08241983A (ja) |
DE (1) | DE69634760T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6078067A (en) * | 1996-09-27 | 2000-06-20 | Nec Corporation | Semiconductor device having mutually different two gate threshold voltages |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3377022B2 (ja) * | 1997-01-23 | 2003-02-17 | 日本電信電話株式会社 | ヘテロ接合型電界効果トランジスタの製造方法 |
JP3450155B2 (ja) | 1997-06-11 | 2003-09-22 | Necエレクトロニクス株式会社 | 電界効果トランジスタとその製造方法 |
US6355951B1 (en) * | 1997-07-24 | 2002-03-12 | Mitsubishi Denki Kabushiki Kaisha | Field effect semiconductor device |
JPH1154527A (ja) * | 1997-07-30 | 1999-02-26 | Fujitsu Ltd | 電界効果トランジスタおよびその製造方法 |
US6144048A (en) * | 1998-01-13 | 2000-11-07 | Nippon Telegraph And Telephone Corporation | Heterojunction field effect transistor and method of fabricating the same |
US6316793B1 (en) * | 1998-06-12 | 2001-11-13 | Cree, Inc. | Nitride based transistors on semi-insulating silicon carbide substrates |
US6060402A (en) * | 1998-07-23 | 2000-05-09 | The Whitaker Corporation | Process for selective recess etching of epitaxial field effect transistors with a novel etch-stop layer |
US6936900B1 (en) * | 2000-05-04 | 2005-08-30 | Osemi, Inc. | Integrated transistor devices |
EP1409337A4 (en) * | 2001-01-15 | 2007-02-28 | Richard Mark Jones | A flotation device |
US20030201459A1 (en) * | 2001-03-29 | 2003-10-30 | Sheppard Scott Thomas | Nitride based transistors on semi-insulating silicon carbide substrates |
KR100450740B1 (ko) * | 2001-10-26 | 2004-10-01 | 학교법인 포항공과대학교 | 헤테로접합형 전계효과 트랜지스터 소자의 제조방법 |
GB0212072D0 (en) | 2002-05-25 | 2002-07-03 | Intense Photonics Ltd | Control of contact resistance in quantum well intermixed devices |
US6989556B2 (en) * | 2002-06-06 | 2006-01-24 | Osemi, Inc. | Metal oxide compound semiconductor integrated transistor devices with a gate insulator structure |
US7187045B2 (en) * | 2002-07-16 | 2007-03-06 | Osemi, Inc. | Junction field effect metal oxide compound semiconductor integrated transistor devices |
US7084021B2 (en) * | 2003-03-14 | 2006-08-01 | Hrl Laboratories, Llc | Method of forming a structure wherein an electrode comprising a refractory metal is deposited |
WO2005048318A2 (en) * | 2003-11-17 | 2005-05-26 | Osemi, Inc. | Nitride metal oxide semiconductor integrated transistor devices |
US20050104087A1 (en) * | 2003-11-19 | 2005-05-19 | Lan Ellen Y. | InGaP pHEMT device for power amplifier operation over wide temperature range |
WO2005061756A1 (en) * | 2003-12-09 | 2005-07-07 | Osemi, Inc. | High temperature vacuum evaporation apparatus |
JP4822667B2 (ja) * | 2004-01-23 | 2011-11-24 | Okiセミコンダクタ株式会社 | 半導体素子及びその製造方法 |
TW200627627A (en) * | 2004-09-24 | 2006-08-01 | Koninkl Philips Electronics Nv | Enhancement-depletion field effect transistor structure and method of manufacture |
JP2013131650A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
CN108987489B (zh) * | 2018-07-13 | 2020-04-24 | 京东方科技集团股份有限公司 | 一种晶圆结构、太阳能电池芯片及其制作方法 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4908325A (en) * | 1985-09-15 | 1990-03-13 | Trw Inc. | Method of making heterojunction transistors with wide band-gap stop etch layer |
JPH02148740A (ja) * | 1988-11-29 | 1990-06-07 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US5038187A (en) * | 1989-12-01 | 1991-08-06 | Hewlett-Packard Company | Pseudomorphic MODFET structure having improved linear power performance at microwave frequencies |
US5142349A (en) * | 1991-07-01 | 1992-08-25 | Motorola, Inc. | Self-doped high performance complementary heterojunction field effect transistor |
US5243206A (en) * | 1991-07-02 | 1993-09-07 | Motorola, Inc. | Logic circuit using vertically stacked heterojunction field effect transistors |
US5234848A (en) * | 1991-11-05 | 1993-08-10 | Texas Instruments Incorporated | Method for fabricating lateral resonant tunneling transistor with heterojunction barriers |
US5192698A (en) * | 1992-03-17 | 1993-03-09 | The United State Of America As Represented By The Secretary Of The Air Force | Making staggered complementary heterostructure FET |
US5399896A (en) * | 1992-09-29 | 1995-03-21 | Mitsubishi Denki Kabushiki Kaisha | FET with a T-shaped gate of a particular structure |
JP2758803B2 (ja) * | 1992-12-17 | 1998-05-28 | 日本電気株式会社 | 電界効果トランジスタ |
US5480829A (en) * | 1993-06-25 | 1996-01-02 | Motorola, Inc. | Method of making a III-V complementary heterostructure device with compatible non-gold ohmic contacts |
JPH07122749A (ja) * | 1993-09-01 | 1995-05-12 | Toshiba Corp | 半導体装置及びその製造方法 |
US5349214A (en) * | 1993-09-13 | 1994-09-20 | Motorola, Inc. | Complementary heterojunction device |
US5482872A (en) * | 1994-01-31 | 1996-01-09 | Motorola, Inc. | Method of forming isolation region in a compound semiconductor substrate |
JP3426693B2 (ja) * | 1994-03-07 | 2003-07-14 | 株式会社日立製作所 | 半導体記憶装置 |
-
1995
- 1995-02-06 US US08/384,050 patent/US5739557A/en not_active Expired - Lifetime
-
1996
- 1996-01-24 JP JP8029888A patent/JPH08241983A/ja active Pending
- 1996-01-29 DE DE69634760T patent/DE69634760T2/de not_active Expired - Fee Related
- 1996-01-29 EP EP96101189A patent/EP0725432B1/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6078067A (en) * | 1996-09-27 | 2000-06-20 | Nec Corporation | Semiconductor device having mutually different two gate threshold voltages |
Also Published As
Publication number | Publication date |
---|---|
EP0725432A3 (en) | 1997-06-04 |
EP0725432A2 (en) | 1996-08-07 |
DE69634760T2 (de) | 2005-10-27 |
EP0725432B1 (en) | 2005-05-25 |
DE69634760D1 (de) | 2005-06-30 |
US5739557A (en) | 1998-04-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH08241983A (ja) | 耐熱ゲート・ヘテロ構造電界効果トランジスタおよびその方法 | |
JPH0371776B2 (ja) | ||
US20040238891A1 (en) | Multi-layered structure for fabricating an ohmic electrode and ohmic electrode | |
JP3119248B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
EP0130774B1 (en) | Process for fabricating bipolar transistor | |
JP4631104B2 (ja) | 半導体装置の製造方法 | |
JPH02201934A (ja) | チャンネル限定層を使用するGaAs FETの製造方法 | |
US5514606A (en) | Method of fabricating high breakdown voltage FETs | |
US6410946B1 (en) | Semiconductor device with source and drain electrodes in ohmic contact with a semiconductor layer | |
WO2022000362A1 (en) | Semiconductor device and fabrication method thereof | |
EP0278110B1 (en) | Heterojunction field effect transistor | |
JP3768348B2 (ja) | 半導体装置及びその製造方法 | |
JPS6143443A (ja) | 半導体装置の製造方法 | |
JPH06163602A (ja) | 高電子移動度トランジスタ及びその製造方法 | |
JP2682032B2 (ja) | 半導体装置の製造方法 | |
KR101184321B1 (ko) | 전계 효과 트랜지스터 및 그의 제조방법 | |
JP2000340581A (ja) | 半導体装置およびその製造方法 | |
JPH05217937A (ja) | 半導体装置の製造方法 | |
JPS63304665A (ja) | 半導体装置 | |
JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPS59193063A (ja) | 電界効果トランジスタの製造方法 | |
JP2001024000A (ja) | 半導体装置とその製造方法 | |
JP2000349279A (ja) | トランジスタおよびその製造方法 | |
JPH03108325A (ja) | オーム性電極の製造方法 | |
JP2004134619A (ja) | ヘテロ接合電界効果トランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040927 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060920 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060925 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061220 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070611 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070801 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070907 |