JPS63304665A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63304665A JPS63304665A JP14055287A JP14055287A JPS63304665A JP S63304665 A JPS63304665 A JP S63304665A JP 14055287 A JP14055287 A JP 14055287A JP 14055287 A JP14055287 A JP 14055287A JP S63304665 A JPS63304665 A JP S63304665A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置に関するものであり、詳しくは、
オーミック電極の改良に関するものである。
オーミック電極の改良に関するものである。
（従来の技術）
マイクロ波領域で用いられる半導体装置の一種に、ｎ形
ＧａＡｓエピタキシャル層が形成された半絶縁性ＧａＡ
ｓ基板上にショットキ接合ゲート電極が形成されたＹＥ
Ｓ （、旺ｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）形
ＦＥＴがある。
ＧａＡｓエピタキシャル層が形成された半絶縁性ＧａＡ
ｓ基板上にショットキ接合ゲート電極が形成されたＹＥ
Ｓ （、旺ｔａｌ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）形
ＦＥＴがある。
第３図は、従来のこのような半導体装置の一例を示す構
成説明図である。第３図において、１は半絶縁性ＧａＡ
ｓ基板であり、その表面にはＧａＡｓエピタキシャル層
２が形成されている。ＧａＡｓエピタキシャル層２は、
不純物を含まないバッファ層２１とｎ形不純物が拡散さ
れたアクティブ層２２とが積層されていて、アクティブ
層２２はメサとして形成されている。３はソース電極、
４はドレイン電極であり、これら各電極３，４はそれぞ
れメサ２２の端部の表面を覆うようにしてＡｕ−Ｇｅ合
金とＮｉおよびＡｕとが積層形成されてメサ２２に対し
てオーミック接続されている。５はゲート電極であり、
ソース電極３とドレイン電極４との間のメサ２２の表面
の一部を覆うようにしてｐｔとＮｉおよびＡｕとが積層
形成されてメサ２２との間にショットキ接合が形成され
ている。なお、Ａｕ−Ｇｅ合金としては、一般にＱｅを
１０〜２０％含むものが用いられている。
成説明図である。第３図において、１は半絶縁性ＧａＡ
ｓ基板であり、その表面にはＧａＡｓエピタキシャル層
２が形成されている。ＧａＡｓエピタキシャル層２は、
不純物を含まないバッファ層２１とｎ形不純物が拡散さ
れたアクティブ層２２とが積層されていて、アクティブ
層２２はメサとして形成されている。３はソース電極、
４はドレイン電極であり、これら各電極３，４はそれぞ
れメサ２２の端部の表面を覆うようにしてＡｕ−Ｇｅ合
金とＮｉおよびＡｕとが積層形成されてメサ２２に対し
てオーミック接続されている。５はゲート電極であり、
ソース電極３とドレイン電極４との間のメサ２２の表面
の一部を覆うようにしてｐｔとＮｉおよびＡｕとが積層
形成されてメサ２２との間にショットキ接合が形成され
ている。なお、Ａｕ−Ｇｅ合金としては、一般にＱｅを
１０〜２０％含むものが用いられている。
（発明が解決しようとする問題点）
ところで、このような装置において、ソース電極３およ
びドレイン電極４のオーミック接合を得るためには、Ａ
ｕ−Ｇｅ合金の溶融温度（３５６℃）以上で加熱処理す
る必要がある。また、ゲート電極５を形成するためには
Ｐｔを被着した後加熱処理によりショットキ接合を形成
しなければならないが、ショットキ接合を形成しただけ
の状態では基板の表面には結晶欠陥が発生１ていて十分
な特性が得られず、このような結晶欠陥を回復するため
の熱処理を行わなければならない。
びドレイン電極４のオーミック接合を得るためには、Ａ
ｕ−Ｇｅ合金の溶融温度（３５６℃）以上で加熱処理す
る必要がある。また、ゲート電極５を形成するためには
Ｐｔを被着した後加熱処理によりショットキ接合を形成
しなければならないが、ショットキ接合を形成しただけ
の状態では基板の表面には結晶欠陥が発生１ていて十分
な特性が得られず、このような結晶欠陥を回復するため
の熱処理を行わなければならない。
しかし、従来のこのような構成によれば、Ｎｉを介して
Ａｕをオーバコートしているにもかかわらず、４００℃
程痘で１分以上加熱するとこれら電極３．４の表面がボ
ールアップ状態になり、パターンの微細化が行えず、高
密度の集積化が行えむいという欠点がある。また、結晶
欠陥回復のために３４０℃〜３５０℃で１〜２時間の熱
処理を行うとｎ形ＧａＡｓエピタキシャル層２２と各電
極層３゜４のＡｕとが反応してパターンの欠落や損傷な
どが発生することがある。さらに、２００℃程度の低温
でもソース電極３およびドレイン電極４のＮｉが徐々に
拡散して抵抗値が増大するという欠点もある。
Ａｕをオーバコートしているにもかかわらず、４００℃
程痘で１分以上加熱するとこれら電極３．４の表面がボ
ールアップ状態になり、パターンの微細化が行えず、高
密度の集積化が行えむいという欠点がある。また、結晶
欠陥回復のために３４０℃〜３５０℃で１〜２時間の熱
処理を行うとｎ形ＧａＡｓエピタキシャル層２２と各電
極層３゜４のＡｕとが反応してパターンの欠落や損傷な
どが発生することがある。さらに、２００℃程度の低温
でもソース電極３およびドレイン電極４のＮｉが徐々に
拡散して抵抗値が増大するという欠点もある。
本発明は、このような点に着目したものであって、その
目的は、熱処理による基板の表面の損傷などが発生しに
くく、抵抗値の増大による電極部の劣化も少なく、安定
した特性が得られる半導体装置を提供することにある。
目的は、熱処理による基板の表面の損傷などが発生しに
くく、抵抗値の増大による電極部の劣化も少なく、安定
した特性が得られる半導体装置を提供することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、ｎ形ＧａＡｓエピ
タキシャル層が形成された半絶縁性ＧａＡｓ基板上に、
Ａｕ−Ｇｅ／Ｔｉ／Ａｕ／Ｔｉ／Ｐｔ／Ａｕが順次積層
されてオーミック電極が形成されたことを特徴とする。
タキシャル層が形成された半絶縁性ＧａＡｓ基板上に、
Ａｕ−Ｇｅ／Ｔｉ／Ａｕ／Ｔｉ／Ｐｔ／Ａｕが順次積層
されてオーミック電極が形成されたことを特徴とする。
（実施例）
以下、図面を用いて詳細に説明する。
第１図は本発明の一実施例を示す構成説明図、第２図は
第１図の製造工程例図である。
第１図の製造工程例図である。
これら図において、６はｎイオン注入層であり、第２図
（ａ）に示すように例えば比較的濃度の低いＳｉイオン
を注入した後活性化アニール処理を施すことにより形成
される。７はゲート電極であり、第２図（ｂ）に示すよ
うにｎイオン注入層６の表面の一部に例えばＷ（タング
ステン）を１０００人程度例えばスパッタにより被着す
ることによって形成される。８はｎ＋イオン注入層であ
り、第２図（Ｃ）に示寸ように例えば比較的濃度の高い
Ｓｉイオンをゲート電極７をマスクとして注入した後活
性化アニール処理を施すことにより形成される。９はソ
ース電極、１０はドレイン電極である。これらソース電
極９およびドレイン電極１０は、それぞれ半絶縁性Ｇａ
Ａｓ基板１の一部およびｎ＋イオン注入層８の一部を覆
うようにして、Ａｕ−Ｇｅ合金を約１０００人、Ｔｉを
約１０００ム、Ａｕを約１５００人、Ｔｉを約６００人
、Ｐｔを約１０００人およびＡｕを約１０００八順次ス
パッタや真空蒸着などで積層した後４００℃〜４５０℃
で１分〜５分間シンター処理を施すことにより形成され
る。
（ａ）に示すように例えば比較的濃度の低いＳｉイオン
を注入した後活性化アニール処理を施すことにより形成
される。７はゲート電極であり、第２図（ｂ）に示すよ
うにｎイオン注入層６の表面の一部に例えばＷ（タング
ステン）を１０００人程度例えばスパッタにより被着す
ることによって形成される。８はｎ＋イオン注入層であ
り、第２図（Ｃ）に示寸ように例えば比較的濃度の高い
Ｓｉイオンをゲート電極７をマスクとして注入した後活
性化アニール処理を施すことにより形成される。９はソ
ース電極、１０はドレイン電極である。これらソース電
極９およびドレイン電極１０は、それぞれ半絶縁性Ｇａ
Ａｓ基板１の一部およびｎ＋イオン注入層８の一部を覆
うようにして、Ａｕ−Ｇｅ合金を約１０００人、Ｔｉを
約１０００ム、Ａｕを約１５００人、Ｔｉを約６００人
、Ｐｔを約１０００人およびＡｕを約１０００八順次ス
パッタや真空蒸着などで積層した後４００℃〜４５０℃
で１分〜５分間シンター処理を施すことにより形成され
る。
これらソース電極９およびドレイン電極１０において、
Ａｕ−Ｇｅ合金としては、比較的多量（例えば５０％）
のＧｅを含むものを用いるようにする。このＡ ＬＪ
−Ｇ ｅ Ｆｍはオーミックコンタクト−５＝ を形成する。このＡｕ−Ｑｅ層の次に積層されるＴｉ層
はオーミックコンタクトの安定化に寄与する。このＴｉ
層の次に積層されるＡｕ層は基板１から上層に出てくる
ガリウムを阻止するように機能する。このＡ１４層に続
いて積層されるＴｉ層およびＰｔ層は上下に積層される
Ａｕ層とのぬれ性に富むものであり、原子の移動を阻止
するバリアを形成する。最上部のＡｕ層は配線を接続す
る電極部として機能する。
Ａｕ−Ｇｅ合金としては、比較的多量（例えば５０％）
のＧｅを含むものを用いるようにする。このＡ ＬＪ
−Ｇ ｅ Ｆｍはオーミックコンタクト−５＝ を形成する。このＡｕ−Ｑｅ層の次に積層されるＴｉ層
はオーミックコンタクトの安定化に寄与する。このＴｉ
層の次に積層されるＡｕ層は基板１から上層に出てくる
ガリウムを阻止するように機能する。このＡ１４層に続
いて積層されるＴｉ層およびＰｔ層は上下に積層される
Ａｕ層とのぬれ性に富むものであり、原子の移動を阻止
するバリアを形成する。最上部のＡｕ層は配線を接続す
る電極部として機能する。
このように構成することにより、加熱処理にあたって従
来のようなボールアップやパターンの欠落、損傷などを
生じることはなく、シャープな微細パターンを形成する
ことができる。また、従来のように電極部にＮｉを用い
ていないことから、Ｎ１の拡散による抵抗値の増大もな
く、電極部の劣化は少なくなる。
来のようなボールアップやパターンの欠落、損傷などを
生じることはなく、シャープな微細パターンを形成する
ことができる。また、従来のように電極部にＮｉを用い
ていないことから、Ｎ１の拡散による抵抗値の増大もな
く、電極部の劣化は少なくなる。
なお、上記実施例では、プレーナ型のＦＥＴを形成する
例を示したが、メサ型のＦＥＴにも適用できるものであ
る。
例を示したが、メサ型のＦＥＴにも適用できるものであ
る。
また、ゲート電極はＷに限るものではなく、従来のよう
に積層したものであってもよい。
に積層したものであってもよい。
また、このようにして形成されるオーミック電極は、Ｆ
ＥＴ以外の半導体装置にも有効である。
ＥＴ以外の半導体装置にも有効である。
（発明の効果）
以上説明したように、本発明によれば、熱処理による基
板の表面の損傷などが発生しにくく、抵抗値の増大によ
る電極部の劣化も少なく、安定した自好な特性が得られ
る半導体装置が実現できる。
板の表面の損傷などが発生しにくく、抵抗値の増大によ
る電極部の劣化も少なく、安定した自好な特性が得られ
る半導体装置が実現できる。
第１図は本発明の一実施例を示す構成説明図、第２図は
その製造工程側図、第３図は従来の装置の一例を示す構
成説明図である。 １・・・半絶縁性ＧａＡｓ基板、６・・・ｎイオン注入
層、７・・・ゲート電極、８・・・ｎ＋イオン注入層、
９・・・ソース電極、１０・・・ドレイン電極。 第１図 第２図 第３図
その製造工程側図、第３図は従来の装置の一例を示す構
成説明図である。 １・・・半絶縁性ＧａＡｓ基板、６・・・ｎイオン注入
層、７・・・ゲート電極、８・・・ｎ＋イオン注入層、
９・・・ソース電極、１０・・・ドレイン電極。 第１図 第２図 第３図
Claims (1)
- ｎ形ＧａＡｓエピタキシャル層が形成された半絶縁性Ｇ
ａＡｓ基板上に、Ａｕ−Ｇｅ／Ｔｉ／Ａｕ／Ｔｉ／Ｐｔ
／Ａｕが順次積層されてオーミック電極が形成されたこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14055287A JPS63304665A (ja) | 1987-06-04 | 1987-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14055287A JPS63304665A (ja) | 1987-06-04 | 1987-06-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304665A true JPS63304665A (ja) | 1988-12-12 |
Family
ID=15271327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14055287A Pending JPS63304665A (ja) | 1987-06-04 | 1987-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304665A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412249A (en) * | 1993-03-31 | 1995-05-02 | Kabushiki Kaisha Toshiba | Semiconductor device having layered electrode |
| JP2020155477A (ja) * | 2019-03-18 | 2020-09-24 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1987
- 1987-06-04 JP JP14055287A patent/JPS63304665A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5412249A (en) * | 1993-03-31 | 1995-05-02 | Kabushiki Kaisha Toshiba | Semiconductor device having layered electrode |
| JP2020155477A (ja) * | 2019-03-18 | 2020-09-24 | 株式会社東芝 | 半導体装置およびその製造方法 |
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