JP4048524B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、ＨＥＭＴ（高電子移動度トランジスタ）等の化合物半導体装置に対する低抵抗のアロイオーミック電極を形成するための電極材料構成に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、ＨＥＭＴ（高電子移動度トランジスタ）は、超高速、高周波デバイスとして用いられているが、なかでも、ＩｎＰ基板上に作製され、チャネル層としてＩｎＧａＡｓ（Ｉｎ組成〜０．５）を用いた所謂ＩｎＰＨＥＭＴは、超高速光通信用ＩＣや、低雑音増幅器への応用を目指して研究開発が進められている。
【０００３】
ここで、図１２を参照して、従来のＩｎＰＨＥＭＴを説明する。
図１２参照
図１２は、従来のＩｎＰＨＥＭＴの概略的断面図であり、まず、半絶縁性ＩｎＰ基板４１上に、ｉ型ＩｎＡｌＡｓバッファ層４２、ｉ型ＩｎＧａＡｓチャネル層４３、ｉ型ＩｎＡｌＡｓスペーサ層４４、ｎ型ＩｎＡｌＡｓ電子供給層４５、ｉ型ＩｎＡｌＡｓバリア層４６、及び、ｎ型ＩｎＧａＡｓキャップ層４７を順次エピタキシャル成長させたのち、ｉ型ＩｎＡｌＡｓバッファ層４２に達する素子分離溝４８を形成する。
【０００４】
次いで、ノンアロイのソース電極４９及びドレイン電極５０を設けたのち、ゲートリセス領域５１を形成し、レジストパターン（図示を省略）を用いたリフトオフ法によってＴ型ゲート電極５２を形成することによってＩｎＰＨＥＭＴの基本構成が完成する。
【０００５】
しかし、この様なＩｎＰＨＥＭＴにおいては、図において矢印で示すように、Ｔ型ゲート電極５２のドレイン側脇で電界と電流が集中し、イオンインパクト現象によってデバイスの電流電圧特性においてキンクが発生するという問題があった。
【０００６】
そのため、この様な電流集中を回避するために改良型のＩｎＰＨＥＭＴが提案されているので、図１３を参照して説明する。
図１３（ａ）参照
図１３（ａ）は、従来の改良型ＩｎＰＨＥＭＴの概略的断面図であり、図１２に示した従来のＩｎＰＨＥＭＴと比較するとｎ型ＩｎＧａＡｓキャップ層を設けることなく、Ｔ型ゲート電極５２を利用して自己整合的に電極材料層５３を形成したのち、合金化処理によって、電極材料とＩｎＡｌＡｓ層とを合金化させて、合金化ソース電極領域５４及び合金化ドレイン電極領域５５を形成するものである。
【０００７】
この様な構成によって、電流は合金化ドレイン電極領域５５から直接ｉ型ＩｎＧａＡｓチャネル層４３に流れ込むので電流がＴ型ゲート電極５２のドレイン側脇に集中することがなくなる。
【０００８】
図１３（ｂ）参照
図１３（ｂ）は、従来の他の改良型ＩｎＰＨＥＭＴの概略的断面図であり、図１２に示した従来のＩｎＰＨＥＭＴと比較するとｎ型ＩｎＧａＡｓキャップ層の良外側部を除去し、露出したｉ型ＩｎＡｌＡｓバリア層４６に接するように電極材料層を設けたのち、合金化処理によって、電極材料とＩｎＡｌＡｓ層とを合金化させて、合金化ソース電極領域５４及び合金化ドレイン電極領域５５を形成するものである。
【０００９】
この様な構成によって、電流は合金化ドレイン電極領域５５から直接ｉ型ＩｎＧａＡｓチャネル層４３に流れる電流と、Ｔ型ゲート電極５２のドレイン側脇を介して流れる電流に分岐されるので、流れ込む電流がＴ型ゲート電極５２のドレイン側脇に集中することがなくなる。
【００１０】
この様な改良提案においては、ｉ型ＩｎＧａＡｓチャネル層４３に直接オーム性接触する電極を作製することが必要となるため、通常のＩｎＰＨＥＭＴで用いられるノンアロイオーミック電極ではなく、アロイオーミック電極を用いる必要が生ずる。
【００１１】
しかし、ＧａＡｓＨＥＭＴなどで用いられているＡｕＧｅ／Ａｕのような電極では、合金化のための熱処理を行うとＡｕが異常拡散して、安定な特性を得ることができないという問題がある。
【００１２】
そこで、この問題を解決するためにＡｕを含まないＮｉ／Ｇｅ電極が作製された（必要ならば、Ｍ．Ｆｕｒｕｍａｉ，Ｔ．Ｏｋｕ，Ｈ．Ｉｓｈｉｋａｗａ，Ａ．Ｏｓｕｋｉ，Ｙ．Ｋｏｉｄｅ，Ｔ．Ｏｉｋａｗａ，ａｎｄ Ｍ．Ｍｕｒａｋａｍｉ，Ｊ．Ｅｌｅｃｔ．Ｍａｔｅｒ．，Ｖｏｌ．２５，ｐ．１６８４，１９９６参照）。
この電極は、Ａｕを含まないため、熱処理時においても安定な特性を示したが、電極自体の抵抗が高いこと、低接触抵抗値が得られないという二つの問題があった。
【００１３】
そこで、さらに、その問題を解決するため、少量のＡｕをＮｉとＧｅの間に挟んだＮｉ／Ａｕ／Ｇｅ電極が開発され（必要ならば、特開平９−１７２１６０号公報参照）、この電極は、低接触抵抗値を示し、熱処理時にも安定な特性を示した。
また、熱処理後に形成されるＮｉＧｅ層中にＩｎＧａＡｓ等に由来するＧａによるＡｕＧａを析出することにより電極材自体の抵抗値を低下させることができた。
【００１４】
【発明が解決しようとする課題】
しかし、このＮｉ／Ａｕ／Ｇｅ電極を用いてアンドープのＩｎＡｌＡｓ上に直接アロイオーミック電極を作製する際には、電極材自体の抵抗を低下させる析出物、即ち、ＡｕＧａを得ることができないため電極材自体の抵抗値が高く、またＩｎ或いはＡｌとＡｕが反応して化合物を生成するので、低接触抵抗値が得られないという問題があった。
【００１５】
したがって、本発明は、アンドープのＩｎを含む半導体層に対して低抵抗のアロイオーミック電極を形成することを目的とする。
【００１６】
【課題を解決するための手段】
図１は、本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図において、符号１，２，４，５は、夫々ＩｎＡｌＡｓ等のＩｎを含む半導体層１、キャリア供給層、ゲート電極、及び、合金化処理領域である。
図１参照
上述の課題を解決するために、本発明は、半導体装置の製造方法において、Ｉｎを含む半導体層１上にＮｉ層を形成する工程と、前記Ｎｉ層に接してＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層９を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする。
或いは、半導体装置の製造方法において、Ｉｎを含む半導体層１上にＮｉ層を形成する工程と、前記Ｎｉ層上にＩｎ層を介することなくＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層９を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする。
【００１７】
この様に、ＧｅとＮｉとの反応により生成されたＮｉＧｅ層が安定層８としてＡｕの異常拡散を抑制し、接触抵抗増大の原因となるＩｎやＡｌとＡｕの化合物の生成を抑制し、さらに、安定層８上にＡｕ層９を形成するため電極材自体を低抵抗にすることができる。 なお、安定層８を形成するためにＮｉ層はあまり厚く形成しても意味がないので、Ｇｅと反応して形成される安定層８の層厚としては、１５ｎｍ以下が好適である。
【００１８】
また、この場合のオーミック接触半導体層６は、チャネル層３等の能動領域に直接接するように設けることが望ましい。
なお、この様なオーミック電極７は、電界効果型半導体装置のソース・ドレイン電極に限られるものではなく、ヘテロ接合バイポーラトランジスタやＨＥＴ（ホットエレクトロントランジスタ）等の化合物半導体装置に対するオーミック電極７一般に適用されるものである。
【００２０】
また、ＮｉＧｅ層とＡｕ層とからなるオーミック電極７は、図１３（ａ）或いは（ｂ）に示しているように、キャップ層を介さず、或いは、キャップ層の一部のみを介して設けたいずれの改良型ＩｎＰＨＥＭＴにも適用されるものである。
【００２１】
具体的には、Ｎｉ層、ＡｕＧｅ層、及び、Ａｕ層９を順次堆積させたＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料、或いは、Ｎｉ層、Ｇｅ層、及び、Ａｕ層９を順次堆積させたＮｉ／Ｇｅ／Ａｕ構造の電極材料のいずれかを用いることが好適であり、Ｎｉ／Ｇｅ／Ａｕ構造の方が反応を抑制して制御性良く合金化処理を行うことができる。
なお、この場合の熱処理温度としては、３５０℃以下が好適である。
【００２２】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の第１の実施の形態のＨＥＭＴの製造工程を説明するが、各図は一つのＨＥＭＴの概略的断面図である。
図２（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に、有機金属気相成長法（ＭＯＶＰＥ法）を用いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１２、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１３、厚さが、例えば、３ｎｍのｉ型ＩｎＡｌＡｓスペーサ層１４、厚さが、例えば、７ｎｍで、Ｓｉ濃度が５×１０18ｃｍ-3のｎ型ＩｎＡｌＡｓ電子供給層１５、及び、厚さが、例えば、７ｎｍのｉ型ＩｎＡｌＡｓバリア層１６を順次堆積させる。
なお、本明細書においてはｉ型半導体層は、アンドープの半導体層を意味する。
【００２３】
次いで、通常のフォトレジストプロセスを適用して、燐酸系エッチング溶液（Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ）を用いたウエットエッチングによって素子分離溝１７を形成するとともに、素子分離溝１７に囲まれた領域を素子形成領域とする。
【００２４】
図２（ｂ）参照
次いで、電子ビームレジストプロセスにより３層のレジストからなるレジストパターン１８を形成したのち、蒸着法を用いて厚さが、例えば、１０ｎｍのＴｉ層、厚さが、例えば、３０ｎｍのＰｔ層、及び、厚さが、例えば、２００ｎｍのＡｕ層を順次堆積させて、例えば、ゲート長が０．１５μｍで、オーバーゲート長が０．４５のＴ型ゲート電極１９を形成する。
なお、レジストパターン１８の平坦面上には、Ｔｉ／Ｐｔ／Ａｕからなる導電材料堆積物２０が堆積することになる。
【００２５】
図３（ｃ）参照
次いで、導電材料堆積物２０をレジストパターン１８とともにリフトオフしたのち、蒸着法を用いて、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＡｕＧｅ層２３、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２１を段切れを利用してＴ型ゲート電極１９に対して自己整合的に形成する。
なお、図における右側の図は、左側の図における破線の円内を拡大した図であり（以下、同じ）、この場合のＡｕＧｅ層２３は固溶体として安定な１２ｗｔ％のＧｅを含むＡｕＧｅからなる。
【００２６】
図３（ｄ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００２７】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、ＡｕＧｅ層２３中のＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層２７からなる安定層が形成される。
なお、このＮｉＧｅ層２７は純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００２８】
この様に、本発明の第１の実施の形態においては、図１２に示したのと同様の短チャネル長のＩｎＰＨＥＭＴにおいて、電流集中を防止するためにアロイ化オーミック電極を形成した場合にも、Ｎｉ／ＡｕＧｅ／Ａｕ構造の電極材料層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができる。
【００２９】
次に、図４を参照して、本発明の第２の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第１の実施の形態におけるＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料層におけるＡｕＧｅ層をＧｅ層に置き換えただけで、他の構成は同様であるので説明は簡単にする。
図４（ａ）参照
上記の図２（ａ）乃至図２（ｂ）と全く同様の工程でＴ型ゲート電極１９を形成したのち、蒸着法を用いて、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＧｅ層２９、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２８を段切れを利用してＴ型ゲート電極１９に対して自己整合的に形成する。
【００３０】
図４（ｂ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００３１】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、Ｇｅ層２９からのＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層３０からなる安定層が形成される。
なお、このＮｉＧｅ層２９も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００３２】
この様に、本発明の第２の実施の形態においては、図１２（ａ）に示したのと同様の短チャネル長のＩｎＰＨＥＭＴにおいて、電流集中を防止するためにアロイ化オーミック電極を形成した場合にも、Ｎｉ／Ｇｅ／Ａｕ構造の電極材料層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができ、特に、ＡｕＧｅを用いた上記の第１の実施の形態と比較して反応を抑制することができるので、ｎ+ 型ＩｎＡｌＡｓ層２６を制御性良く形成することができる。
【００３３】
次に、図５を参照して、本発明の第３の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第１の実施の形態におけるｉ型ＩｎＡｌＡｓバリア層１６上にｉ型ＩｎＰ層３１を設けた以外は上記の第１の実施の形態と全く同様であるので説明は簡単にする。
なお、この場合のｉ型ＩｎＰ層３１は、半導体製造工程でエッチングガス等から雰囲気中に不可避的に混入するＦ（フッ素）が能動領域に進入してアクセプタ化してキャリアである電子を相殺することを防止するためのＦの進入を抑制するために設けるパッシベーション層である。
【００３４】
図５（ａ）参照
上記の図２（ａ）の工程において、ｉ型ＩｎＡｌＡｓバリア層１６上に引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰ層２１を形成したのち、素子分離溝１７を形成する。
【００３５】
次いで、蒸着法を用いて、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＡｕＧｅ層２３、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２１を段切れを利用してＴ型ゲート電極１９に対して自己整合的に形成する。
【００３６】
図５（ｂ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００３７】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、ＡｕＧｅ層２３中のＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層２７からなる安定層が形成される。
【００３８】
なお、この熱処理工程において、Ｇｅはｉ型ＩｎＰ層３１中を拡散していくにも拘わらずｉ型ＩｎＰ層３１がｎ型化する傾向は確認できなかったが、素子特性としては特に問題はない。
また、この場合のＮｉＧｅ層２７も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００３９】
この様に、本発明の第３の実施の形態においては、ｉ型ＩｎＰ層３１を最上層として設けているので、雰囲気中のＦの進入を防止することができ、それによって、低抵抗のアロイオーミック電極を設けた短チャネル長のＩｎＰＨＥＭＴの素子特性を上記第１の実施の形態に比べてより良好にすることができる。
【００４０】
次に、図６を参照して、本発明の第４の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第２の実施の形態におけるＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料層におけるＡｕＧｅ層をＧｅ層に置き換えただけで、他の構成は同様であるので説明は簡単にする。
【００４１】
図６（ａ）参照
まず、図２（ａ）の工程において、ｉ型ＩｎＡｌＡｓバリア層１６上に、引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰ層３１を形成したのち、素子分離溝１７を形成する。
【００４２】
次いで、蒸着法を用いて、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＧｅ層２９、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２８を段切れを利用してＴ型ゲート電極１９に対して自己整合的に形成する。
【００４３】
図６（ｂ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００４４】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、Ｇｅ層２９からのＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層３０からなる安定層が形成される。
【００４５】
なお、この熱処理工程において、Ｇｅはｉ型ＩｎＰ層３１中を拡散するにも拘わらずｉ型ＩｎＰ層３１がｎ型化する傾向は見られなかったが、素子特性としては特に問題はない。
また、この場合のＮｉＧｅ層３０も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００４６】
この様に、本発明の第４の実施の形態においては、ｉ型ＩｎＰ層３１を最上層として設けているので、雰囲気中のＦの進入を防止することができ、それによって、低抵抗のアロイオーミック電極を設けた短チャネル長のＩｎＰＨＥＭＴの素子特性を上記第３の実施の形態に比べてより良好にすることができる。
【００４７】
次に、図７乃至図８を参照して、本発明の第５の実施の形態のＨＥＭＴの製造工程を説明する。
図７（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１２、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１３、厚さが、例えば、３ｎｍのｉ型ＩｎＡｌＡｓスペーサ層１４、厚さが、例えば、７ｎｍで、Ｓｉ濃度が５×１０18ｃｍ-3のｎ型ＩｎＡｌＡｓ電子供給層１５、厚さが、例えば、７ｎｍのｉ型ＩｎＡｌＡｓバリア層１６、及び、厚さが、例えば、５０ｎｍで、Ｓｉ濃度が１×１０19ｃｍ-3のｎ型ＩｎＧａＡｓキャップ層３２を順次堆積させる。
【００４８】
次いで、通常のフォトレジストプロセスを適用して、燐酸系エッチング溶液（Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ）を用いたウエットエッチングによって素子分離溝１７を形成したのち、ｎ型ＩｎＧａＡｓキャップ層３２の外周部を選択的にエッチング除去する。
【００４９】
図７（ｂ）参照
次いで、レジストパターン（図示を省略）を用いたリフトオフ法によって、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＡｕＧｅ層２３、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２１を形成したのち、再び、通常のフォトレジストプロセスを適用して、燐酸系エッチング溶液（Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ）を用いたウエットエッチングによってｎ型ＩｎＧａＡｓキャップ層３２の中央部を選択的に除去してゲートリセス領域３３を形成する。
【００５０】
図８（ｃ）参照
次いで、上記の第１の実施の形態と同様に、電子ビームレジストプロセスにより３層のレジストからなるレジストパターン１８を形成したのち、蒸着法を用いて厚さが、例えば、１０ｎｍのＴｉ層、厚さが、例えば、３０ｎｍのＰｔ層、及び、厚さが、例えば、２００ｎｍのＡｕ層を順次堆積させて、例えば、ゲート長が０．１５μｍで、オーバーゲート長が０．８５のＴ型ゲート電極１９を形成する。
なお、レジストパターン１８の平坦面上には、Ｔｉ／Ｐｔ／Ａｕからなる導電材料堆積物２０が堆積することになる。
【００５１】
図８（ｄ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００５２】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、ＡｕＧｅ層２３中のＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層２７からなる安定層が形成される。
なお、この場合のＮｉＧｅ層２７も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００５３】
この様に、本発明の第５の実施の形態においては、図１２（ｂ）に示したのと同様の電流分岐型の短チャネル長のＩｎＰＨＥＭＴにおいて、電流集中を防止するためにアロイ化オーミック電極を形成した場合にも、Ｎｉ／ＡｕＧｅ／Ａｕ構造の電極材料層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができる。
【００５４】
次に、図９を参照して、本発明の第６の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第５の実施の形態におけるＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料層におけるＡｕＧｅ層をＧｅ層に置き換えただけで、他の構成は同様であるので説明は簡単にする。
図９（ａ）参照
まず、上記の図７（ｂ）の工程において、厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＧｅ層２９、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２８を形成したのち、ゲートリセス領域３３を形成し、次いで、図８（ｃ）の工程と同様にＴ型ゲート電極１９を形成する。
【００５５】
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００５６】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、Ｇｅ層２９からのＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層３０からなる安定層が形成される。
なお、この場合のＮｉＧｅ層３０も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００５７】
この様に、本発明の第６の実施の形態においては、図１２（ｂ）に示したのと同様の電流分岐型の短チャネル長のＩｎＰＨＥＭＴにおいて、電流集中を防止するためにアロイ化オーミック電極を形成した場合にも、Ｎｉ／Ｇｅ／Ａｕ構造の電極材料層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができ、特に、第５の実施の形態に比べてｎ+ 型ＩｎＡｌＡｓ層２６を制御性良く形成することができる。
【００５８】
次に、図１０を参照して、本発明の第７の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第５の実施の形態におけるｉ型ＩｎＡｌＡｓバリア層１６とｎ型ＩｎＧａＡｓキャップ層３２との間にエッチングストッパーになるともにＦの拡散防止膜となるｉ型ＩｎＰ層３１を挿入したものであり、他の構成は同様であるので説明は簡単にする。
図１０（ａ）参照
まず、上記の図７（ａ）の工程において、ｉ型ＩｎＡｌＡｓバリア層１６上に、引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰ層３１及びｎ型ＩｎＧａＡｓキャップ層３２を順次堆積させたのち、素子分離溝１７を形成する。
【００５９】
次いで、図７（ｂ）の工程において、リフトオフ法を用いて、厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＡｕＧｅ層２３、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２１を形成したのち、ゲートリセス領域３３を形成し、次いで、図８（ｃ）の工程と同様にＴ型ゲート電極１９を形成する。
【００６０】
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００６１】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、ＡｕＧｅ層２３中のＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層２７からなる安定層が形成される。
なお、この場合もｉ型ＩｎＰ層３１は実質的にｎ型化することはなく、また、この場合のＮｉＧｅ層２７も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００６２】
この様に、本発明の第７の実施の形態においては、ｉ型ＩｎＰ層３１を設けているので、このｉ型ＩｎＰ層３１がエッチングストッパーとなってゲートリセス領域３３を再現性良く形成できるとともに、Ｆによる素子特性の劣化を抑制することができる。
【００６３】
次に、図１１を参照して、本発明の第８の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第７の実施の形態におけるＡｕＧｅ層２３をＧｅ層２９に置き換えただけで、他の構成は同様であるので説明は簡単にする。
図１１（ａ）参照
まず、上記の図７（ａ）の工程において、ｉ型ＩｎＡｌＡｓバリア層１６上に、引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰ層３１及びｎ型ＩｎＧａＡｓキャップ層３２を順次堆積させたのち、素子分離溝１７を形成する。
【００６４】
次いで、図７（ｂ）の工程において、リフトオフ法を用いて、厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＧｅ層２９、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２８を形成したのち、ゲートリセス領域３３を形成し、次いで、図８（ｃ）の工程と同様にＴ型ゲート電極１９を形成する。
【００６５】
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００６６】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、Ｇｅ層２９からのＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層３０からなる安定層が形成される。
なお、この場合にもｉ型ＩｎＰ層３１は実質的にｎ型化することはなく、また、この場合のＮｉＧｅ層３０も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００６７】
この様に、本発明の第８の実施の形態においても、ｉ型ＩｎＰ層３１を設けているので、ゲートリセス領域３３を再現性良く形成できるとともに、Ｆによる素子特性の劣化を抑制することができ、さらに、ＡｕＧｅ層の代わりにＧｅ層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができ、第７の実施の形態に比べてｎ+ 型ＩｎＡｌＡｓ層２６を制御性良く形成することができる。
【００６８】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、素子分離溝をウェットエッチングによって形成しているが、塩素系ガスを用いたドライエッチングによって形成しても良いものである。
さらに、素子分離は分離溝による分離に限られるものではなく、酸素イオンやプロトンを照射して形成した絶縁化領域によって分離しても良いものである。
【００６９】
また、上記の各実施の形態においては、基板としてＩｎＰ基板を用いているが、ＩｎＰ基板に限られるものではなく、大口径のウェハの入手が容易なＧａＡｓ基板を用いても良く、その場合には、バッファ層として格子整合性を改善するためにグレーデッド層を用いても良いものである。
【００７０】
また、上記の各実施の形態においては、ゲート電極として、Ｔｉ／Ｐｔ／Ａｕ構造を用いているが、Ｔｉ／Ｐｔ／Ａｕ構造に限られるものではなく、ＨＥＭＴやＭＥＳＦＥＴにおいて使用されている他の構造のゲート電極を用いても良いものである。
【００７１】
また、上記の各実施の形態においては、ゲート電極の抵抗を小さくするためにＴ型ゲート電極を用いてるが、必ずしもＴ型ゲート電極である必要はなく、矩形状のゲート電極を用いても良いものである。
【００７２】
また、上記実施の形態においては、ＨＥＭＴ（高電子移動度トランジスタ）として説明しているが、本発明は、ＨＥＭＴに限られるものではなく、通常のＭＥＳＦＥＴにも適用されるものであり、さらには、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）やホットエレクトロントランジスタ（ＨＥＴ）等の他の化合物半導体装置にも適用されるものである。
【００７３】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
図１参照
（付記１） Ｉｎを含む半導体層上にＮｉ層を形成する工程と、前記Ｎｉ層に接してＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記２） Ｉｎを含む半導体層上にＮｉ層を形成する工程と、前記Ｎｉ層上にＩｎ層を介することなくＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記３） 前記Ｇｅ層は、さらにＡｕ元素を含むことを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４） Ｎｉ層、ＡｕＧｅ層、及び、Ａｕ層９を順次堆積させたＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料、或いは、Ｎｉ層、Ｇｅ層、及び、Ａｕ層９を順次堆積させたＮｉ／Ｇｅ／Ａｕ構造の電極材料のいずれかをアンドープのＩｎを含む半導体層１と接するように堆積させたのち、合金化処理を行うことを特徴とする半導体装置の製造方法。
（付記５） 上記合金化処理を、３５０℃以下の熱処理によって行うことを特徴とする付記４記載の半導体装置の製造方法。
（付記６） 上記合金化処理によりＧｅを上記アンドープのＩｎを含む半導体層１中に拡散して、前記アンドープのＩｎを含む半導体層１の一部をｎ+ 型半導体層に変換するとともに、ｎ+ 型半導体層上に、少なくともＮｉ及びＧｅを主成分とする安定層８を形成することを特徴とする付記４または５に記載の半導体装置の製造方法。
（付記７） 上記ｎ+ 型半導体層の一部が、チャネル層を変換したｎ+ 型半導体層であることを特徴とする付記４乃至６のいずれか１に記載の半導体装置の製造方法。
（付記８） 上記アンドープのＩｎを含む半導体層１上にゲート電極４を形成したのち、前記ゲート電極４を利用して自己整合的に上記電極材料を堆積させ、次いで、上記合金化処理を行うことを特徴とする付記４乃至７のいずれか１に記載の半導体装置の製造方法。
（付記９） 上記電極材料を上記アンドープのＩｎを含む半導体層１上に設けたキャップ層の一部にかかるように堆積させたのち、前記キャップ層の中央部を除去してゲートリセス領域を形成し、次いで、ゲート電極４を形成したのち、熱処理を施して電極材料中のＧｅを前記アンドープのＩｎを含む半導体層１に拡散してｎ+ 型半導体層を形成することを特徴とする付記４乃至７のいずれか１に記載の半導体装置の製造方法。
【００７４】
【発明の効果】
以上述べたように本発明によれば、熱処理によるアロイ処理によりチャネル層に直接オーム性接触する電極を低抵抗に形成することができ、それによって、ＩｎＰＨＥＭＴ等のＩｎを含む化合物半導体装置のアロイオーミック電極の低抵抗化が容易になり、ＨＥＭＴをはじめとした化合物半導体装置の信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態のＨＥＭＴの途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態のＨＥＭＴの図２以降の製造工程の説明図である。
【図４】本発明の第２の実施の形態のＨＥＭＴの製造工程の説明図である。
【図５】本発明の第３の実施の形態のＨＥＭＴの製造工程の説明図である。
【図６】本発明の第４の実施の形態のＨＥＭＴの製造工程の説明図である。
【図７】本発明の第５の実施の形態のＨＥＭＴの途中までの製造工程の説明図である。
【図８】本発明の第５の実施の形態のＨＥＭＴの図７以降の製造工程の説明図である。
【図９】本発明の第６の実施の形態のＨＥＭＴの製造工程の説明図である。
【図１０】本発明の第７の実施の形態のＨＥＭＴの製造工程の説明図である。
【図１１】本発明の第８の実施の形態のＨＥＭＴの製造工程の説明図である。
【図１２】従来のＩｎＰＨＥＭＴの概略的断面図である。
【図１３】従来の改良型ＩｎＰＨＥＭＴの概略的断面図である。
【符号の説明】
１ Ｉｎを含む半導体層
２ キャリア供給層
３ チャネル層
４ ゲート電極
５ 合金化処理領域
６ オーミック接触半導体層
７ オーミック電極
８ 安定層
９ Ａｕ層
１１ 半絶縁性ＩｎＰ基板
１２ ｉ型ＩｎＡｌＡｓバッファ層
１３ ｉ型ＩｎＧａＡｓチャネル層
１４ ｉ型ＩｎＡｌＡｓスペーサ層
１５ ｎ型ＩｎＡｌＡｓ電子供給層
１６ ｉ型ＩｎＡｌＡｓバリア層
１７ 素子分離溝
１８ レジストパターン
１９ Ｔ型ゲートで極
２０ 導電性材料堆積物
２１ 電極材料層
２２ Ｎｉ層
２３ ＡｕＧｅ層
２４ Ａｕ層
２５ ソース・ドレイン電極構造物
２６ ｎ+ 型ＩｎＡｌＡｓ層
２７ ＮｉＧｅ層
２８ 電極材料層
２９ Ｇｅ層
３０ ＮｉＧｅ層
３１ ｉ型ＩｎＰ層
３２ ｎ型ＩｎＧａＡｓキャップ層
３３ ゲートリセス領域
４１ 半絶縁性ＩｎＰ基板
４２ ｉ型ＩｎＡｌＡｓバッファ層
４３ ｉ型ＩｎＧａＡｓチャネル層
４４ ｉ型ＩｎＡｌＡｓスペーサ層
４５ ｎ型ＩｎＡｌＡｓ電子供給層
４６ ｉ型ＩｎＡｌＡｓバリア層
４７ ｎ型ＩｎＧａＡｓキャップ層
４８ 素子分離溝
４９ ソース電極
５０ ドレイン電極
５１ ゲートリセス領域
５２ Ｔ型ゲート電極
５３ 電極材料層
５４ 合金化ソース領域
５５ 合金化ドレイン領域
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、特に、ＨＥＭＴ（高電子移動度トランジスタ）等の化合物半導体装置に対する低抵抗のアロイオーミック電極を形成するための電極材料構成に特徴のある半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来より、ＨＥＭＴ（高電子移動度トランジスタ）は、超高速、高周波デバイスとして用いられているが、なかでも、ＩｎＰ基板上に作製され、チャネル層としてＩｎＧａＡｓ（Ｉｎ組成〜０．５）を用いた所謂ＩｎＰＨＥＭＴは、超高速光通信用ＩＣや、低雑音増幅器への応用を目指して研究開発が進められている。
【０００３】
ここで、図１２を参照して、従来のＩｎＰＨＥＭＴを説明する。
図１２参照
図１２は、従来のＩｎＰＨＥＭＴの概略的断面図であり、まず、半絶縁性ＩｎＰ基板４１上に、ｉ型ＩｎＡｌＡｓバッファ層４２、ｉ型ＩｎＧａＡｓチャネル層４３、ｉ型ＩｎＡｌＡｓスペーサ層４４、ｎ型ＩｎＡｌＡｓ電子供給層４５、ｉ型ＩｎＡｌＡｓバリア層４６、及び、ｎ型ＩｎＧａＡｓキャップ層４７を順次エピタキシャル成長させたのち、ｉ型ＩｎＡｌＡｓバッファ層４２に達する素子分離溝４８を形成する。
【０００４】
次いで、ノンアロイのソース電極４９及びドレイン電極５０を設けたのち、ゲートリセス領域５１を形成し、レジストパターン（図示を省略）を用いたリフトオフ法によってＴ型ゲート電極５２を形成することによってＩｎＰＨＥＭＴの基本構成が完成する。
【０００５】
しかし、この様なＩｎＰＨＥＭＴにおいては、図において矢印で示すように、Ｔ型ゲート電極５２のドレイン側脇で電界と電流が集中し、イオンインパクト現象によってデバイスの電流電圧特性においてキンクが発生するという問題があった。
【０００６】
そのため、この様な電流集中を回避するために改良型のＩｎＰＨＥＭＴが提案されているので、図１３を参照して説明する。
図１３（ａ）参照
図１３（ａ）は、従来の改良型ＩｎＰＨＥＭＴの概略的断面図であり、図１２に示した従来のＩｎＰＨＥＭＴと比較するとｎ型ＩｎＧａＡｓキャップ層を設けることなく、Ｔ型ゲート電極５２を利用して自己整合的に電極材料層５３を形成したのち、合金化処理によって、電極材料とＩｎＡｌＡｓ層とを合金化させて、合金化ソース電極領域５４及び合金化ドレイン電極領域５５を形成するものである。
【０００７】
この様な構成によって、電流は合金化ドレイン電極領域５５から直接ｉ型ＩｎＧａＡｓチャネル層４３に流れ込むので電流がＴ型ゲート電極５２のドレイン側脇に集中することがなくなる。
【０００８】
図１３（ｂ）参照
図１３（ｂ）は、従来の他の改良型ＩｎＰＨＥＭＴの概略的断面図であり、図１２に示した従来のＩｎＰＨＥＭＴと比較するとｎ型ＩｎＧａＡｓキャップ層の良外側部を除去し、露出したｉ型ＩｎＡｌＡｓバリア層４６に接するように電極材料層を設けたのち、合金化処理によって、電極材料とＩｎＡｌＡｓ層とを合金化させて、合金化ソース電極領域５４及び合金化ドレイン電極領域５５を形成するものである。
【０００９】
この様な構成によって、電流は合金化ドレイン電極領域５５から直接ｉ型ＩｎＧａＡｓチャネル層４３に流れる電流と、Ｔ型ゲート電極５２のドレイン側脇を介して流れる電流に分岐されるので、流れ込む電流がＴ型ゲート電極５２のドレイン側脇に集中することがなくなる。
【００１０】
この様な改良提案においては、ｉ型ＩｎＧａＡｓチャネル層４３に直接オーム性接触する電極を作製することが必要となるため、通常のＩｎＰＨＥＭＴで用いられるノンアロイオーミック電極ではなく、アロイオーミック電極を用いる必要が生ずる。
【００１１】
しかし、ＧａＡｓＨＥＭＴなどで用いられているＡｕＧｅ／Ａｕのような電極では、合金化のための熱処理を行うとＡｕが異常拡散して、安定な特性を得ることができないという問題がある。
【００１２】
そこで、この問題を解決するためにＡｕを含まないＮｉ／Ｇｅ電極が作製された（必要ならば、Ｍ．Ｆｕｒｕｍａｉ，Ｔ．Ｏｋｕ，Ｈ．Ｉｓｈｉｋａｗａ，Ａ．Ｏｓｕｋｉ，Ｙ．Ｋｏｉｄｅ，Ｔ．Ｏｉｋａｗａ，ａｎｄ Ｍ．Ｍｕｒａｋａｍｉ，Ｊ．Ｅｌｅｃｔ．Ｍａｔｅｒ．，Ｖｏｌ．２５，ｐ．１６８４，１９９６参照）。
この電極は、Ａｕを含まないため、熱処理時においても安定な特性を示したが、電極自体の抵抗が高いこと、低接触抵抗値が得られないという二つの問題があった。
【００１３】
そこで、さらに、その問題を解決するため、少量のＡｕをＮｉとＧｅの間に挟んだＮｉ／Ａｕ／Ｇｅ電極が開発され（必要ならば、特開平９−１７２１６０号公報参照）、この電極は、低接触抵抗値を示し、熱処理時にも安定な特性を示した。
また、熱処理後に形成されるＮｉＧｅ層中にＩｎＧａＡｓ等に由来するＧａによるＡｕＧａを析出することにより電極材自体の抵抗値を低下させることができた。
【００１４】
【発明が解決しようとする課題】
しかし、このＮｉ／Ａｕ／Ｇｅ電極を用いてアンドープのＩｎＡｌＡｓ上に直接アロイオーミック電極を作製する際には、電極材自体の抵抗を低下させる析出物、即ち、ＡｕＧａを得ることができないため電極材自体の抵抗値が高く、またＩｎ或いはＡｌとＡｕが反応して化合物を生成するので、低接触抵抗値が得られないという問題があった。
【００１５】
したがって、本発明は、アンドープのＩｎを含む半導体層に対して低抵抗のアロイオーミック電極を形成することを目的とする。
【００１６】
【課題を解決するための手段】
図１は、本発明の原理的構成の説明図であり、この図１を参照して本発明における課題を解決するための手段を説明する。
なお、図において、符号１，２，４，５は、夫々ＩｎＡｌＡｓ等のＩｎを含む半導体層１、キャリア供給層、ゲート電極、及び、合金化処理領域である。
図１参照
上述の課題を解決するために、本発明は、半導体装置の製造方法において、Ｉｎを含む半導体層１上にＮｉ層を形成する工程と、前記Ｎｉ層に接してＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層９を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする。
或いは、半導体装置の製造方法において、Ｉｎを含む半導体層１上にＮｉ層を形成する工程と、前記Ｎｉ層上にＩｎ層を介することなくＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層９を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする。
【００１７】
この様に、ＧｅとＮｉとの反応により生成されたＮｉＧｅ層が安定層８としてＡｕの異常拡散を抑制し、接触抵抗増大の原因となるＩｎやＡｌとＡｕの化合物の生成を抑制し、さらに、安定層８上にＡｕ層９を形成するため電極材自体を低抵抗にすることができる。 なお、安定層８を形成するためにＮｉ層はあまり厚く形成しても意味がないので、Ｇｅと反応して形成される安定層８の層厚としては、１５ｎｍ以下が好適である。
【００１８】
また、この場合のオーミック接触半導体層６は、チャネル層３等の能動領域に直接接するように設けることが望ましい。
なお、この様なオーミック電極７は、電界効果型半導体装置のソース・ドレイン電極に限られるものではなく、ヘテロ接合バイポーラトランジスタやＨＥＴ（ホットエレクトロントランジスタ）等の化合物半導体装置に対するオーミック電極７一般に適用されるものである。
【００２０】
また、ＮｉＧｅ層とＡｕ層とからなるオーミック電極７は、図１３（ａ）或いは（ｂ）に示しているように、キャップ層を介さず、或いは、キャップ層の一部のみを介して設けたいずれの改良型ＩｎＰＨＥＭＴにも適用されるものである。
【００２１】
具体的には、Ｎｉ層、ＡｕＧｅ層、及び、Ａｕ層９を順次堆積させたＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料、或いは、Ｎｉ層、Ｇｅ層、及び、Ａｕ層９を順次堆積させたＮｉ／Ｇｅ／Ａｕ構造の電極材料のいずれかを用いることが好適であり、Ｎｉ／Ｇｅ／Ａｕ構造の方が反応を抑制して制御性良く合金化処理を行うことができる。
なお、この場合の熱処理温度としては、３５０℃以下が好適である。
【００２２】
【発明の実施の形態】
ここで、図２及び図３を参照して、本発明の第１の実施の形態のＨＥＭＴの製造工程を説明するが、各図は一つのＨＥＭＴの概略的断面図である。
図２（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に、有機金属気相成長法（ＭＯＶＰＥ法）を用いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１２、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１３、厚さが、例えば、３ｎｍのｉ型ＩｎＡｌＡｓスペーサ層１４、厚さが、例えば、７ｎｍで、Ｓｉ濃度が５×１０18ｃｍ-3のｎ型ＩｎＡｌＡｓ電子供給層１５、及び、厚さが、例えば、７ｎｍのｉ型ＩｎＡｌＡｓバリア層１６を順次堆積させる。
なお、本明細書においてはｉ型半導体層は、アンドープの半導体層を意味する。
【００２３】
次いで、通常のフォトレジストプロセスを適用して、燐酸系エッチング溶液（Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ）を用いたウエットエッチングによって素子分離溝１７を形成するとともに、素子分離溝１７に囲まれた領域を素子形成領域とする。
【００２４】
図２（ｂ）参照
次いで、電子ビームレジストプロセスにより３層のレジストからなるレジストパターン１８を形成したのち、蒸着法を用いて厚さが、例えば、１０ｎｍのＴｉ層、厚さが、例えば、３０ｎｍのＰｔ層、及び、厚さが、例えば、２００ｎｍのＡｕ層を順次堆積させて、例えば、ゲート長が０．１５μｍで、オーバーゲート長が０．４５のＴ型ゲート電極１９を形成する。
なお、レジストパターン１８の平坦面上には、Ｔｉ／Ｐｔ／Ａｕからなる導電材料堆積物２０が堆積することになる。
【００２５】
図３（ｃ）参照
次いで、導電材料堆積物２０をレジストパターン１８とともにリフトオフしたのち、蒸着法を用いて、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＡｕＧｅ層２３、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２１を段切れを利用してＴ型ゲート電極１９に対して自己整合的に形成する。
なお、図における右側の図は、左側の図における破線の円内を拡大した図であり（以下、同じ）、この場合のＡｕＧｅ層２３は固溶体として安定な１２ｗｔ％のＧｅを含むＡｕＧｅからなる。
【００２６】
図３（ｄ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００２７】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、ＡｕＧｅ層２３中のＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層２７からなる安定層が形成される。
なお、このＮｉＧｅ層２７は純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００２８】
この様に、本発明の第１の実施の形態においては、図１２に示したのと同様の短チャネル長のＩｎＰＨＥＭＴにおいて、電流集中を防止するためにアロイ化オーミック電極を形成した場合にも、Ｎｉ／ＡｕＧｅ／Ａｕ構造の電極材料層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができる。
【００２９】
次に、図４を参照して、本発明の第２の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第１の実施の形態におけるＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料層におけるＡｕＧｅ層をＧｅ層に置き換えただけで、他の構成は同様であるので説明は簡単にする。
図４（ａ）参照
上記の図２（ａ）乃至図２（ｂ）と全く同様の工程でＴ型ゲート電極１９を形成したのち、蒸着法を用いて、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＧｅ層２９、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２８を段切れを利用してＴ型ゲート電極１９に対して自己整合的に形成する。
【００３０】
図４（ｂ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００３１】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、Ｇｅ層２９からのＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層３０からなる安定層が形成される。
なお、このＮｉＧｅ層２９も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００３２】
この様に、本発明の第２の実施の形態においては、図１２（ａ）に示したのと同様の短チャネル長のＩｎＰＨＥＭＴにおいて、電流集中を防止するためにアロイ化オーミック電極を形成した場合にも、Ｎｉ／Ｇｅ／Ａｕ構造の電極材料層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができ、特に、ＡｕＧｅを用いた上記の第１の実施の形態と比較して反応を抑制することができるので、ｎ+ 型ＩｎＡｌＡｓ層２６を制御性良く形成することができる。
【００３３】
次に、図５を参照して、本発明の第３の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第１の実施の形態におけるｉ型ＩｎＡｌＡｓバリア層１６上にｉ型ＩｎＰ層３１を設けた以外は上記の第１の実施の形態と全く同様であるので説明は簡単にする。
なお、この場合のｉ型ＩｎＰ層３１は、半導体製造工程でエッチングガス等から雰囲気中に不可避的に混入するＦ（フッ素）が能動領域に進入してアクセプタ化してキャリアである電子を相殺することを防止するためのＦの進入を抑制するために設けるパッシベーション層である。
【００３４】
図５（ａ）参照
上記の図２（ａ）の工程において、ｉ型ＩｎＡｌＡｓバリア層１６上に引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰ層２１を形成したのち、素子分離溝１７を形成する。
【００３５】
次いで、蒸着法を用いて、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＡｕＧｅ層２３、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２１を段切れを利用してＴ型ゲート電極１９に対して自己整合的に形成する。
【００３６】
図５（ｂ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００３７】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、ＡｕＧｅ層２３中のＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層２７からなる安定層が形成される。
【００３８】
なお、この熱処理工程において、Ｇｅはｉ型ＩｎＰ層３１中を拡散していくにも拘わらずｉ型ＩｎＰ層３１がｎ型化する傾向は確認できなかったが、素子特性としては特に問題はない。
また、この場合のＮｉＧｅ層２７も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００３９】
この様に、本発明の第３の実施の形態においては、ｉ型ＩｎＰ層３１を最上層として設けているので、雰囲気中のＦの進入を防止することができ、それによって、低抵抗のアロイオーミック電極を設けた短チャネル長のＩｎＰＨＥＭＴの素子特性を上記第１の実施の形態に比べてより良好にすることができる。
【００４０】
次に、図６を参照して、本発明の第４の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第２の実施の形態におけるＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料層におけるＡｕＧｅ層をＧｅ層に置き換えただけで、他の構成は同様であるので説明は簡単にする。
【００４１】
図６（ａ）参照
まず、図２（ａ）の工程において、ｉ型ＩｎＡｌＡｓバリア層１６上に、引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰ層３１を形成したのち、素子分離溝１７を形成する。
【００４２】
次いで、蒸着法を用いて、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＧｅ層２９、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２８を段切れを利用してＴ型ゲート電極１９に対して自己整合的に形成する。
【００４３】
図６（ｂ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００４４】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、Ｇｅ層２９からのＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層３０からなる安定層が形成される。
【００４５】
なお、この熱処理工程において、Ｇｅはｉ型ＩｎＰ層３１中を拡散するにも拘わらずｉ型ＩｎＰ層３１がｎ型化する傾向は見られなかったが、素子特性としては特に問題はない。
また、この場合のＮｉＧｅ層３０も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００４６】
この様に、本発明の第４の実施の形態においては、ｉ型ＩｎＰ層３１を最上層として設けているので、雰囲気中のＦの進入を防止することができ、それによって、低抵抗のアロイオーミック電極を設けた短チャネル長のＩｎＰＨＥＭＴの素子特性を上記第３の実施の形態に比べてより良好にすることができる。
【００４７】
次に、図７乃至図８を参照して、本発明の第５の実施の形態のＨＥＭＴの製造工程を説明する。
図７（ａ）参照
まず、半絶縁性ＩｎＰ基板１１上に、ＭＯＶＰＥ法を用いて、厚さが、例えば、２００ｎｍのｉ型ＩｎＡｌＡｓバッファ層１２、厚さが、例えば、２５ｎｍのｉ型ＩｎＧａＡｓチャネル層１３、厚さが、例えば、３ｎｍのｉ型ＩｎＡｌＡｓスペーサ層１４、厚さが、例えば、７ｎｍで、Ｓｉ濃度が５×１０18ｃｍ-3のｎ型ＩｎＡｌＡｓ電子供給層１５、厚さが、例えば、７ｎｍのｉ型ＩｎＡｌＡｓバリア層１６、及び、厚さが、例えば、５０ｎｍで、Ｓｉ濃度が１×１０19ｃｍ-3のｎ型ＩｎＧａＡｓキャップ層３２を順次堆積させる。
【００４８】
次いで、通常のフォトレジストプロセスを適用して、燐酸系エッチング溶液（Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ）を用いたウエットエッチングによって素子分離溝１７を形成したのち、ｎ型ＩｎＧａＡｓキャップ層３２の外周部を選択的にエッチング除去する。
【００４９】
図７（ｂ）参照
次いで、レジストパターン（図示を省略）を用いたリフトオフ法によって、全面に厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＡｕＧｅ層２３、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２１を形成したのち、再び、通常のフォトレジストプロセスを適用して、燐酸系エッチング溶液（Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏ）を用いたウエットエッチングによってｎ型ＩｎＧａＡｓキャップ層３２の中央部を選択的に除去してゲートリセス領域３３を形成する。
【００５０】
図８（ｃ）参照
次いで、上記の第１の実施の形態と同様に、電子ビームレジストプロセスにより３層のレジストからなるレジストパターン１８を形成したのち、蒸着法を用いて厚さが、例えば、１０ｎｍのＴｉ層、厚さが、例えば、３０ｎｍのＰｔ層、及び、厚さが、例えば、２００ｎｍのＡｕ層を順次堆積させて、例えば、ゲート長が０．１５μｍで、オーバーゲート長が０．８５のＴ型ゲート電極１９を形成する。
なお、レジストパターン１８の平坦面上には、Ｔｉ／Ｐｔ／Ａｕからなる導電材料堆積物２０が堆積することになる。
【００５１】
図８（ｄ）参照
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００５２】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、ＡｕＧｅ層２３中のＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層２７からなる安定層が形成される。
なお、この場合のＮｉＧｅ層２７も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００５３】
この様に、本発明の第５の実施の形態においては、図１２（ｂ）に示したのと同様の電流分岐型の短チャネル長のＩｎＰＨＥＭＴにおいて、電流集中を防止するためにアロイ化オーミック電極を形成した場合にも、Ｎｉ／ＡｕＧｅ／Ａｕ構造の電極材料層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができる。
【００５４】
次に、図９を参照して、本発明の第６の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第５の実施の形態におけるＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料層におけるＡｕＧｅ層をＧｅ層に置き換えただけで、他の構成は同様であるので説明は簡単にする。
図９（ａ）参照
まず、上記の図７（ｂ）の工程において、厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＧｅ層２９、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２８を形成したのち、ゲートリセス領域３３を形成し、次いで、図８（ｃ）の工程と同様にＴ型ゲート電極１９を形成する。
【００５５】
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００５６】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、Ｇｅ層２９からのＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層３０からなる安定層が形成される。
なお、この場合のＮｉＧｅ層３０も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００５７】
この様に、本発明の第６の実施の形態においては、図１２（ｂ）に示したのと同様の電流分岐型の短チャネル長のＩｎＰＨＥＭＴにおいて、電流集中を防止するためにアロイ化オーミック電極を形成した場合にも、Ｎｉ／Ｇｅ／Ａｕ構造の電極材料層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができ、特に、第５の実施の形態に比べてｎ+ 型ＩｎＡｌＡｓ層２６を制御性良く形成することができる。
【００５８】
次に、図１０を参照して、本発明の第７の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第５の実施の形態におけるｉ型ＩｎＡｌＡｓバリア層１６とｎ型ＩｎＧａＡｓキャップ層３２との間にエッチングストッパーになるともにＦの拡散防止膜となるｉ型ＩｎＰ層３１を挿入したものであり、他の構成は同様であるので説明は簡単にする。
図１０（ａ）参照
まず、上記の図７（ａ）の工程において、ｉ型ＩｎＡｌＡｓバリア層１６上に、引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰ層３１及びｎ型ＩｎＧａＡｓキャップ層３２を順次堆積させたのち、素子分離溝１７を形成する。
【００５９】
次いで、図７（ｂ）の工程において、リフトオフ法を用いて、厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＡｕＧｅ層２３、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２１を形成したのち、ゲートリセス領域３３を形成し、次いで、図８（ｃ）の工程と同様にＴ型ゲート電極１９を形成する。
【００６０】
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００６１】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、ＡｕＧｅ層２３中のＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層２７からなる安定層が形成される。
なお、この場合もｉ型ＩｎＰ層３１は実質的にｎ型化することはなく、また、この場合のＮｉＧｅ層２７も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００６２】
この様に、本発明の第７の実施の形態においては、ｉ型ＩｎＰ層３１を設けているので、このｉ型ＩｎＰ層３１がエッチングストッパーとなってゲートリセス領域３３を再現性良く形成できるとともに、Ｆによる素子特性の劣化を抑制することができる。
【００６３】
次に、図１１を参照して、本発明の第８の実施の形態のＨＥＭＴの製造工程を説明するが、上記の第７の実施の形態におけるＡｕＧｅ層２３をＧｅ層２９に置き換えただけで、他の構成は同様であるので説明は簡単にする。
図１１（ａ）参照
まず、上記の図７（ａ）の工程において、ｉ型ＩｎＡｌＡｓバリア層１６上に、引き続いて、厚さが、例えば、６ｎｍのｉ型ＩｎＰ層３１及びｎ型ＩｎＧａＡｓキャップ層３２を順次堆積させたのち、素子分離溝１７を形成する。
【００６４】
次いで、図７（ｂ）の工程において、リフトオフ法を用いて、厚さが、例えば、１０ｎｍのＮｉ層２２、厚さが、例えば、５０ｎｍのＧｅ層２９、及び、厚さが、例えば、１００ｎｍのＡｕ層２４を順次堆積させて電極材料層２８を形成したのち、ゲートリセス領域３３を形成し、次いで、図８（ｃ）の工程と同様にＴ型ゲート電極１９を形成する。
【００６５】
次いで、３５０℃以下の温度、例えば、３００℃において熱処理して合金化処理することによって、ｉ型ＩｎＧａＡｓチャネル層１３に達するソース・ドレイン電極構造物２５を形成する。
【００６６】
この熱処理工程において、Ｎｉ層２２はＡｕの拡散を抑制するとともに、Ｇｅ層２９からのＧｅの拡散を促進し、ｉ型ＩｎＡｌＡｓバリア層１６乃至ｉ型ＩｎＧａＡｓチャネル層１３の一部を高濃度にＧｅでドープしてｎ+ 型ＩｎＡｌＡｓ層２６に変換するとともに、ｎ+ 型ＩｎＡｌＡｓ層２６との界面側には、厚さが、例えば、１５ｎｍ以下のＮｉＧｅ層３０からなる安定層が形成される。
なお、この場合にもｉ型ＩｎＰ層３１は実質的にｎ型化することはなく、また、この場合のＮｉＧｅ層３０も純粋なＮｉＧｅである必要はなく、Ａｕが多少含まれていても問題はない。
【００６７】
この様に、本発明の第８の実施の形態においても、ｉ型ＩｎＰ層３１を設けているので、ゲートリセス領域３３を再現性良く形成できるとともに、Ｆによる素子特性の劣化を抑制することができ、さらに、ＡｕＧｅ層の代わりにＧｅ層を用いているので、Ａｕの異常拡散を抑制してアロイ化オーミック電極を低抵抗にすることができ、第７の実施の形態に比べてｎ+ 型ＩｎＡｌＡｓ層２６を制御性良く形成することができる。
【００６８】
以上、本発明の各実施の形態を説明してきたが、本発明は各実施の形態に記載された構成・条件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、素子分離溝をウェットエッチングによって形成しているが、塩素系ガスを用いたドライエッチングによって形成しても良いものである。
さらに、素子分離は分離溝による分離に限られるものではなく、酸素イオンやプロトンを照射して形成した絶縁化領域によって分離しても良いものである。
【００６９】
また、上記の各実施の形態においては、基板としてＩｎＰ基板を用いているが、ＩｎＰ基板に限られるものではなく、大口径のウェハの入手が容易なＧａＡｓ基板を用いても良く、その場合には、バッファ層として格子整合性を改善するためにグレーデッド層を用いても良いものである。
【００７０】
また、上記の各実施の形態においては、ゲート電極として、Ｔｉ／Ｐｔ／Ａｕ構造を用いているが、Ｔｉ／Ｐｔ／Ａｕ構造に限られるものではなく、ＨＥＭＴやＭＥＳＦＥＴにおいて使用されている他の構造のゲート電極を用いても良いものである。
【００７１】
また、上記の各実施の形態においては、ゲート電極の抵抗を小さくするためにＴ型ゲート電極を用いてるが、必ずしもＴ型ゲート電極である必要はなく、矩形状のゲート電極を用いても良いものである。
【００７２】
また、上記実施の形態においては、ＨＥＭＴ（高電子移動度トランジスタ）として説明しているが、本発明は、ＨＥＭＴに限られるものではなく、通常のＭＥＳＦＥＴにも適用されるものであり、さらには、ＨＢＴ（ヘテロ接合バイポーラトランジスタ）やホットエレクトロントランジスタ（ＨＥＴ）等の他の化合物半導体装置にも適用されるものである。
【００７３】
ここで、再び、図１を参照して、改めて本発明の詳細な特徴を説明する。
図１参照
（付記１） Ｉｎを含む半導体層上にＮｉ層を形成する工程と、前記Ｎｉ層に接してＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記２） Ｉｎを含む半導体層上にＮｉ層を形成する工程と、前記Ｎｉ層上にＩｎ層を介することなくＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする半導体装置の製造方法。
（付記３） 前記Ｇｅ層は、さらにＡｕ元素を含むことを特徴とする付記１または２に記載の半導体装置の製造方法。
（付記４） Ｎｉ層、ＡｕＧｅ層、及び、Ａｕ層９を順次堆積させたＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料、或いは、Ｎｉ層、Ｇｅ層、及び、Ａｕ層９を順次堆積させたＮｉ／Ｇｅ／Ａｕ構造の電極材料のいずれかをアンドープのＩｎを含む半導体層１と接するように堆積させたのち、合金化処理を行うことを特徴とする半導体装置の製造方法。
（付記５） 上記合金化処理を、３５０℃以下の熱処理によって行うことを特徴とする付記４記載の半導体装置の製造方法。
（付記６） 上記合金化処理によりＧｅを上記アンドープのＩｎを含む半導体層１中に拡散して、前記アンドープのＩｎを含む半導体層１の一部をｎ+ 型半導体層に変換するとともに、ｎ+ 型半導体層上に、少なくともＮｉ及びＧｅを主成分とする安定層８を形成することを特徴とする付記４または５に記載の半導体装置の製造方法。
（付記７） 上記ｎ+ 型半導体層の一部が、チャネル層を変換したｎ+ 型半導体層であることを特徴とする付記４乃至６のいずれか１に記載の半導体装置の製造方法。
（付記８） 上記アンドープのＩｎを含む半導体層１上にゲート電極４を形成したのち、前記ゲート電極４を利用して自己整合的に上記電極材料を堆積させ、次いで、上記合金化処理を行うことを特徴とする付記４乃至７のいずれか１に記載の半導体装置の製造方法。
（付記９） 上記電極材料を上記アンドープのＩｎを含む半導体層１上に設けたキャップ層の一部にかかるように堆積させたのち、前記キャップ層の中央部を除去してゲートリセス領域を形成し、次いで、ゲート電極４を形成したのち、熱処理を施して電極材料中のＧｅを前記アンドープのＩｎを含む半導体層１に拡散してｎ+ 型半導体層を形成することを特徴とする付記４乃至７のいずれか１に記載の半導体装置の製造方法。
【００７４】
【発明の効果】
以上述べたように本発明によれば、熱処理によるアロイ処理によりチャネル層に直接オーム性接触する電極を低抵抗に形成することができ、それによって、ＩｎＰＨＥＭＴ等のＩｎを含む化合物半導体装置のアロイオーミック電極の低抵抗化が容易になり、ＨＥＭＴをはじめとした化合物半導体装置の信頼性の向上に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態のＨＥＭＴの途中までの製造工程の説明図である。
【図３】本発明の第１の実施の形態のＨＥＭＴの図２以降の製造工程の説明図である。
【図４】本発明の第２の実施の形態のＨＥＭＴの製造工程の説明図である。
【図５】本発明の第３の実施の形態のＨＥＭＴの製造工程の説明図である。
【図６】本発明の第４の実施の形態のＨＥＭＴの製造工程の説明図である。
【図７】本発明の第５の実施の形態のＨＥＭＴの途中までの製造工程の説明図である。
【図８】本発明の第５の実施の形態のＨＥＭＴの図７以降の製造工程の説明図である。
【図９】本発明の第６の実施の形態のＨＥＭＴの製造工程の説明図である。
【図１０】本発明の第７の実施の形態のＨＥＭＴの製造工程の説明図である。
【図１１】本発明の第８の実施の形態のＨＥＭＴの製造工程の説明図である。
【図１２】従来のＩｎＰＨＥＭＴの概略的断面図である。
【図１３】従来の改良型ＩｎＰＨＥＭＴの概略的断面図である。
【符号の説明】
１ Ｉｎを含む半導体層
２ キャリア供給層
３ チャネル層
４ ゲート電極
５ 合金化処理領域
６ オーミック接触半導体層
７ オーミック電極
８ 安定層
９ Ａｕ層
１１ 半絶縁性ＩｎＰ基板
１２ ｉ型ＩｎＡｌＡｓバッファ層
１３ ｉ型ＩｎＧａＡｓチャネル層
１４ ｉ型ＩｎＡｌＡｓスペーサ層
１５ ｎ型ＩｎＡｌＡｓ電子供給層
１６ ｉ型ＩｎＡｌＡｓバリア層
１７ 素子分離溝
１８ レジストパターン
１９ Ｔ型ゲートで極
２０ 導電性材料堆積物
２１ 電極材料層
２２ Ｎｉ層
２３ ＡｕＧｅ層
２４ Ａｕ層
２５ ソース・ドレイン電極構造物
２６ ｎ+ 型ＩｎＡｌＡｓ層
２７ ＮｉＧｅ層
２８ 電極材料層
２９ Ｇｅ層
３０ ＮｉＧｅ層
３１ ｉ型ＩｎＰ層
３２ ｎ型ＩｎＧａＡｓキャップ層
３３ ゲートリセス領域
４１ 半絶縁性ＩｎＰ基板
４２ ｉ型ＩｎＡｌＡｓバッファ層
４３ ｉ型ＩｎＧａＡｓチャネル層
４４ ｉ型ＩｎＡｌＡｓスペーサ層
４５ ｎ型ＩｎＡｌＡｓ電子供給層
４６ ｉ型ＩｎＡｌＡｓバリア層
４７ ｎ型ＩｎＧａＡｓキャップ層
４８ 素子分離溝
４９ ソース電極
５０ ドレイン電極
５１ ゲートリセス領域
５２ Ｔ型ゲート電極
５３ 電極材料層
５４ 合金化ソース領域
５５ 合金化ドレイン領域
Claims (5)
- Ｉｎを含む半導体層上にＮｉ層を形成する工程と、前記Ｎｉ層に接してＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする半導体装置の製造方法。
- Ｉｎを含む半導体層上にＮｉ層を形成する工程と、前記Ｎｉ層上にＩｎ層を介することなくＧｅ層を形成する工程と、前記Ｇｅ層上にＡｕ層を形成する工程と、熱処理によって前記Ｇｅ層中のＧｅ元素と前記Ｎｉ層中のＮｉ元素とを反応させ、ＮｉＧｅ層を形成する工程とを有することを特徴とする半導体装置の製造方法。
- 前記Ｇｅ層は、さらにＡｕ元素を含むことを特徴とする請求項１または２に記載の半導体装置の製造方法。
- Ｎｉ層、ＡｕＧｅ層、及び、Ａｕ層を順次堆積させたＮｉ／ＡｕＧｅ／Ａｕ構造の電極材料、或いは、Ｎｉ層、Ｇｅ層、及び、Ａｕ層を順次堆積させたＮｉ／Ｇｅ／Ａｕ構造の電極材料のいずれかをアンドープのＩｎを含む半導体層と接するように堆積させたのち、合金化処理を行うことを特徴とする半導体装置の製造方法。
- 前記合金化処理を、３５０℃以下の熱処理によって行うことを特徴とする請求項４記載の半導体装置の製造方法。
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