JPH0563946B2 - - Google Patents
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- JPH0563946B2 JPH0563946B2 JP6642983A JP6642983A JPH0563946B2 JP H0563946 B2 JPH0563946 B2 JP H0563946B2 JP 6642983 A JP6642983 A JP 6642983A JP 6642983 A JP6642983 A JP 6642983A JP H0563946 B2 JPH0563946 B2 JP H0563946B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Description
【発明の詳細な説明】
本発明は、寄生抵抗の小さい電界効果トランジ
スタ、特に絶縁性ゲートの電界効果トランジスタ
の製造方法に関する。
スタ、特に絶縁性ゲートの電界効果トランジスタ
の製造方法に関する。
−化合物半導体を用いた電界効果トランジ
スタは、高速IC用および超高周波用素子として、
より高性能のものが要請される。特に絶縁性ゲー
トの電界効果トランジスタが、デイジタルIC用
および高出力素子用として求められている。例え
ば、第１図に示すトランジスタは、最近注目され
ているもので、高純度の第１の半導体層のチヤネ
ル層（例えばP-−GaAs層）１２上に、ｎ型ドー
プした第１の半導体より電子親和力の小さい第２
の半導体層（例えばn+−GaAlAs層）１３を設
け、その上のゲート電極１４の電位を変化させて
ソース電極１５とドレイン電極１６との間のヘテ
ロ界面の高純度の第１の半導体層側を流れる電流
を変化させるものであり、特に抵温での移動度の
増加が注目されているものである。なお１１は高
抵抗基板である。ここで、ゲート１４下の第２の
半導体層１３は空乏化して実質上半絶縁性化して
おり、チヤネルのキヤリア数は、この絶縁層によ
る容量結合によつて変化するので、実質上絶縁ゲ
ート電界効果トランジスタと考えることができ
る。このトランジスタにおいては、従来、ソース
およびドレイン電極は、Au−Geを高純度の第１
の半導体（GaAs）に直接合金化して形成するこ
と、および、ソースーゲート間のチヤネル層のシ
ートキヤリア密度があまり大きくないことのため
に、ソース抵抗の大きいことが問題である。この
ため、第２図のようにイオン注入によつてゲート
電極部以外にn+領域２１および２２を設けるこ
とが考えられる。同図において第１図と同一記号
は同一構成要素を示す。この構造は、チヤネル域
の半導体ににInP等を、ゲート絶縁層に酸化や窒
化膜等を用いた絶縁ゲート電界効果トランジス
タ、特にエンハンスメント型トランジスタの重要
な構造でもある。この場合、前記第３の半導体膜
は、SiO2，Si2N4等の酸化膜、窒化膜等の絶縁膜
に置換えられる。
スタは、高速IC用および超高周波用素子として、
より高性能のものが要請される。特に絶縁性ゲー
トの電界効果トランジスタが、デイジタルIC用
および高出力素子用として求められている。例え
ば、第１図に示すトランジスタは、最近注目され
ているもので、高純度の第１の半導体層のチヤネ
ル層（例えばP-−GaAs層）１２上に、ｎ型ドー
プした第１の半導体より電子親和力の小さい第２
の半導体層（例えばn+−GaAlAs層）１３を設
け、その上のゲート電極１４の電位を変化させて
ソース電極１５とドレイン電極１６との間のヘテ
ロ界面の高純度の第１の半導体層側を流れる電流
を変化させるものであり、特に抵温での移動度の
増加が注目されているものである。なお１１は高
抵抗基板である。ここで、ゲート１４下の第２の
半導体層１３は空乏化して実質上半絶縁性化して
おり、チヤネルのキヤリア数は、この絶縁層によ
る容量結合によつて変化するので、実質上絶縁ゲ
ート電界効果トランジスタと考えることができ
る。このトランジスタにおいては、従来、ソース
およびドレイン電極は、Au−Geを高純度の第１
の半導体（GaAs）に直接合金化して形成するこ
と、および、ソースーゲート間のチヤネル層のシ
ートキヤリア密度があまり大きくないことのため
に、ソース抵抗の大きいことが問題である。この
ため、第２図のようにイオン注入によつてゲート
電極部以外にn+領域２１および２２を設けるこ
とが考えられる。同図において第１図と同一記号
は同一構成要素を示す。この構造は、チヤネル域
の半導体ににInP等を、ゲート絶縁層に酸化や窒
化膜等を用いた絶縁ゲート電界効果トランジス
タ、特にエンハンスメント型トランジスタの重要
な構造でもある。この場合、前記第３の半導体膜
は、SiO2，Si2N4等の酸化膜、窒化膜等の絶縁膜
に置換えられる。
さて、かかる構造の電界効果トランジスタの製
造工程は、従来技術のSi絶縁ゲート電界効果トラ
ンジスタでの工程を適用した場合を、第３図を用
いて説明する。先ず高抵抗基板１１上にチヤネル
層の第１の半導体層１２、および第２の半導体層
あるいは絶縁膜１３を成長する工程（第３図ａ）、
耐熱性のゲート電極１４を形成する工程（第３図
ｂ）、ゲート電極１４をマスクにしてドナーイオ
ンを注入し、アニールを行つてn+領域２１，２
２を形成する工程（第３図ｃ）、ソース電極１５
およびドレイン電極１６を形成する工程（第３図
ｄ）で成るものが考えられる。しかしながら、イ
オン注入後のアニール工程では、800℃程度以上
の高温での熱処理が必要であり、この熱処理によ
つて、n+ドープした第２の半導体層を用いたヘ
テロ構造の場合には、該n+ドーパントがチヤネ
ル層の第１の半導体側へ拡散する等、ヘテロ界面
の質の維持が困難で、低温での移動度の増加の程
度が小さくなることが観測されている。またInP
を用いた絶縁ート電界効果トランジスタでは、
InPの耐熱性が低いので、InP／絶縁膜の界面特
性の劣化をきたす恐れがある。
造工程は、従来技術のSi絶縁ゲート電界効果トラ
ンジスタでの工程を適用した場合を、第３図を用
いて説明する。先ず高抵抗基板１１上にチヤネル
層の第１の半導体層１２、および第２の半導体層
あるいは絶縁膜１３を成長する工程（第３図ａ）、
耐熱性のゲート電極１４を形成する工程（第３図
ｂ）、ゲート電極１４をマスクにしてドナーイオ
ンを注入し、アニールを行つてn+領域２１，２
２を形成する工程（第３図ｃ）、ソース電極１５
およびドレイン電極１６を形成する工程（第３図
ｄ）で成るものが考えられる。しかしながら、イ
オン注入後のアニール工程では、800℃程度以上
の高温での熱処理が必要であり、この熱処理によ
つて、n+ドープした第２の半導体層を用いたヘ
テロ構造の場合には、該n+ドーパントがチヤネ
ル層の第１の半導体側へ拡散する等、ヘテロ界面
の質の維持が困難で、低温での移動度の増加の程
度が小さくなることが観測されている。またInP
を用いた絶縁ート電界効果トランジスタでは、
InPの耐熱性が低いので、InP／絶縁膜の界面特
性の劣化をきたす恐れがある。
本発明の目的は、以上のような−化合物半
導体を用いた電界効果トランジスタの製造方法に
は不適な高温アニールを要しないので、ソースお
よびドレインにn+領域を形成することができる
電界効果トランジスタの製造方法を提供すること
にある。
導体を用いた電界効果トランジスタの製造方法に
は不適な高温アニールを要しないので、ソースお
よびドレインにn+領域を形成することができる
電界効果トランジスタの製造方法を提供すること
にある。
本発明の電界効果トランジスタの製造方法につ
いて、第４図を用いて説明する。先ず、高抵抗基
板４１上に一導電型の高ドープの低抵抗半導体層
４２を成長する工程（第４図ａ）、該低抵抗半導
体層上にゲート部を開口する非晶質膜４３を形成
し、さらに開口部の該低抵抗半導体層を除去する
工程（第４図ｂ）、横方向の成長速度の遅い成長
手段でもつて、チヤネルの半導体層４４を成長
し、さらに絶縁膜あるいはキヤリア供給層４５を
成長する工程（第４図ｃ）、上方よりゲート電極
金属を蒸着し、リフトオフあるいは不要部のエツ
チングによつてゲート電極４６を形成する工程
（第４図ｄ）、前記低抵抗半導体層上にソース電極
４７およびドレイン電極４８を形成する工程（第
４図ｅ）で成る。第４図から理解できるように、
本製造方法では絶縁膜あるいはキヤリア供給層４
５の成長後にイオン注入のアニールのような高温
での熱処理工程を要せずに、低抵抗領域を自己整
合的にゲート部に接して設けることができる。さ
らに第４図ｃの工程で非晶質膜４３上に成長した
半導体層４４′４５′は多結晶化し半絶縁性化する
ため、第４図ｄのように、これら絶縁体で囲まれ
た凹部にゲート電極を埋込み、さらにははみ出す
ようにもゲート電極を形成できるので、実効的に
断面積の大きいゲート電極となり、ゲート抵抗も
小さくできる。ゲート電極４６の下のキヤリア供
給層４５は空乏化し、実質上半絶縁性となる。
いて、第４図を用いて説明する。先ず、高抵抗基
板４１上に一導電型の高ドープの低抵抗半導体層
４２を成長する工程（第４図ａ）、該低抵抗半導
体層上にゲート部を開口する非晶質膜４３を形成
し、さらに開口部の該低抵抗半導体層を除去する
工程（第４図ｂ）、横方向の成長速度の遅い成長
手段でもつて、チヤネルの半導体層４４を成長
し、さらに絶縁膜あるいはキヤリア供給層４５を
成長する工程（第４図ｃ）、上方よりゲート電極
金属を蒸着し、リフトオフあるいは不要部のエツ
チングによつてゲート電極４６を形成する工程
（第４図ｄ）、前記低抵抗半導体層上にソース電極
４７およびドレイン電極４８を形成する工程（第
４図ｅ）で成る。第４図から理解できるように、
本製造方法では絶縁膜あるいはキヤリア供給層４
５の成長後にイオン注入のアニールのような高温
での熱処理工程を要せずに、低抵抗領域を自己整
合的にゲート部に接して設けることができる。さ
らに第４図ｃの工程で非晶質膜４３上に成長した
半導体層４４′４５′は多結晶化し半絶縁性化する
ため、第４図ｄのように、これら絶縁体で囲まれ
た凹部にゲート電極を埋込み、さらにははみ出す
ようにもゲート電極を形成できるので、実効的に
断面積の大きいゲート電極となり、ゲート抵抗も
小さくできる。ゲート電極４６の下のキヤリア供
給層４５は空乏化し、実質上半絶縁性となる。
以上、本発明の製造方法により、寄生抵抗すな
わちソース抵抗およびゲート抵抗の小さく、かつ
ゲート寄生容量の小さな電界効果トランジスタを
自己整合的に形成できる。さらに、前述した従来
の製法ではゲート電極として、例えばMpのよう
な耐熱性のものが必要であつたが、本発明の製法
ではゲート電極材料の製限はない。さらにチヤネ
ル層およびゲート絶縁層が多結晶半導体層で覆わ
れ露出しないことも信頼度を高める上で大きなな
長所である。
わちソース抵抗およびゲート抵抗の小さく、かつ
ゲート寄生容量の小さな電界効果トランジスタを
自己整合的に形成できる。さらに、前述した従来
の製法ではゲート電極として、例えばMpのよう
な耐熱性のものが必要であつたが、本発明の製法
ではゲート電極材料の製限はない。さらにチヤネ
ル層およびゲート絶縁層が多結晶半導体層で覆わ
れ露出しないことも信頼度を高める上で大きなな
長所である。
次に本発明の具体例について説明する。第一の
実施例では、高抵抗基板として半絶縁性GaAs基
板上に約3μｍの厚さに高抵抗GaAs層を成長した
ものを用い、その上にキヤリア密度１×1018cm−
３厚さ0.4μｍのn+−GaAs層を成長する。なお高抵
抗GaAs層およびn+−GaAs層は例えば気相成長
法で連続して成長することができる。次いで非晶
質膜として、CVD法により0.2μｍの厚さのSi3N4
膜を形成する。次にチヤネル長として1μｍ長に
ゲート部をを開口するレジストパターンを形成
し、反応性イオンエツチングによりSi3N4膜およ
びn+−GaaAs層を垂直にエツチング除去する。
このときエツチングガスの一例として、Si3N4に
はCF4を、GaAsにはCCl4を用いれば良い。次に
レジストを除去し、ウエハーのクリーニングを行
つた後、分子線エピタキシヤル法により、不純物
密度の小さい（例えば1015cm-3以下）のP-−
GaAsチヤネル層を0.35μｍの厚さに、次いでドナ
ー密度１×1018cm-3のｎ型Ga0.7Al0.3As電子供給
層を0.06μｍの厚さに成長する。次いでAlを1μｍ
の厚さに真空蒸着し、前記SiO2の開口部すなわ
ちゲート部を覆う3μｍ長のホトレジストパター
ンを形成し、不要部のAlをエツチングしてゲー
ト電極を形成する。最後に、ソース電極、ドレイ
ン電極部を開口するホトレジストパターンを形成
成し、多結晶のnGa0.7Al0.3As層、GaAs層、およ
びSi3N4膜をエツチングして、n+−GaAs表面を
露出し、Au−Geを蒸着、リフトオフした後熱処
理を行えば素子が完成する。
実施例では、高抵抗基板として半絶縁性GaAs基
板上に約3μｍの厚さに高抵抗GaAs層を成長した
ものを用い、その上にキヤリア密度１×1018cm−
３厚さ0.4μｍのn+−GaAs層を成長する。なお高抵
抗GaAs層およびn+−GaAs層は例えば気相成長
法で連続して成長することができる。次いで非晶
質膜として、CVD法により0.2μｍの厚さのSi3N4
膜を形成する。次にチヤネル長として1μｍ長に
ゲート部をを開口するレジストパターンを形成
し、反応性イオンエツチングによりSi3N4膜およ
びn+−GaaAs層を垂直にエツチング除去する。
このときエツチングガスの一例として、Si3N4に
はCF4を、GaAsにはCCl4を用いれば良い。次に
レジストを除去し、ウエハーのクリーニングを行
つた後、分子線エピタキシヤル法により、不純物
密度の小さい（例えば1015cm-3以下）のP-−
GaAsチヤネル層を0.35μｍの厚さに、次いでドナ
ー密度１×1018cm-3のｎ型Ga0.7Al0.3As電子供給
層を0.06μｍの厚さに成長する。次いでAlを1μｍ
の厚さに真空蒸着し、前記SiO2の開口部すなわ
ちゲート部を覆う3μｍ長のホトレジストパター
ンを形成し、不要部のAlをエツチングしてゲー
ト電極を形成する。最後に、ソース電極、ドレイ
ン電極部を開口するホトレジストパターンを形成
成し、多結晶のnGa0.7Al0.3As層、GaAs層、およ
びSi3N4膜をエツチングして、n+−GaAs表面を
露出し、Au−Geを蒸着、リフトオフした後熱処
理を行えば素子が完成する。
第２の実施例では、高抵抗基板として半絶縁性
InP基板を用いる。まずキヤリア密度１×10018cm
-3厚さ0.6μｍのn+−InP層を成長する。次にチヤ
ネルとなる部分をレジストで覆い、0.1μｍの厚さ
にSiO2膜を蒸着し、レジストトを除去、リフト
オフしてチヤネル部を開口するSiO2パターンを
形成する。次いでCCl4を用いた反応性イオンエ
ツチングによりn+−InP層を除去する。次いで分
子線エピタキシヤル装置内にセツトし、Arイオ
ンスパツタ等によつてウエハーをクリーニング
し、続いてP-−InPチヤネル層を0.5μｍの厚さに
成長する。次いでCVD法により、ゲート絶縁膜
のSiO2膜を0.1μｍの厚さに成長する。さらに1.2μ
ｍの厚さにAlを上方から蒸着し、第１の実施例
と同じくゲート部以外の不要部をエツチングして
ゲート電極を形成する。なおこの場合、Alのオ
ーバエツチングを進行させてゲート開口部のみに
Alを残すようにすれば、第４図ｄに対応する他
の例として第５図に示すように比較的平坦な表面
が実現できる。さらにソースおよびドレイン電極
部のSiO2膜、多結結晶InP層および最初のSiO2膜
を除去してオーム性電極を形成し表子が完成され
る。
InP基板を用いる。まずキヤリア密度１×10018cm
-3厚さ0.6μｍのn+−InP層を成長する。次にチヤ
ネルとなる部分をレジストで覆い、0.1μｍの厚さ
にSiO2膜を蒸着し、レジストトを除去、リフト
オフしてチヤネル部を開口するSiO2パターンを
形成する。次いでCCl4を用いた反応性イオンエ
ツチングによりn+−InP層を除去する。次いで分
子線エピタキシヤル装置内にセツトし、Arイオ
ンスパツタ等によつてウエハーをクリーニング
し、続いてP-−InPチヤネル層を0.5μｍの厚さに
成長する。次いでCVD法により、ゲート絶縁膜
のSiO2膜を0.1μｍの厚さに成長する。さらに1.2μ
ｍの厚さにAlを上方から蒸着し、第１の実施例
と同じくゲート部以外の不要部をエツチングして
ゲート電極を形成する。なおこの場合、Alのオ
ーバエツチングを進行させてゲート開口部のみに
Alを残すようにすれば、第４図ｄに対応する他
の例として第５図に示すように比較的平坦な表面
が実現できる。さらにソースおよびドレイン電極
部のSiO2膜、多結結晶InP層および最初のSiO2膜
を除去してオーム性電極を形成し表子が完成され
る。
以上説明した実施例からわかるように、本発明
の製法は小さなソース抵抗をもたらすのはもちろ
んのこと、さらに厚いゲート電極を容易に形成で
き、ゲート抵抗も小さくできる。特に第５図（第
４図と同一記号は同一構成要素を示す）に示した
ように、厚いゲートでも平坦な素子を実現できる
ことは大きなメリツトである。また以上では非晶
質膜としてSi3N4やSiO2膜の場合について説明し
たが、GaAs，InP等の半導体のネイテイブオン
キサイドも使用できる。
の製法は小さなソース抵抗をもたらすのはもちろ
んのこと、さらに厚いゲート電極を容易に形成で
き、ゲート抵抗も小さくできる。特に第５図（第
４図と同一記号は同一構成要素を示す）に示した
ように、厚いゲートでも平坦な素子を実現できる
ことは大きなメリツトである。また以上では非晶
質膜としてSi3N4やSiO2膜の場合について説明し
たが、GaAs，InP等の半導体のネイテイブオン
キサイドも使用できる。
なお本発明の製法において、ゲート電極および
ソース、ドレイン電極の形成の順序は任意であ
り、以上の説明とは異なつてソース、ドレイン電
極を先に、あるいは、ソースおよびドレインの開
口をあらかじめ行つておけば３電極を同じ金属で
同時に形成成することも可能である。
ソース、ドレイン電極の形成の順序は任意であ
り、以上の説明とは異なつてソース、ドレイン電
極を先に、あるいは、ソースおよびドレインの開
口をあらかじめ行つておけば３電極を同じ金属で
同時に形成成することも可能である。
第１図は絶縁性ゲートの電界効果トランジスタ
の基本構造、第２図はソース抵抗を小さくするた
めに考えられた絶縁性ゲート電界効果トランジス
タの構造、第３図ａ〜ｄは第２図のトランジスタ
を製造する従来技術による製法を説明するための
図、第４図ａ〜ｅは本発明による製造方法を説明
するための図で主要工程における電界効果トラン
ジスタの断面図、および第５図は本発明の製法に
よる一実施例を説明するための図である。ここで
１１，４１…高抵抗基板、１２，４４…チヤネル
層、１３，４５…ゲート絶縁層、１４，４６…ゲ
ート電極、１５，４７…ソース電極、１６，４８
…ドレイン電極、２１，２２，４２…低抵抗半導
体層、４３…非晶質膜、４４′，４５′…多結晶半
導体層である。
の基本構造、第２図はソース抵抗を小さくするた
めに考えられた絶縁性ゲート電界効果トランジス
タの構造、第３図ａ〜ｄは第２図のトランジスタ
を製造する従来技術による製法を説明するための
図、第４図ａ〜ｅは本発明による製造方法を説明
するための図で主要工程における電界効果トラン
ジスタの断面図、および第５図は本発明の製法に
よる一実施例を説明するための図である。ここで
１１，４１…高抵抗基板、１２，４４…チヤネル
層、１３，４５…ゲート絶縁層、１４，４６…ゲ
ート電極、１５，４７…ソース電極、１６，４８
…ドレイン電極、２１，２２，４２…低抵抗半導
体層、４３…非晶質膜、４４′，４５′…多結晶半
導体層である。
Claims (1)
- １ 高抵抗基板上に一導電型の高不純物濃度低抵
抗半導体層を形成した後、該低抵抗半導体層上に
ゲートとなる部位を開口する非晶質膜を形成し、
さらに開口部の該低抵抗半導体層を除去した後、
横方向の成長速度の遅い成長手段でもつて該開口
部にはチヤネルの半導体層を成長し同時に該非晶
質膜上にはこの半導体層の半絶縁性多結晶層を成
長し、さらに該開口部には絶縁膜あるいはキヤリ
ア供給層を成長し同時に該非晶質膜上には該絶縁
膜あるいは該キヤリア供給層の半絶縁性多結晶層
を成長し、前記開口部上にゲート電極を、低抵抗
半導体層上にソースおよびドレイン電極を形成す
ることを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6642983A JPS59193063A (ja) | 1983-04-15 | 1983-04-15 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6642983A JPS59193063A (ja) | 1983-04-15 | 1983-04-15 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193063A JPS59193063A (ja) | 1984-11-01 |
| JPH0563946B2 true JPH0563946B2 (ja) | 1993-09-13 |
Family
ID=13315524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6642983A Granted JPS59193063A (ja) | 1983-04-15 | 1983-04-15 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013122176A1 (ja) * | 2012-02-16 | 2013-08-22 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
-
1983
- 1983-04-15 JP JP6642983A patent/JPS59193063A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013122176A1 (ja) * | 2012-02-16 | 2013-08-22 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2013191828A (ja) * | 2012-02-16 | 2013-09-26 | Sony Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59193063A (ja) | 1984-11-01 |
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