JPS59193063A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、寄生抵抗の小さい電界効果トランジスタ、特
に絶縁性ゲートの電界効果トランジスタの製造方法に関
する。
に絶縁性ゲートの電界効果トランジスタの製造方法に関
する。
１−Ｖ化合物半導体を用いた電界効果トランジスタは、
高速ＩＣ用および超高周波用素子として、より高性能の
ものが要請される。％ζこ絶縁性ゲートの電界効果トラ
ンジスタが、ディジタルＩＣ用および高出力素子用とし
て求められている。例えば、第１図に示すトランジスタ
は、最近注目されているもので、高純度の第１の半導体
層のチャネル層（例えばＰ−−ＧａＡｓ Ｊ脅）１２上
に、ｎ型ドープした第１の半導体より電子親和力の小さ
い第２の半導体層（例えはｎ＋−ＧａＡｌＡｓ Ｉ＠）
１３を設け、その上のゲート電極１４の電位を変化させ
てソース電極１５とドレイン電極１６との間のへゾロ界
面の褐純度の第１の半導体層側を流れる電流を変化させ
るものであり、特に低温での移動度の増加が注目されて
いるものである。なお１１は高抵抗基板である。
高速ＩＣ用および超高周波用素子として、より高性能の
ものが要請される。％ζこ絶縁性ゲートの電界効果トラ
ンジスタが、ディジタルＩＣ用および高出力素子用とし
て求められている。例えば、第１図に示すトランジスタ
は、最近注目されているもので、高純度の第１の半導体
層のチャネル層（例えばＰ−−ＧａＡｓ Ｊ脅）１２上
に、ｎ型ドープした第１の半導体より電子親和力の小さ
い第２の半導体層（例えはｎ＋−ＧａＡｌＡｓ Ｉ＠）
１３を設け、その上のゲート電極１４の電位を変化させ
てソース電極１５とドレイン電極１６との間のへゾロ界
面の褐純度の第１の半導体層側を流れる電流を変化させ
るものであり、特に低温での移動度の増加が注目されて
いるものである。なお１１は高抵抗基板である。
ここで、ゲート１４下の第２の半導体Ｊ￥１１３は空乏
化して実質上半絶縁性化しており、チャネルのキャリア
数は、この絶縁層による容量結合によって変化するので
、実質上絶縁ゲート電界効果トランジスタと考えること
ができる。このトランジスタにおいては、従来、ソース
およびドレイン電極は、Ａｕ −Ｇｅを高純度の第１の
半導体（ＧａＡｓ ）に直接合金化して形成すること、
および、ソース−ゲート間のチャネル層のシートキャリ
ア密度があまり大きくないことのために、ソース抵抗の
大きいことが問題である。このため、第２図のようにイ
オン注入によってゲートｍ極部以外ｌこｎ＋領域２１お
よび２２を設けることが考えられる。同図において第１
図と同一記号は同一構成要素を示す。この構造は、チャ
ネル域の半導体にＩｎＰ等を、ゲート絶縁膜に酸化膜や
窒化膜等を用いた絶縁ゲート電界効果トランジスタ、特
にエンハンスメント型トランジスタの重要な構造でもあ
る。この場合、前記第２の半導体膜は、ＳｉＯ，、Ｓｉ
３Ｎ、等の酸化膜、窒化膜等の絶縁膜に置換えられる。
化して実質上半絶縁性化しており、チャネルのキャリア
数は、この絶縁層による容量結合によって変化するので
、実質上絶縁ゲート電界効果トランジスタと考えること
ができる。このトランジスタにおいては、従来、ソース
およびドレイン電極は、Ａｕ −Ｇｅを高純度の第１の
半導体（ＧａＡｓ ）に直接合金化して形成すること、
および、ソース−ゲート間のチャネル層のシートキャリ
ア密度があまり大きくないことのために、ソース抵抗の
大きいことが問題である。このため、第２図のようにイ
オン注入によってゲートｍ極部以外ｌこｎ＋領域２１お
よび２２を設けることが考えられる。同図において第１
図と同一記号は同一構成要素を示す。この構造は、チャ
ネル域の半導体にＩｎＰ等を、ゲート絶縁膜に酸化膜や
窒化膜等を用いた絶縁ゲート電界効果トランジスタ、特
にエンハンスメント型トランジスタの重要な構造でもあ
る。この場合、前記第２の半導体膜は、ＳｉＯ，、Ｓｉ
３Ｎ、等の酸化膜、窒化膜等の絶縁膜に置換えられる。
さて、かかる構造の電界効果トランジスタの製造工程は
、従来技術のＳｌ絶縁ゲート電界効果トランジスタでの
工程を適用した場合を、第３図を用いて説明する。先ず
高抵抗基板１１上にチャネル層の第１の半導体層１２、
および第２の半導体層あるいは絶縁膜１３を成長する工
程（第３図（ａ）） 、耐熱性のゲート電極１４を形成
する工程（第３図（ｂ））、ゲー ト電極１４をマスク
にしてドナーイオンを注入し、アニールを行ってｎ＋領
域２１ 、２２を形成する工程（第３図（Ｃ））、ソー
ス電極１５およびドレイン電極１６を形成する工程（第
３図（ｄ））で成るものが考えられる。しかしながら、
イオン注入後のアニール工程では、８００℃程度以上の
高温での熱処理が必要であり、この熱処理によって、ｎ
＋ ドープした第２の半導体層を用いたベテロ構造の場
合ζこは、該ｎ＋ ドーパントがチャネル層の第１の半
導体側へ拡散する等、ペテロ界面の負の維持か困難で、
低温での移動度の増加の程度が小さくなることが観測さ
れている。またＩｎＰを用いた絶縁ゲート′電界効果ト
ランジスタでは、ＩｎＰの耐熱性が低いので、工ｎＰ／
絶縁膜の界面特性の劣化をきたす恐れがある。
、従来技術のＳｌ絶縁ゲート電界効果トランジスタでの
工程を適用した場合を、第３図を用いて説明する。先ず
高抵抗基板１１上にチャネル層の第１の半導体層１２、
および第２の半導体層あるいは絶縁膜１３を成長する工
程（第３図（ａ）） 、耐熱性のゲート電極１４を形成
する工程（第３図（ｂ））、ゲー ト電極１４をマスク
にしてドナーイオンを注入し、アニールを行ってｎ＋領
域２１ 、２２を形成する工程（第３図（Ｃ））、ソー
ス電極１５およびドレイン電極１６を形成する工程（第
３図（ｄ））で成るものが考えられる。しかしながら、
イオン注入後のアニール工程では、８００℃程度以上の
高温での熱処理が必要であり、この熱処理によって、ｎ
＋ ドープした第２の半導体層を用いたベテロ構造の場
合ζこは、該ｎ＋ ドーパントがチャネル層の第１の半
導体側へ拡散する等、ペテロ界面の負の維持か困難で、
低温での移動度の増加の程度が小さくなることが観測さ
れている。またＩｎＰを用いた絶縁ゲート′電界効果ト
ランジスタでは、ＩｎＰの耐熱性が低いので、工ｎＰ／
絶縁膜の界面特性の劣化をきたす恐れがある。
本発明の目的は、以上のような■−■化合物半導体を用
いた電界効果トランジスタの製造方法には不適な高温ア
ニールを要しないで、ソースおよびドレインにｎ＋領領
域形成することができる電界効果トランジスタの製造方
法を提供することにある。
いた電界効果トランジスタの製造方法には不適な高温ア
ニールを要しないで、ソースおよびドレインにｎ＋領領
域形成することができる電界効果トランジスタの製造方
法を提供することにある。
本発明の電界効果トランジスタ０５製造方法について、
第４図を用いて説明する。先ず、高抵抗基板４１上に一
導電型の高ドープの低抵抗半導体層４２を成長する工程
（第４図（ａ）） 、該低抵抗半導体層上にゲート部を
開口する非晶質膜４３を形成し、さらに開口部の該低抵
抗半導体層を除去する工程（第４図（ｂ）） 、横方向
の成長速度の遅い成長手段でもって、チャネルの半導体
層４４を成長し、さらに絶縁膜あるいは実質的に絶縁性
となる半導体層４５を成長する工程（第４図（Ｃ））、
上方よりゲート電極金属を蒸着し、リフトオフあるいは
不要部のエツチングによってゲート電極４６を形成する
工程（第４図（ｄ）） 、前記低抵抗半導体層上にソー
ス電極４７およびドレイン電極４８を形成する工程（第
４図（ｅ））で成る。第４図から理解できるように、本
製造方法では絶縁膜あるいは絶縁性半導体膜４５の成長
後にイオン注入のアニールのような高温での熱処理工程
を要せずに、低抵抗領域を自己整合的にゲート部に接し
て設けることができる。さらζこ第４図（Ｃ）の工程で
非晶質膜４３上に成長した半導体層４４’ 、 ４５’
は多結晶化し半絶縁性化するため、第４図（ｄ）のよう
に、これら絶縁体で囲まれた四部にゲート電極を埋込み
、さらにははみ出すようにもゲート電極を形成できるの
で、実効的に断面積の大きいゲート電極となり、ゲート
抵抗も小さくできる。
第４図を用いて説明する。先ず、高抵抗基板４１上に一
導電型の高ドープの低抵抗半導体層４２を成長する工程
（第４図（ａ）） 、該低抵抗半導体層上にゲート部を
開口する非晶質膜４３を形成し、さらに開口部の該低抵
抗半導体層を除去する工程（第４図（ｂ）） 、横方向
の成長速度の遅い成長手段でもって、チャネルの半導体
層４４を成長し、さらに絶縁膜あるいは実質的に絶縁性
となる半導体層４５を成長する工程（第４図（Ｃ））、
上方よりゲート電極金属を蒸着し、リフトオフあるいは
不要部のエツチングによってゲート電極４６を形成する
工程（第４図（ｄ）） 、前記低抵抗半導体層上にソー
ス電極４７およびドレイン電極４８を形成する工程（第
４図（ｅ））で成る。第４図から理解できるように、本
製造方法では絶縁膜あるいは絶縁性半導体膜４５の成長
後にイオン注入のアニールのような高温での熱処理工程
を要せずに、低抵抗領域を自己整合的にゲート部に接し
て設けることができる。さらζこ第４図（Ｃ）の工程で
非晶質膜４３上に成長した半導体層４４’ 、 ４５’
は多結晶化し半絶縁性化するため、第４図（ｄ）のよう
に、これら絶縁体で囲まれた四部にゲート電極を埋込み
、さらにははみ出すようにもゲート電極を形成できるの
で、実効的に断面積の大きいゲート電極となり、ゲート
抵抗も小さくできる。
以上、本発明の製造方法（こより、寄生抵抗すなわちソ
ース抵抗およびゲート抵抗の小さく、かつゲート寄生容
量の小さな電界効果トランジスタを自己整合的に形成で
きる。さらに、前述した従来の製法ではゲート電極とし
て、例えばＭＯのような耐熱性のものが必要であったが
、本発明の製法ではゲート電極材料の制限はない。さら
にチャネル層およびケート絶縁層が多結晶半導体層で覆
われ露出しないことも信頼度を高める上で大きな長所で
ある。
ース抵抗およびゲート抵抗の小さく、かつゲート寄生容
量の小さな電界効果トランジスタを自己整合的に形成で
きる。さらに、前述した従来の製法ではゲート電極とし
て、例えばＭＯのような耐熱性のものが必要であったが
、本発明の製法ではゲート電極材料の制限はない。さら
にチャネル層およびケート絶縁層が多結晶半導体層で覆
われ露出しないことも信頼度を高める上で大きな長所で
ある。
次に本発明の具体例について説明する。第一の実施例で
は、高抵抗基板として半絶縁性ＧａＡｓ基板上に約３μ
ｍの厚さに高抵抗ＧａＡｓ層を成長したものを用い、そ
の上にキャリア密度１×１０１８ｃｒｒＬ−３厚さ０．
４μｍのｎ” −ＧａＡｓ層を成長する。なお高抵抗Ｇ
ａＡｓ層およびｎ＋−ＧａＡｓ層は例えば気相成長法で
連続して成長することができる。次いで非晶質膜として
、ＣＶＤ法により０．２μｍの厚さのＳｉ、Ｎ、膜を形
成する。次にチャネル長として１μｍ長にゲート部を開
口するレジストパターンを形成し、反応性イオンエツチ
ングによりＳｉ３Ｎ、膜および計−ＧａＡｓ 層を垂
直にエツチング除去する。
は、高抵抗基板として半絶縁性ＧａＡｓ基板上に約３μ
ｍの厚さに高抵抗ＧａＡｓ層を成長したものを用い、そ
の上にキャリア密度１×１０１８ｃｒｒＬ−３厚さ０．
４μｍのｎ” −ＧａＡｓ層を成長する。なお高抵抗Ｇ
ａＡｓ層およびｎ＋−ＧａＡｓ層は例えば気相成長法で
連続して成長することができる。次いで非晶質膜として
、ＣＶＤ法により０．２μｍの厚さのＳｉ、Ｎ、膜を形
成する。次にチャネル長として１μｍ長にゲート部を開
口するレジストパターンを形成し、反応性イオンエツチ
ングによりＳｉ３Ｎ、膜および計−ＧａＡｓ 層を垂
直にエツチング除去する。
このときエツチングガスの一例として、８１３Ｎ４には
ＣＦ４を、ＧａＡＳにはＣＣＶ、を用いれば良い。次に
レジストを除去し、ウェハーのクリーニングを行った後
、分子線エピタキシャル法により、不純物密度の小さい
（例えばＩＱ” ｃｒｒｔ−３以下）のＰ−−ＧａＡｓ
チャネル層を０．３５μｍの厚さに、次いでドナー密度
Ｉ ＸＩＯ” ｃｍ−３のｎ型Ｇａ ｏ、ｙ Ａｌｏ３
Ａｓ層を０．０６μｍの厚さに成長する。次いでＡｌを
１μｍの厚さに真空蒸着し、前記Ｓ ｉｏ２の開口部す
なわちゲート部を覆う３μｍ長のホトレジストパターン
を形成し、不要部のＡｌをエツチングしてケート電極を
形成する。最後に、ソース電極、ドレイン電極部を開口
するホトレジストパターンを形成し、多結晶のｎ Ｇ
ａｏ、７ Ａ７ｏ、３ＡＳ層、ＧａＡｓ層、および８ｉ
３Ｎ、膜をエツチングして、ｎ＋−ＧａＡｓ表面を露出
し、Ａｕ Ｇｅを蒸着、リフトオフした後熱処理を行
えば素子が完成する。
ＣＦ４を、ＧａＡＳにはＣＣＶ、を用いれば良い。次に
レジストを除去し、ウェハーのクリーニングを行った後
、分子線エピタキシャル法により、不純物密度の小さい
（例えばＩＱ” ｃｒｒｔ−３以下）のＰ−−ＧａＡｓ
チャネル層を０．３５μｍの厚さに、次いでドナー密度
Ｉ ＸＩＯ” ｃｍ−３のｎ型Ｇａ ｏ、ｙ Ａｌｏ３
Ａｓ層を０．０６μｍの厚さに成長する。次いでＡｌを
１μｍの厚さに真空蒸着し、前記Ｓ ｉｏ２の開口部す
なわちゲート部を覆う３μｍ長のホトレジストパターン
を形成し、不要部のＡｌをエツチングしてケート電極を
形成する。最後に、ソース電極、ドレイン電極部を開口
するホトレジストパターンを形成し、多結晶のｎ Ｇ
ａｏ、７ Ａ７ｏ、３ＡＳ層、ＧａＡｓ層、および８ｉ
３Ｎ、膜をエツチングして、ｎ＋−ＧａＡｓ表面を露出
し、Ａｕ Ｇｅを蒸着、リフトオフした後熱処理を行
えば素子が完成する。
第２の実施例では、高抵抗基板として半絶縁性ＩｎＰ
基板を用いる。まずキャリア密度ｌＸｌ０”Ｃｍ、−”
厚さ０．６μｍのｎ＋−ＩｎＰ 層を成長する。次に
チャネルとなる部分をレジストで覆い、０．１μｍの厚
さに５ＩＯ２膜を蒸着し、レジストを除去、リフトオフ
してチャネル部を開口する５ｉｏ２バクーンを形成する
。次いでＣＣｌ４を用いた反応性イオンエツチングによ
りｎ＋−ＩｎＰ層を除去する。次いで分子線エピタキシ
ャル装置内にセントし、Ａｒイオンスパッタ等によって
ウェハーをクリーニングし、続いてＰ−−ＩｎＰチャネ
ル層を０．５μｍの厚さに成長する。次いでＣＶＤ法に
より、ゲート絶縁膜のＳｉｎ、膜を０．１μｍの厚さに
成長する。さらに１．２μｍの厚さにＡｌを上方から蒸
着し、第１の実施例と同じくゲート部以外の不要部をエ
ツチングしてゲート電極を形成する。なおこの場合、Ａ
Ｊのオーバエツチングを進行させてゲート開口部のみに
Ａｌを残すようにすれば、第４図（ｄ）に対応する他の
例として第５図に示すように比較的平坦な表面が実現で
きる。さらにソースおよびドレイン電極部のＳｉＯ□膜
、多結晶ＩｎＰ層および最初のＳｉＯ□膜を除去してオ
ーム性電極を形成して素子が完成される。
基板を用いる。まずキャリア密度ｌＸｌ０”Ｃｍ、−”
厚さ０．６μｍのｎ＋−ＩｎＰ 層を成長する。次に
チャネルとなる部分をレジストで覆い、０．１μｍの厚
さに５ＩＯ２膜を蒸着し、レジストを除去、リフトオフ
してチャネル部を開口する５ｉｏ２バクーンを形成する
。次いでＣＣｌ４を用いた反応性イオンエツチングによ
りｎ＋−ＩｎＰ層を除去する。次いで分子線エピタキシ
ャル装置内にセントし、Ａｒイオンスパッタ等によって
ウェハーをクリーニングし、続いてＰ−−ＩｎＰチャネ
ル層を０．５μｍの厚さに成長する。次いでＣＶＤ法に
より、ゲート絶縁膜のＳｉｎ、膜を０．１μｍの厚さに
成長する。さらに１．２μｍの厚さにＡｌを上方から蒸
着し、第１の実施例と同じくゲート部以外の不要部をエ
ツチングしてゲート電極を形成する。なおこの場合、Ａ
Ｊのオーバエツチングを進行させてゲート開口部のみに
Ａｌを残すようにすれば、第４図（ｄ）に対応する他の
例として第５図に示すように比較的平坦な表面が実現で
きる。さらにソースおよびドレイン電極部のＳｉＯ□膜
、多結晶ＩｎＰ層および最初のＳｉＯ□膜を除去してオ
ーム性電極を形成して素子が完成される。
以上説明した実施例かられかるように、本発明の製法は
小さなソース抵抗をもたらすのはもちろんのこと、さら
に厚いゲート電極を容易に形成でき、ゲート抵抗も小さ
くできる。特に第５図（第４図と同一記号は同一構成要
素を示す）に示したように、厚いゲートでも平坦な素子
を実現できることは大きなメリットである。また以上で
は非晶質膜としてＳｉ、Ｎ、やＳｉｎ、膜の場合につい
て説明したが、ＧａＡｓ 、 ＩｎＰ等の半導体のネイ
ティブオキサイドも利用できる。
小さなソース抵抗をもたらすのはもちろんのこと、さら
に厚いゲート電極を容易に形成でき、ゲート抵抗も小さ
くできる。特に第５図（第４図と同一記号は同一構成要
素を示す）に示したように、厚いゲートでも平坦な素子
を実現できることは大きなメリットである。また以上で
は非晶質膜としてＳｉ、Ｎ、やＳｉｎ、膜の場合につい
て説明したが、ＧａＡｓ 、 ＩｎＰ等の半導体のネイ
ティブオキサイドも利用できる。
なお本発明の製法において、ゲート電極およびソース、
ドレイン電極の形成の順序は任意であり、以上の説明と
は異なってソース、ドレイン電極を先に、あるいは、ソ
ースおよびドレインの開口をあらかじめ行っておけば３
′甑極を同じ金属で開時に形成することも可能である。
ドレイン電極の形成の順序は任意であり、以上の説明と
は異なってソース、ドレイン電極を先に、あるいは、ソ
ースおよびドレインの開口をあらかじめ行っておけば３
′甑極を同じ金属で開時に形成することも可能である。
第１図は絶縁性ケートの電界効果トランジスタの基本構
造、第２図はソース抵抗を小さくするために考えられた
絶縁性ゲート電界効果トランジスタの構造、第３図（ａ
）〜（ｄ）は第２図のトランジスタを製造する従来技術
によるＭ法を説明するための図、第４図（ａ）〜（ｅ）
は本発明による製造方法を説明するための図で主要工程
における電界効果トランジスタの断面図、および第５図
は本発明の製法による一実施例を説明するための図であ
る。ここで１１ 、４１・・−高抵抗基板； １２ 、
４４・・・チャネル層；１３゜４５・・・ゲ−ト開口部
； １４ 、４６・・・ゲート電極； １５ 、４７・
・・ソース電極； １６ 、４８・・・ドレイン電極；
２１，２２゜４２・・・低抵抗半導体層：４３・・・非
晶質膜； ４４’、 ４５’ ・・・多結晶半導体層で
ある。 粥 ｌ 口 ］ ／ｌ 第２口 隼５ 圏 ＣＱ−ン 口＝二１ − 粥４ 図 第 、５ 図
造、第２図はソース抵抗を小さくするために考えられた
絶縁性ゲート電界効果トランジスタの構造、第３図（ａ
）〜（ｄ）は第２図のトランジスタを製造する従来技術
によるＭ法を説明するための図、第４図（ａ）〜（ｅ）
は本発明による製造方法を説明するための図で主要工程
における電界効果トランジスタの断面図、および第５図
は本発明の製法による一実施例を説明するための図であ
る。ここで１１ 、４１・・−高抵抗基板； １２ 、
４４・・・チャネル層；１３゜４５・・・ゲ−ト開口部
； １４ 、４６・・・ゲート電極； １５ 、４７・
・・ソース電極； １６ 、４８・・・ドレイン電極；
２１，２２゜４２・・・低抵抗半導体層：４３・・・非
晶質膜； ４４’、 ４５’ ・・・多結晶半導体層で
ある。 粥 ｌ 口 ］ ／ｌ 第２口 隼５ 圏 ＣＱ−ン 口＝二１ − 粥４ 図 第 、５ 図
Claims (1)
- 高抵抗基板上に一導電型の高不純物濃度低抵抗半導体層
を形成した後、該低抵抗半導体層上にゲートとなる部位
を開口する非晶質膜を形成し、さらに開口部の該低抵抗
半導体層を除去した後、横方向の成長速度の遅い成長手
段でもってチャネルの半導体層を成長し、さらに絶縁膜
あるいは実質的に絶縁性となる半導体層を成長し、前記
開口部位の絶縁性層上にゲート電極を、低抵抗半導体層
上にソースおよびドレイン電極を形成することを特徴と
する電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6642983A JPS59193063A (ja) | 1983-04-15 | 1983-04-15 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6642983A JPS59193063A (ja) | 1983-04-15 | 1983-04-15 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59193063A true JPS59193063A (ja) | 1984-11-01 |
| JPH0563946B2 JPH0563946B2 (ja) | 1993-09-13 |
Family
ID=13315524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6642983A Granted JPS59193063A (ja) | 1983-04-15 | 1983-04-15 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59193063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9184274B2 (en) | 2012-02-16 | 2015-11-10 | Sony Corporation | Semiconductor apparatus and manufacturing method of the semiconductor apparatus |
-
1983
- 1983-04-15 JP JP6642983A patent/JPS59193063A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9184274B2 (en) | 2012-02-16 | 2015-11-10 | Sony Corporation | Semiconductor apparatus and manufacturing method of the semiconductor apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0563946B2 (ja) | 1993-09-13 |
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