JP2624642B2 - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JP2624642B2 JP2624642B2 JP58213970A JP21397083A JP2624642B2 JP 2624642 B2 JP2624642 B2 JP 2624642B2 JP 58213970 A JP58213970 A JP 58213970A JP 21397083 A JP21397083 A JP 21397083A JP 2624642 B2 JP2624642 B2 JP 2624642B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- active layer
- insulating
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000000034 method Methods 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 4
- 239000007772 electrode material Substances 0.000 claims description 3
- 238000001020 plasma etching Methods 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 19
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- 239000013078 crystal Substances 0.000 description 9
- 238000000137 annealing Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000000927 vapour-phase epitaxy Methods 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はGaAs−FFTとこれらを中心に集積した半導体
装置及びその製造方法に関する。
装置及びその製造方法に関する。
従来のGaAs−FFTは、第１図に示すように、性能を向
上するためにゲート電極20とソース・ドレイン領域15が
セルフアラインで形成され、この間隔δ1,δ２が１μｍ
以下になるよう配慮されている。半絶縁性GaAs基板結晶
10の所定位置にSiイオンが打込まれｎ形GaAs層11とな
る。つぎにＷを主体とした高融点金属のゲート電極20を
ｎ形領域11上に加工する。つづいて高濃度のSiイオンを
打込み、ゲート電極20の周辺に低抵抗n+形領域15を形成
する。この場合、ゲート電極20の直下及びδ1,δ２領域
（これはホトレジパターンをゲート電極20上に残したま
ま打込むとできる領域）はｎ形のまま保持され、スルフ
アラインによつてn+形が加工される。つづいてイオン打
込みされたSiをGaAs中で活性化するために800℃以上の
アニールを施す。この場合、Ｗ系のゲート電極20はシヨ
ツトキ特性を保つ必要がある。つづいてAuGe系のソース
・ドレイン電極30,31をn+形15上に形成されたプロセス
を基本として素子が作られている。このFFTは、最大温
度800℃で処理するプロセスが必要であるため、ゲート
電極材の種類がＷ系に限られていること、高温によつて
GaAsと各種材質（例えばSiO2、Ｗ系など）の反応が起き
やすくなり、これがFFT特性がばらつく原因の１つとし
て考えられていること、イオン打込みでのn+形のキヤリ
ア濃度は〜1018コ/cm3以上にできないため、オーミック
接触抵抗、直列抵抗を極限まで小さくできない、などの
欠点が考えられていた。
上するためにゲート電極20とソース・ドレイン領域15が
セルフアラインで形成され、この間隔δ1,δ２が１μｍ
以下になるよう配慮されている。半絶縁性GaAs基板結晶
10の所定位置にSiイオンが打込まれｎ形GaAs層11とな
る。つぎにＷを主体とした高融点金属のゲート電極20を
ｎ形領域11上に加工する。つづいて高濃度のSiイオンを
打込み、ゲート電極20の周辺に低抵抗n+形領域15を形成
する。この場合、ゲート電極20の直下及びδ1,δ２領域
（これはホトレジパターンをゲート電極20上に残したま
ま打込むとできる領域）はｎ形のまま保持され、スルフ
アラインによつてn+形が加工される。つづいてイオン打
込みされたSiをGaAs中で活性化するために800℃以上の
アニールを施す。この場合、Ｗ系のゲート電極20はシヨ
ツトキ特性を保つ必要がある。つづいてAuGe系のソース
・ドレイン電極30,31をn+形15上に形成されたプロセス
を基本として素子が作られている。このFFTは、最大温
度800℃で処理するプロセスが必要であるため、ゲート
電極材の種類がＷ系に限られていること、高温によつて
GaAsと各種材質（例えばSiO2、Ｗ系など）の反応が起き
やすくなり、これがFFT特性がばらつく原因の１つとし
て考えられていること、イオン打込みでのn+形のキヤリ
ア濃度は〜1018コ/cm3以上にできないため、オーミック
接触抵抗、直列抵抗を極限まで小さくできない、などの
欠点が考えられていた。
本発明の目的は、従来のセルフアラインプロセスで80
0℃の高温処理を必要とする工程にかわつて、より低温
で処理できる製造法を提供することにある。
0℃の高温処理を必要とする工程にかわつて、より低温
で処理できる製造法を提供することにある。
上記目的を達成するための本発明の構成は、FETの能
動層上に高濃度からなるオーミツク電極領域を選択的に
設けることにある。
動層上に高濃度からなるオーミツク電極領域を選択的に
設けることにある。
また、ゲート電極を形成後に、従来はn+形領域をイオ
ン打込みし、アニールして形成していた工程にかわつ
て、本発明ではn+形領域を結晶成長によつて形成する工
程を特徴とする。結晶成長によるn+形層はOMVPE法では
成長温度の低温化限界として低圧CVD技術を用いて550〜
600℃であり、MBE法では500〜600℃である。またこの時
のｎ形キヤリア濃度としてSe（セレン）や（いおう）を
用いることにより1018〜５×1019/cm3の範囲で制御でき
る。
ン打込みし、アニールして形成していた工程にかわつ
て、本発明ではn+形領域を結晶成長によつて形成する工
程を特徴とする。結晶成長によるn+形層はOMVPE法では
成長温度の低温化限界として低圧CVD技術を用いて550〜
600℃であり、MBE法では500〜600℃である。またこの時
のｎ形キヤリア濃度としてSe（セレン）や（いおう）を
用いることにより1018〜５×1019/cm3の範囲で制御でき
る。
以下、本発明を実施例によつて説明する。第２図は本
発明による一実施例のGaAs−FETの断面図である。半絶
縁性GaAs基板結晶10に選択的にｎ形GaAs11を形成し、同
領域上にゲート電極20を加工する。絶縁材41,42を形成
した後に、結晶成長によつてn+形層12を形成し、ソース
・ドレイン電極30,31を形成した主工程により、FETは構
成されている。ゲート電極20の側面にある絶縁材42はn+
形層とゲート電極20の接触をさけるためにある。このFE
Tの製造方法を図３により説明する。半絶縁性基板結晶1
0にレジストパターン１を加工し、Siイオンを50kVで10
12コ/cm2打込む。つづいてレジストを除去したあと、80
0℃で結晶を加熱してｎ形層11を形成する（ａ）。Ｗ・S
iメタルをスパツタで被着したのち、レジストパターン
でゲート電極20を加工し、全面をCVD・SiO2膜3000Åで
覆い、のちレジストパターン２を加工する（ｂ）。つづ
いてCF4系ガスを用いた異方性のプラズマエツチングに
よつてSiO2膜を加工して、ｎ形層11の表面一部を露出す
る。この場合ゲート電極20の側面にはSiO2膜42が残る
（ｃ）。レジスト２を除去したのち、n+形GaAs層12を〜
600℃のOM（Organic Metal）−VPE（Vaper Phase Epita
xy）法によつて〜0.3μｍの厚さに結晶成長する。この
成長では、SiO2やＷ・Siメタル上にはGaAsが成長でき
ず、ｎ形GaAs11上のみに〜１×1019コ/cm3の高濃度をも
つn+形層12がえられる（ｄ）。つぎにCVD・SiO2膜を〜3
000Å被着したのち、リフトオフ法によつてAuGe系のオ
ーミツクメタルを形成し、ソース・ドレイン電極30,31
を加工する。これによつてGaAs−FETの新構造がえられ
る。この構造ではゲート電極20とソース・ドレイン領域
となるn+形GaAs層12がセルフアラインされ、第１図で示
したδ1,δ２がSiO2膜42の0.3μｍで短間隔に形成でき
た。この発明による構造では（１）n+形層の形成温度が
〜600℃と低いので、ゲート電極20とGaAsの反応がなく
シヨツトキ接合の性質は800℃で処理するものより安定
である。（２）n+形が高濃度で厚く形成できるので、オ
ーミツク接触抵抗とn+形GaAs直列抵抗は小さい（３）第
１図と第２図を比較して明かなように、本発明による構
造の方がIC,LSI化にとつてより平坦化でき、集積化しや
すい、などの特徴がある。OM−VPE法によるGaAs成長層
はウエーハ内の厚さ、濃度の均一性がよく、イオン打込
み技術と対等の制御性がある。
発明による一実施例のGaAs−FETの断面図である。半絶
縁性GaAs基板結晶10に選択的にｎ形GaAs11を形成し、同
領域上にゲート電極20を加工する。絶縁材41,42を形成
した後に、結晶成長によつてn+形層12を形成し、ソース
・ドレイン電極30,31を形成した主工程により、FETは構
成されている。ゲート電極20の側面にある絶縁材42はn+
形層とゲート電極20の接触をさけるためにある。このFE
Tの製造方法を図３により説明する。半絶縁性基板結晶1
0にレジストパターン１を加工し、Siイオンを50kVで10
12コ/cm2打込む。つづいてレジストを除去したあと、80
0℃で結晶を加熱してｎ形層11を形成する（ａ）。Ｗ・S
iメタルをスパツタで被着したのち、レジストパターン
でゲート電極20を加工し、全面をCVD・SiO2膜3000Åで
覆い、のちレジストパターン２を加工する（ｂ）。つづ
いてCF4系ガスを用いた異方性のプラズマエツチングに
よつてSiO2膜を加工して、ｎ形層11の表面一部を露出す
る。この場合ゲート電極20の側面にはSiO2膜42が残る
（ｃ）。レジスト２を除去したのち、n+形GaAs層12を〜
600℃のOM（Organic Metal）−VPE（Vaper Phase Epita
xy）法によつて〜0.3μｍの厚さに結晶成長する。この
成長では、SiO2やＷ・Siメタル上にはGaAsが成長でき
ず、ｎ形GaAs11上のみに〜１×1019コ/cm3の高濃度をも
つn+形層12がえられる（ｄ）。つぎにCVD・SiO2膜を〜3
000Å被着したのち、リフトオフ法によつてAuGe系のオ
ーミツクメタルを形成し、ソース・ドレイン電極30,31
を加工する。これによつてGaAs−FETの新構造がえられ
る。この構造ではゲート電極20とソース・ドレイン領域
となるn+形GaAs層12がセルフアラインされ、第１図で示
したδ1,δ２がSiO2膜42の0.3μｍで短間隔に形成でき
た。この発明による構造では（１）n+形層の形成温度が
〜600℃と低いので、ゲート電極20とGaAsの反応がなく
シヨツトキ接合の性質は800℃で処理するものより安定
である。（２）n+形が高濃度で厚く形成できるので、オ
ーミツク接触抵抗とn+形GaAs直列抵抗は小さい（３）第
１図と第２図を比較して明かなように、本発明による構
造の方がIC,LSI化にとつてより平坦化でき、集積化しや
すい、などの特徴がある。OM−VPE法によるGaAs成長層
はウエーハ内の厚さ、濃度の均一性がよく、イオン打込
み技術と対等の制御性がある。
本発明の他の実施例を第４図で説明する。半絶縁性Ga
As10の一部にｎ形層11を形成し、つづいてＷメタルのゲ
ート電極21を加工する。不要のGaAs表面はSiO2膜45で被
覆し、OM−VPEによりn+形層12を気相成長させる
（ａ）。この後、ＷがドライエツチできるCF4系ガスを
用いたプラズマエツチ装置により試料表面を削るとゲー
ト電極とn+形層12が間隔100,101によつて両者は絶縁さ
れてFETが形成される（ｂ）。この場合、両者を絶縁す
る手段としてあらかじめメタルゲートの表面に酸化膜の
薄膜を形成したりn+形層GaAsを約0.1μｍ程度ウエツト
エツチすることも可能である。
As10の一部にｎ形層11を形成し、つづいてＷメタルのゲ
ート電極21を加工する。不要のGaAs表面はSiO2膜45で被
覆し、OM−VPEによりn+形層12を気相成長させる
（ａ）。この後、ＷがドライエツチできるCF4系ガスを
用いたプラズマエツチ装置により試料表面を削るとゲー
ト電極とn+形層12が間隔100,101によつて両者は絶縁さ
れてFETが形成される（ｂ）。この場合、両者を絶縁す
る手段としてあらかじめメタルゲートの表面に酸化膜の
薄膜を形成したりn+形層GaAsを約0.1μｍ程度ウエツト
エツチすることも可能である。
本発明のさらに他の実施例を第５図で説明する。半絶
縁性GaAs10の一部にｎ形層11を形成し、Mo・Siのゲート
電極22とこの上面にSiO2の絶縁膜25を形成する。不用の
GaAs表面をSiO2膜46で被覆して、OM−VPEによりn+形層1
2を形成し、Mo・Siをドライエツチにより200,201のサイ
ドエツチを施す（ａ）。このあとレジストのパターンを
利用してAuGe系のオーミツクメタル35,36,37をリフトオ
フで形成し（ｂ）、ゲート電極上についたメタル36を、
絶縁膜25の除去と共に取り去つて、ソース・ドレイン電
極35,37を形成する。この上にSiO2膜47を被覆してFETが
えらる（ｃ）。ここで述べた構造ではゲート電極22に対
して、n+形層12とソース・ドレイン電極35,37が共にセ
ルフアラインできる特長を有する。
縁性GaAs10の一部にｎ形層11を形成し、Mo・Siのゲート
電極22とこの上面にSiO2の絶縁膜25を形成する。不用の
GaAs表面をSiO2膜46で被覆して、OM−VPEによりn+形層1
2を形成し、Mo・Siをドライエツチにより200,201のサイ
ドエツチを施す（ａ）。このあとレジストのパターンを
利用してAuGe系のオーミツクメタル35,36,37をリフトオ
フで形成し（ｂ）、ゲート電極上についたメタル36を、
絶縁膜25の除去と共に取り去つて、ソース・ドレイン電
極35,37を形成する。この上にSiO2膜47を被覆してFETが
えらる（ｃ）。ここで述べた構造ではゲート電極22に対
して、n+形層12とソース・ドレイン電極35,37が共にセ
ルフアラインできる特長を有する。
本発明の製法によつて、ゲート電極の材質を選定でき
る領域が広がつた。つまり従来、800℃のアニールに対
してはＷとＷ・Si合金だけが使用できるメタルであつた
が、処理温度を600℃近辺まで下げることで例えばMo系
メタルやW,MoをベースとしてPt,Auなどの低抵抗メタル
の積層膜でもプロセスに耐えて使える。これによつて、
ゲート電極の低抵抗化を達成することができる。また高
濃度のn+形層であるため、従来のAuGe合金系のオーミツ
ク電極材にかわつて、Niなど低アロイ温度で処理できる
プロセスに改良できる特徴を有する。
る領域が広がつた。つまり従来、800℃のアニールに対
してはＷとＷ・Si合金だけが使用できるメタルであつた
が、処理温度を600℃近辺まで下げることで例えばMo系
メタルやW,MoをベースとしてPt,Auなどの低抵抗メタル
の積層膜でもプロセスに耐えて使える。これによつて、
ゲート電極の低抵抗化を達成することができる。また高
濃度のn+形層であるため、従来のAuGe合金系のオーミツ
ク電極材にかわつて、Niなど低アロイ温度で処理できる
プロセスに改良できる特徴を有する。
n+形GaAs層の形成法は以上の実施例で述べた他にMBE
（Molecular Beam Epitaxy）、LPE（Liquid Phase Epit
axy）法であつても本発明の趣旨を逸脱するものではな
い。
（Molecular Beam Epitaxy）、LPE（Liquid Phase Epit
axy）法であつても本発明の趣旨を逸脱するものではな
い。
第１図は従来のGaAS−FETの断面図、第２図は本発明の
一実施例としてのFETの断面図、第３〜５図は本発明の
他の実施例としての製造工程を示す概略図である。 10……半絶縁性GaAs、11……ｎ形GaAs、12……結晶成長
で形成したn+形GaAs、20……ゲート電極、40,41,42……
絶縁材、30,31……ソース・ドレイン電極。
一実施例としてのFETの断面図、第３〜５図は本発明の
他の実施例としての製造工程を示す概略図である。 10……半絶縁性GaAs、11……ｎ形GaAs、12……結晶成長
で形成したn+形GaAs、20……ゲート電極、40,41,42……
絶縁材、30,31……ソース・ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小寺 信夫 国分寺市東恋ケ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 小野 佑一 国分寺市東恋ケ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 柳沢 寛 国分寺市東恋ケ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭53−117964（ＪＰ，Ａ) 特開 昭58−57752（ＪＰ，Ａ) 特開 昭58−145162（ＪＰ，Ａ)
Claims (3)
- 【請求項１】半絶縁性半導体基板上に能動層を形成する
工程と、該能動層上にＷ系またはMo系のショットキ接合
メタルを有するゲート電極を形成する工程と、該ゲート
電極形成工程後上記能動層周辺の上記半導体基板上に上
記能動層とは異なる材料から成る第１の絶縁材を形成す
る工程と、少なくとも該第１の絶縁材と上記ゲート電極
をマスクとして上記能動層の露出部上にキャリア濃度が
1018コ/cm3以上の半導体を選択成長させてソース・ドレ
イン電極領域層を形成する工程と、上記ゲート電極形成
工程以降に上記ゲート電極と上記ソース・ドレイン電極
領域層を上記能動層上で直接接触しないように絶縁する
手段を形成する工程を有することを特徴とする半導体装
置の製法。 - 【請求項２】上記第１の絶縁材の形成工程は、上記能動
層およびゲート電極を含む上記半絶縁性半導体基板上に
絶縁材を被着させる工程と、該絶縁材の上記第１の絶縁
材形成予定部上にレジストパターンを形成する工程と、
該レジストパターンをマスクとして異方性のプラズマエ
ッチングにより上記絶縁材を加工して上記能動層の表面
を露出する工程を有し、かつ該加工工程で上記ゲート電
極の側面の絶縁材を残して上記絶縁手段と成す特許請求
の範囲第１項記載の半導体装置の製法。 - 【請求項３】上記ゲート電極の上面に上記選択成長、ゲ
ート電極のサイドエッチングおよびソース・ドレイン電
極形成に使用するマスク材を形成する工程と、上記選択
成長工程後上記ゲート電極を上記サイドエッチングする
工程と、該サイドエッチング工程後ソース・ドレイン電
極材料をリフトオフで形成する工程と、上記マスク材を
除去し上記ソース・ドレイン電極を形成する工程を有す
る特許請求の範囲第１項記載の半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213970A JP2624642B2 (ja) | 1983-11-16 | 1983-11-16 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58213970A JP2624642B2 (ja) | 1983-11-16 | 1983-11-16 | 半導体装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60107867A JPS60107867A (ja) | 1985-06-13 |
| JP2624642B2 true JP2624642B2 (ja) | 1997-06-25 |
Family
ID=16648074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58213970A Expired - Lifetime JP2624642B2 (ja) | 1983-11-16 | 1983-11-16 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624642B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114212B2 (ja) * | 1985-04-12 | 1995-12-06 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2758396B2 (ja) * | 1986-02-28 | 1998-05-28 | 株式会社日立製作所 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145162A (ja) * | 1982-02-23 | 1983-08-29 | Nec Corp | 半導体装置の製造方法 |
| JPS58213970A (ja) * | 1982-06-05 | 1983-12-13 | 日産自動車株式会社 | 自動車用ドアのチエツクリンク支持部構造 |
-
1983
- 1983-11-16 JP JP58213970A patent/JP2624642B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60107867A (ja) | 1985-06-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| US4713358A (en) | Method of fabricating recessed gate static induction transistors | |
| JPS636877A (ja) | ヘテロ接合型バイポ−ラトランジスタの製造方法 | |
| JPH02252267A (ja) | 半導体装置の製造方法 | |
| JP2624642B2 (ja) | 半導体装置の製法 | |
| EP0063139A1 (en) | Method of making a planar iii-v bipolar transistor by selective ion implantation and a device made therewith | |
| JP2728427B2 (ja) | 電界効果型トランジスタとその製法 | |
| JP3180501B2 (ja) | オーミック電極の形成方法 | |
| JPH10173036A (ja) | 半導体装置および半導体の高抵抗化方法 | |
| JPH0831846A (ja) | 高耐圧ｆｅｔを作製する方法 | |
| JPS6318348B2 (ja) | ||
| JP2541260B2 (ja) | 半導体装置の製法 | |
| KR960000384B1 (ko) | 에미터 재성장을 이용한 hbt소자의 제조방법 | |
| JP2611162B2 (ja) | オーミツク電極の形成方法 | |
| JPS59127871A (ja) | 半導体装置の製造方法 | |
| JPS6342177A (ja) | 半導体素子の製造方法 | |
| JPS62293679A (ja) | 電界効果型半導体装置及びその製造方法 | |
| JPS6143443A (ja) | 半導体装置の製造方法 | |
| JPH0563946B2 (ja) | ||
| JPS61290777A (ja) | シヨツトキ−ゲ−ト電極を製造する方法 | |
| JPH06232168A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPS6394688A (ja) | 電界効果トランジスタの製造方法 | |
| JPS60136264A (ja) | 半導体装置の製造方法 | |
| JPS6143482A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6122872B2 (ja) |