JP2758396B2

JP2758396B2 - 半導体装置

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Publication number: JP2758396B2
Application number: JP61041768A
Authority: JP
Inventors: 利幸宇佐川; 慶憲今村; 正義小林; 秀和奥平; 滋雄五島
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1998-05-28
Anticipated expiration: 2013-05-28
Also published as: KR910000117B1; JPS62200771A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体装置に関し、詳しくは、リセスゲート
構造を有し、ゲート耐圧の向上およびソース・ゲート容
量の低減に好適な半導体装置に関する。〔従来の技術〕砒化ガリウム（GaAs）等の化合物半導体を用いたGaAs
MESFET（Metal-Semiconductor Field Effect Transist
or），又はアルミニウムヒ化ガリウム（AlGaAs）とGaAs
のヘテロ接合界面に形成される２次元電子ガス（Two Di
mensional Electron Gas;2DEG）を能動層に用いるFET
（2DEG-FET）を、低雑音，高周波用FETとして用いる場
合の従来のFET断面構造の例を第２図に示す。ソース，
ゲート間寄生抵抗を低減する目的で、ｎ＋GaAs層13（ド
ーピングレベル;2×10¹⁸cm^-3，膜厚;2000Å程度）が形
成されている。ゲート電極１は、上記ｎ＋GaAs層13から
離れて設けられ、いわゆるリセス構造が形成されてい
る。ところで、この様なリセス構造は、通常、化学エツ
チングを用いて形成され、第２図に示す様に、ｎ＋GaAs
領域13とゲート電極１の間に通常0.1〜0.2μｍの目あき
層と呼ばれてシート抵抗1kΩ／□程度の領域が形成さ
れ、寄生抵抗増大の原因を形成していた。この様な寄生抵抗増加をふせぐために、上記ゲート電
極１と上記ｎ＋GaAs層13との間に隙間が生じないよう
に、ゲート電極１を自己整合的に形成する第３図の様な
構造や、ゲート電極１とｎ＋GaAs層13との間に側壁絶縁
物５を形成する構造（第４図）が実施されてきている。〔発明が解決しようとする問題点〕上記従来技術は、寄生抵抗低減という点では、効果を
示してきた。しかし、第３図に示した構造では、ゲート
電極１はｎ＋GaAs層13に直接接触し、ゲート耐圧（ソー
スゲート間を逆バイアスに印加したとき、リーク電流を
押えることのできる電圧）が1.5〜3.0V程度と低く、実
用レベル、７〜10Vに遠く及ばず大きな問題であつた。
又、ゲート耐圧劣化を防ぐために、ゲート電極１とｎ＋
GaAs13の間に絶縁物５を形成する構造も、実現されてき
たが、ゲート電極１の一部分７がｎ＋GaAs層13と重な
り、そのため、ゲート容量が２倍程度大きくなってい
た。本発明の目的は、上記従来の問題を解決し、寄生抵抗
を低減してゲート容量増大の恐れのない構造を有する半
導体装置を提供することである。〔問題点を解決するための手段〕上記目的は、ｎ＋GaAsキヤツプ層の側壁のみに絶縁物
を形成し、リセス構造の内側だけに、ゲート電極１を形
成することにより達成される。GaAs MESFETに適用した
場合の断面図を第１図（ａ），（ｂ）に示す。〔作用〕本発明のFET構造では、ｎ＋GaAs層13とゲート電極１
の間は、絶縁物側壁４の膜厚で決まる目あき部分（膜厚
大略各1000Å以下）の寄生抵抗のみで、極めてわずかで
あるため、寄生抵抗の増加はない。又、ゲート電極１と
ｎ＋GaAs層13とは、側壁絶縁物４とで分離されているた
め、ゲート耐圧の劣化はない。又、ゲート電極１はリセ
ス構造内側のみに形成されているので、ソース・ゲート
容量の増加もない。〔実施例〕実施例１ GaAs/AlGaAsヘテロ接合を用いた場合の2DEG-FETの製
造方法の主要工程を、第５図（ａ）〜（ｅ）に示す。半絶縁性GaAs基板10上にMBE（分子様エピタキシー）
を用いて、アンドープ膜厚１μｍのGaAs層17（通常ｐ^-
型で、10¹⁴cm^-3の残留アクセプターが存在する）成長し
た。次にアンドープ膜厚60ÅのAl_xGa_1-xAs層16形成し
た。Al混晶比は通常0.3〜0.4の範囲で用いて、膜厚は０
Å〜100Å程度に通常選んでいる。次にSiを１×10¹⁹cm
^-3含む膜厚50ÅのAl_yGa_1-yAs層15形成した。Al組成は通
常0.23を選んでいる。応用目的によつて0.2から0.4の範
囲で用いることもできる。膜厚は通常10Åから150Åの
範囲で選んでいる。膜厚が非常に薄い時には、Siの代り
にSn（スズ）をｎ型ドーパントとして用い、５×10¹⁹cm
^-3のドーピングレベルに選ぶことが多い。次にアンドープ膜厚150ÅのAl_xGa_1-xAs層14を150Å形
成した。Al組成比は、通常0.3〜0.4の範囲で用いてい
る。又膜厚は50Åから200Åの範囲で形成している。最
後にソースゲート間寄生抵抗を低減する目的で、膜厚16
00Åのｎ＋GaAs層13を1600Å形成した。Siのドーピング
レベルは１×10¹⁹cm^-3であつた。更に寄生抵抗は減少さ
せるにはｎ＋Ge等を用いて、シート抵抗を数Ω／□以下
にすることも可能である。ｎ＋−Ge（ドーピングレベル
10²⁰cm^-3）の場合には、膜厚は200Å〜300Å程度で良い
（第５図（ａ））。次に、ソース，ドレイン電極2,3をAuGe/Ni/Auを用い
てリフト−オフ方法で形成後、絶縁膜５を形成し、ゲー
ト形成のためのホトレジスト20を形成した（第５図
（ｂ））。ドライエツチングを用いて、パシベーシヨン用絶縁膜
５（通常CVD SiO₂3500Å）の露出された部分を除去した
後、CCl₂,F₂/Heを用いたRIE（反応性イオンエッチン
グ）によってｎ＋GaAs層13を選択的に除去した。化学処
理の後、光CVDを用いて、Si₃Ｎ₄４を1000Å形成した。
形成時の基板温度は130℃であり、ホトレジストの熱変
形等はなかつた（第５図（ｃ））。通常Si₃Ｎ₄の膜厚は100Åから1000Åの範囲で用いて
いる。次に通常のドライエツチングを用いて、ゲートリセス
構造の底の部分に形成されているSi₃Ｎ₄及びホトレジス
ト上のSi₃Ｎ₄を除去した。このとき、ｎ＋GaAs層13の側
面上に形成されたSi₃Ｎ₄層が残つていることが重要であ
る。本実施例では、光CVDでSi₃Ｎ₄を形成した例を示した
が、低温度（150℃程度）マイクロ波プラズマCVDでSiO₂
を形成する方法、或いは、電子ビームによりSiO₂ターゲ
ートをスパツタリングで被着させる方法を用いてもよ
い。次にゲート電極を形成するため、Ti/Pt/Auを蒸着し
た。（（第５図（ｄ））周知のリフトオフ法を用いてTi
/Pt/Au層の不要部分を除去して、所望の形状のFETを得
た（第５図（ｅ））。ゲートメタルとしては他にAl,Mo/Auも可能である。この様な構造の2DEG-FETでは、第３図に示す従来構造
のFETに比べ、ゲート耐圧が1.5Vから10V程度に向上し
た。又、ゲート電極に印加できる最大ゲート電圧も、従
来の0.8Vから2.9Vまで改善できた。又、第４図に示すオーバーハングのあるゲート構造と
比べると、ゲート長Lg＝１μm,ゲート幅10μｍのとき、
従来40fFもあつたソース，ゲート容量は,20fFにまで改
善できた。本実施例では、GaAs/AlGaAsヘテロ接合を用いた2DEG-
FETの場合を示したが、他のヘテロ接合、たとえば、InP
/InGaAs,GaAs/Ge,AlGaAs/InGaAs等の場合でも有効であ
る。又、２次元正孔ガスを用いた場合、実施例１でｎ型不
純物をｐ型不純物、Be,Mgにかえた場合にも有効であ
る。実施例２ GaAs MESFETに適用した場合の例を第６図に示す。半絶縁性GaAs基板10上にアンドープGaAs又はアンドー
プAl_yGa_1-yAs（ｙ〜0.5）層17′（膜厚１μｍ）を形式
後、Siを５×10¹⁷cm^-3含むGaAs19を500Å形成した。更
に、アンドープAl_yGa_1-yAs層14′（膜厚50Å）を形成
後、ｎ＋Ge（10²⁰cm^-3のドーピングレベル）層13′（膜
厚500Å）を形成した。実際のFET作成からプロセスは、実施例１とほとんど
同一である。主な違いは、ｎ＋Geをソースドレイン領域
に用いたために、オーミツクメタルとしては、Alを用
い、ｎ＋Ge層13′とAl_yGa_1-yAs層14′はCF₄をエッチン
グガスとして用いたドライエツチングで形成した。〔発明の効果〕本発明によれば、ゲートリセス構造において、ｎ＋ギ
ヤツプ層とゲートメタルの間に、絶縁物からなる側壁を
ゲートリセスの内側のみにゲートメタルを形成したの
で、ゲート耐圧を１桁大きくすることが可能となり、ソース・ゲート容量を半減することができた。

【図面の簡単な説明】第１図（ａ），（ｂ）は本発明のFET構造断面図、第２
図，第３図，第４図は従来FETの断面図、第５図は本発
明を2DEG-FETに適用した場合の主要工程図、第６図はGa
As-MESFETに適用した場合の図である。１……ゲート電極、2,3……ソース・ドレイン電極、４
……ｎ＋キヤツプ層とゲートメタルの分離のための側
壁、11……高抵抗バツフアー層、12……能動層、13……
ｎ＋キヤツプ層、13′……ｎ＋Geキヤツプ層、14,16…
…アンドープAlGaAs層、15……ｎ＋AlGaAs層、19……ｎ
型GaAs層。

フロントページの続き (72)発明者小林正義国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者奥平秀和国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者五島滋雄国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭60−251671（ＪＰ，Ａ) 特開昭59−222965（ＪＰ，Ａ) 特開昭60−107867（ＪＰ，Ａ) 特開昭60−165764（ＪＰ，Ａ) 特開昭62−39076（ＪＰ，Ａ) 特開昭59−32173（ＪＰ，Ａ) 特開昭61−184887（ＪＰ，Ａ) 特開昭61−24265（ＪＰ，Ａ) 特開昭59−100577（ＪＰ，Ａ) 特開昭59−193069（ＪＰ，Ａ) 特開昭60−254665（ＪＰ，Ａ) 特開昭60−92669（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】１．電界効果トランジスタのチャネルとして働く第１の
III−Ｖ族化合物半導体層と、当該第１のIII−Ｖ族化合
物半導体層上に形成された当該第１のIII−Ｖ族化合物
半導体層よりバンドギャップの大きい第２のIII−Ｖ族
化合物半導体層と、当該第２のIII−Ｖ族化合物半導体
層上に形成された当該第２のIII−Ｖ族化合物半導体層
よりバンドギャップの小さいIII−Ｖ族化合物半導体層
からなる上記電界効果トランジスタのソース、ドレイン
層を有する半導体装置において、上記第１のIII−Ｖ族
化合物半導体層はアンドープ層であり、上記第２のIII
−Ｖ族化合物半導体層は上記チャネル側の上記チャネル
と同一導電型の層と、上記チャネルから遠い側の膜厚が
50Å〜200Åの範囲にあるアンドープ層とを有する積層
構造であり、上記電界効果トランジスタのゲート電極
は、上記ソース、ドレイン層と同じ側にあり、かつ上記
第２のIII−Ｖ族化合物半導体層中の上記チャネルから
遠い側の上記層と接しており、上記チャネルは、上記第
２のIII−Ｖ族化合物半導体層中の上記チャネル側の上
記層から上記第１のIII−Ｖ族化合物半導体層へキャリ
アが供給されることにより生じる２次元キャリア層であ
ることを特徴とする半導体装置。２．上記第１のIII−Ｖ族化合物半導体層はInGaAs層で
あり、上記第２のIII−Ｖ族化合物半導体層はAlGaAs層
であることを特徴とする特許請求の範囲第１項記載の半
導体装置。３．電界効果トランジスタのチャネルとして働く第１の
III−Ｖ族化合物半導体層と、当該第１のIII−Ｖ族化合
物半導体層上に形成された当該第１のIII−Ｖ族化合物
半導体層よりバンドギャップの大きい第２のIII−Ｖ族
化合物半導体層と、当該第２のIII−Ｖ族化合物半導体
層上に形成された当該第２のIII−Ｖ族化合物半導体層
よりバンドギャップの小さいIII−Ｖ族化合物半導体層
からなる上記電界効果トランジスタのソース、ドレイン
層を有する半導体装置において、上記第１のIII−Ｖ族
化合物半導体層は一導電型層であり、上記第２のIII−
Ｖ族化合物半導体層は膜厚が50Å〜200Åの範囲にある
アンドープ層であり、上記電界効果トランジスタのゲー
ト電極は上記ソース、ドレイン層と同じ側にあり、かつ
上記第２のIII−Ｖ族化合物半導体層と接していること
を特徴とする半導体装置。４．上記第１のIII−Ｖ族化合物半導体層はInGaAs層で
あり、上記第２のIII−Ｖ族化合物半導体層はAlGaAs層
であることを特徴とする特許請求の範囲第３項記載の半
導体装置。