JPH08227990A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08227990A JPH08227990A JP34071295A JP34071295A JPH08227990A JP H08227990 A JPH08227990 A JP H08227990A JP 34071295 A JP34071295 A JP 34071295A JP 34071295 A JP34071295 A JP 34071295A JP H08227990 A JPH08227990 A JP H08227990A
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- semiconductor layer
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Abstract
(57)【要約】
【目的】ソース・ゲート間の寄生抵抗が小さいリセスゲ
ート構造のヘテロ接合ＦＥＴを有する半導体装置を提供
する。 【構成】電界効果トランジスタのチャネルとして働く第
１の半導体層と、第１の半導体層上に形成された第１の
半導体層よりバンドギャップの大きい第２の半導体層
と、第２の半導体層上に形成された第２の半導体層より
バンドギャップの小さい半導体層からなる電界効果トラ
ンジスタのソース、ドレイン層を有する半導体装置のソ
ース層のシート抵抗を、上記チャネルのシート抵抗より
小さく、かつ数Ω／□〜２０６Ω／□の範囲にする。
ート構造のヘテロ接合ＦＥＴを有する半導体装置を提供
する。 【構成】電界効果トランジスタのチャネルとして働く第
１の半導体層と、第１の半導体層上に形成された第１の
半導体層よりバンドギャップの大きい第２の半導体層
と、第２の半導体層上に形成された第２の半導体層より
バンドギャップの小さい半導体層からなる電界効果トラ
ンジスタのソース、ドレイン層を有する半導体装置のソ
ース層のシート抵抗を、上記チャネルのシート抵抗より
小さく、かつ数Ω／□〜２０６Ω／□の範囲にする。
Description
【０００１】
【産業上の利用分野】本発明は、リセスゲート構造のヘ
テロ接合電界効果トランジスタを有する半導体装置に関
する。
テロ接合電界効果トランジスタを有する半導体装置に関
する。
【０００２】
【従来の技術】化合物半導体を用いたＭＥＳＦＥＴ（Me
tal-Semiconductor Field Effect Transistor)の断面構
造の例を図７に示す。ソース、ゲート間寄生抵抗を低減
する目的で、ｎ+ＧａＡｓソース、ドレイン層１３（ド
ーピングレベル；２×１０18ｃｍ~3、膜厚；２０００Å
程度）が形成されている。ゲート電極１は、上記ｎ+Ｇ
ａＡｓ層１３から離れて設けられた、いわゆるリセス構
造を用いて形成されている。
tal-Semiconductor Field Effect Transistor)の断面構
造の例を図７に示す。ソース、ゲート間寄生抵抗を低減
する目的で、ｎ+ＧａＡｓソース、ドレイン層１３（ド
ーピングレベル；２×１０18ｃｍ~3、膜厚；２０００Å
程度）が形成されている。ゲート電極１は、上記ｎ+Ｇ
ａＡｓ層１３から離れて設けられた、いわゆるリセス構
造を用いて形成されている。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ソー
ス・ゲート間の寄生抵抗が小さいリセスゲート構造のヘ
テロ接合ＦＥＴを有する半導体装置を提供することにあ
る。
ス・ゲート間の寄生抵抗が小さいリセスゲート構造のヘ
テロ接合ＦＥＴを有する半導体装置を提供することにあ
る。
【０００４】
【課題を解決するための手段】上記目的は、電界効果ト
ランジスタのチャネルとして働く第１の半導体層と、第
１の半導体層上に形成された第１の半導体層よりバンド
ギャップが大きい第２の半導体層と、第２の半導体層上
に形成された第２の半導体層よりバンドギャップの小さ
い半導体層からなる電界効果トランジスタのソース、ド
レイン層を有する半導体装置のソース層のシート抵抗
を、チャネルのシート抵抗より小さく、かつ数Ω／□〜
２０６Ω／□の範囲内にすることにより達成できる。
ランジスタのチャネルとして働く第１の半導体層と、第
１の半導体層上に形成された第１の半導体層よりバンド
ギャップが大きい第２の半導体層と、第２の半導体層上
に形成された第２の半導体層よりバンドギャップの小さ
い半導体層からなる電界効果トランジスタのソース、ド
レイン層を有する半導体装置のソース層のシート抵抗
を、チャネルのシート抵抗より小さく、かつ数Ω／□〜
２０６Ω／□の範囲内にすることにより達成できる。
【０００５】
【作用】上記従来技術のＭＥＳＦＥＴの場合はｎ+Ｇａ
Ａｓソース層１３を厚くすることでソース・ゲート間の
寄生抵抗を低減できるが、ヘテロ接合を有するＦＥＴの
場合はヘテロ界面にエネルギギャップがある為にソース
層を薄くする方が有利であると考えられていた。しか
し、ソース層のシート抵抗をチャネルのシート抵抗より
小さく、かつ数Ω／□〜２０６Ω／□の範囲となるよう
にソース層を厚くすると、ソース・ゲート間の寄生抵抗
を減少できることがわかった。
Ａｓソース層１３を厚くすることでソース・ゲート間の
寄生抵抗を低減できるが、ヘテロ接合を有するＦＥＴの
場合はヘテロ界面にエネルギギャップがある為にソース
層を薄くする方が有利であると考えられていた。しか
し、ソース層のシート抵抗をチャネルのシート抵抗より
小さく、かつ数Ω／□〜２０６Ω／□の範囲となるよう
にソース層を厚くすると、ソース・ゲート間の寄生抵抗
を減少できることがわかった。
【０００６】
〈実施例１〉本発明の実施例１のＧａＡｓ／ＡｌＧａＡ
ｓへテロ接合を用いた場合の２ＤＥＧ−ＦＥＴを図１〜
図５の製造工程断面図により説明する。
ｓへテロ接合を用いた場合の２ＤＥＧ−ＦＥＴを図１〜
図５の製造工程断面図により説明する。
【０００７】半絶縁性ＧａＡｓ基板１０上にＭＢＥ（分
子線エピタキシー）を用いて、膜厚１μｍのアンドープ
ＧａＡｓ層１７（通常ｐ~型で、１０14ｃｍ~3の残留ア
クセプターが存在する）を成長した。次に膜厚６０Åの
アンドープＡｌxＧａ1-xＡｓ１６を形成した。Ａｌ混晶
比は通常０.３〜０.４の範囲で用いて、膜厚は０Å〜１
００Å程度に通常選んでいる。次にＳｉを１×１０19ｃ
ｍ~3含む膜厚５０ÅのＡｌyＧａ1-yＡｓ層１５を形成し
た。Ａｌ組成は通常０.２３を選んでいる。応用目的に
よって０.２から０.４の範囲で用いることもできる。膜
厚は通常１０Åから１５０Åの範囲で選んでいる。膜厚
が非常に薄い時には、Ｓｉの代りにＳｎ（スズ）をｎ型
ドーパントとして用い、５×１０19ｃｍ~3のドーピング
レベルに選ぶことが多い。
子線エピタキシー）を用いて、膜厚１μｍのアンドープ
ＧａＡｓ層１７（通常ｐ~型で、１０14ｃｍ~3の残留ア
クセプターが存在する）を成長した。次に膜厚６０Åの
アンドープＡｌxＧａ1-xＡｓ１６を形成した。Ａｌ混晶
比は通常０.３〜０.４の範囲で用いて、膜厚は０Å〜１
００Å程度に通常選んでいる。次にＳｉを１×１０19ｃ
ｍ~3含む膜厚５０ÅのＡｌyＧａ1-yＡｓ層１５を形成し
た。Ａｌ組成は通常０.２３を選んでいる。応用目的に
よって０.２から０.４の範囲で用いることもできる。膜
厚は通常１０Åから１５０Åの範囲で選んでいる。膜厚
が非常に薄い時には、Ｓｉの代りにＳｎ（スズ）をｎ型
ドーパントとして用い、５×１０19ｃｍ~3のドーピング
レベルに選ぶことが多い。
【０００８】次に膜厚１５０ÅのアンドープＡｌxＧａ
1-xＡｓ層１４を形成した。Ａｌ組成比は、通常０.３〜
０.４の範囲で用いている。又膜厚は５０Åから２００
Åの範囲で形成している。最後にソース・ゲート間の寄
生抵抗を低減する目的で、膜厚ｄが１６００Åのｎ+Ｇ
ａＡｓ層１３を形成した。Ｓｉのドーピングレベルは１
×１０19ｃｍ~3であった。シート抵抗ρsは２５．３Ω
／□である。更に寄生抵抗を減少させるにはｎ+Ｇｅ等
を用いて、シート抵抗を数Ω／□以下にすることも可能
である。ｎ+Ｇｅ（ドーピングレベル１０20cm~3）の場
合には、膜厚は２００Å〜３００Å程度で良い（図
１）。この場合のシート抵抗は、膜厚２００Åのとき２
０６Ω／□であり、膜厚３００Åのとき１３０Ω／□で
ある。
1-xＡｓ層１４を形成した。Ａｌ組成比は、通常０.３〜
０.４の範囲で用いている。又膜厚は５０Åから２００
Åの範囲で形成している。最後にソース・ゲート間の寄
生抵抗を低減する目的で、膜厚ｄが１６００Åのｎ+Ｇ
ａＡｓ層１３を形成した。Ｓｉのドーピングレベルは１
×１０19ｃｍ~3であった。シート抵抗ρsは２５．３Ω
／□である。更に寄生抵抗を減少させるにはｎ+Ｇｅ等
を用いて、シート抵抗を数Ω／□以下にすることも可能
である。ｎ+Ｇｅ（ドーピングレベル１０20cm~3）の場
合には、膜厚は２００Å〜３００Å程度で良い（図
１）。この場合のシート抵抗は、膜厚２００Åのとき２
０６Ω／□であり、膜厚３００Åのとき１３０Ω／□で
ある。
【０００９】シート抵抗は、母材料、ドーピングレベル
および膜厚が決まれば、ドーピングレベルと抵抗率ρの
換算表（例えば、Ｓ．Ｍ．Ｓｚｅ著「Ｐｈｙｓｉｃｓ
ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ」（Ｓ
ＥＣＯＮＤ ＥＤＩＴＩＯＮ、１９８１年発行）の第３
３頁のＦｉｇ．２２参照）から抵抗率ρを求め、これを
膜厚で割れば求まる。但し、ここで用いる膜厚は、実際
の膜厚ｄから表面空乏層の厚さｈを引いた電気伝導に寄
与する実効膜厚である。表面空乏層の厚さｈは、ドーピ
ングレベルと表面電位との良く知られた関係式から求ま
る。
および膜厚が決まれば、ドーピングレベルと抵抗率ρの
換算表（例えば、Ｓ．Ｍ．Ｓｚｅ著「Ｐｈｙｓｉｃｓ
ｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅ」（Ｓ
ＥＣＯＮＤ ＥＤＩＴＩＯＮ、１９８１年発行）の第３
３頁のＦｉｇ．２２参照）から抵抗率ρを求め、これを
膜厚で割れば求まる。但し、ここで用いる膜厚は、実際
の膜厚ｄから表面空乏層の厚さｈを引いた電気伝導に寄
与する実効膜厚である。表面空乏層の厚さｈは、ドーピ
ングレベルと表面電位との良く知られた関係式から求ま
る。
【００１０】次に、ソース、ドレイン電極２、３をＡｕ
Ｇｅ／Ｎｉ／Ａｕを用いてリフトオフ方法で形成後、絶
縁膜５を形成し、ゲート形成のためのホトレジスト２０
を形成した（図２）。
Ｇｅ／Ｎｉ／Ａｕを用いてリフトオフ方法で形成後、絶
縁膜５を形成し、ゲート形成のためのホトレジスト２０
を形成した（図２）。
【００１１】ドライエッチングを用いて、パシベーショ
ン用絶縁膜５（通常ＣＶＤ・ＳｉＯ2、３５００Å）の
露出された部分を除去した後、ＣＣｌ2、Ｆ2／Ｈｅを用
いたＲＩＥ（反応性イオンエッチング）によって、ｎ+
ＧａＡｓ層１３を選択的に除去しソース、ドレイン層の
形状に加工した。化学処理の後、光ＣＶＤを用いて、Ｓ
ｉ3Ｎ4４を１０００Å形成した。形成時の基板温度は１
３０℃であり、ホトレジストの熱変形等は生じなかった
（図３）。通常Ｓｉ3Ｎ4の膜厚は１００Åから１０００
Åの範囲で用いている。
ン用絶縁膜５（通常ＣＶＤ・ＳｉＯ2、３５００Å）の
露出された部分を除去した後、ＣＣｌ2、Ｆ2／Ｈｅを用
いたＲＩＥ（反応性イオンエッチング）によって、ｎ+
ＧａＡｓ層１３を選択的に除去しソース、ドレイン層の
形状に加工した。化学処理の後、光ＣＶＤを用いて、Ｓ
ｉ3Ｎ4４を１０００Å形成した。形成時の基板温度は１
３０℃であり、ホトレジストの熱変形等は生じなかった
（図３）。通常Ｓｉ3Ｎ4の膜厚は１００Åから１０００
Åの範囲で用いている。
【００１２】次に通常のドライエッチングを用いて、ゲ
ートリセス構造の底の部分に形成されているＳｉ3Ｎ4及
びホトレジスト上のＳｉ3Ｎ4を除去した。このときｎ+
ＧａＡｓソース、ドレイン層１３の側面上に形成された
Ｓｉ3Ｎ4層４が残っている。
ートリセス構造の底の部分に形成されているＳｉ3Ｎ4及
びホトレジスト上のＳｉ3Ｎ4を除去した。このときｎ+
ＧａＡｓソース、ドレイン層１３の側面上に形成された
Ｓｉ3Ｎ4層４が残っている。
【００１３】本実施例では、光ＣＶＤでＳｉ3Ｎ4を形成
した例を示したが、低温度（１５０℃程度）マイクロ波
プラズマＣＶＤでＳｉＯ2を形成する方法、或いは、電
子ビームによりＳｉＯ2ターゲートをスパッタリングで
被着させる方法を用いてもよい。
した例を示したが、低温度（１５０℃程度）マイクロ波
プラズマＣＶＤでＳｉＯ2を形成する方法、或いは、電
子ビームによりＳｉＯ2ターゲートをスパッタリングで
被着させる方法を用いてもよい。
【００１４】次にゲート電極１を形成するため、Ｔｉ／
Ｐｔ／Ａｕを蒸着した（図４）。周知のリフトオフ法を
用いてＴｉ／Ｐｔ／Ａｕ層の不要部分を除去して、所望
の形状のＦＥＴを得た（図５）。ゲートメタルとしては
他にＡｌ、Ｍｏ／Ａｕも可能である。
Ｐｔ／Ａｕを蒸着した（図４）。周知のリフトオフ法を
用いてＴｉ／Ｐｔ／Ａｕ層の不要部分を除去して、所望
の形状のＦＥＴを得た（図５）。ゲートメタルとしては
他にＡｌ、Ｍｏ／Ａｕも可能である。
【００１５】本実施例では、ＧａＡｓ／ＡｌＧａＡｓヘ
テロ接合を用いた２ＤＥＧ−ＦＥＴの場合を示したが、
他のヘテロ接合、たとえば、ＩｎＰ／ＩｎＧａＡｓ、Ｇ
ａＡｓ／Ｇｅ、ＡｌＧａＡｓ／ＩｎＧａＡｓ等の場合で
も有効である。
テロ接合を用いた２ＤＥＧ−ＦＥＴの場合を示したが、
他のヘテロ接合、たとえば、ＩｎＰ／ＩｎＧａＡｓ、Ｇ
ａＡｓ／Ｇｅ、ＡｌＧａＡｓ／ＩｎＧａＡｓ等の場合で
も有効である。
【００１６】又、２次元正孔ガスを用いた場合、例えば
本実施例でｎ型不純物をｐ型不純物のＢｅ、Ｍｇに代え
た場合にも有効である。
本実施例でｎ型不純物をｐ型不純物のＢｅ、Ｍｇに代え
た場合にも有効である。
【００１７】〈実施例２〉本発明の実施例２のヘテロ接
合ＭＥＳＦＥＴを図６により説明する。半絶縁性ＧａＡ
ｓ基板１０上にアンドープＧａＡｓ又はアンドープＡｌ
yＧａ1-yＡｓ（ｙ〜０.５）層１７′(膜厚１μｍ）を形
式後、Ｓｉを５×１０17ｃｍ~3含むＧａＡｓ層１９を５
００Å形成した。更に、アンドープＡｌyＧａ1-yＡｓ層
１４′(膜厚５０Å）を形成後、ｎ+Ｇｅ（１０20ｃｍ~3
のドーピングレベル）層１３′(膜厚５００Å）を形成
した。ｎ+Ｇｅ層１３′のシート抵抗は７４Ω／□であ
る。実際のＦＥＴ作成からプロセスは、実施例１とほと
んど同一である。主な違いは、ｎ+Ｇｅをソース、ドレ
イン層に用いたために、オーミックメタルとしては、Ａ
ｌを用い、ｎ+Ｇｅソース、ドレイン層１３′とＡｌＧ
ａＡｓ層１４′はＣＦ4をエッチングガスとして用いた
ドライエッチングで形成した。
合ＭＥＳＦＥＴを図６により説明する。半絶縁性ＧａＡ
ｓ基板１０上にアンドープＧａＡｓ又はアンドープＡｌ
yＧａ1-yＡｓ（ｙ〜０.５）層１７′(膜厚１μｍ）を形
式後、Ｓｉを５×１０17ｃｍ~3含むＧａＡｓ層１９を５
００Å形成した。更に、アンドープＡｌyＧａ1-yＡｓ層
１４′(膜厚５０Å）を形成後、ｎ+Ｇｅ（１０20ｃｍ~3
のドーピングレベル）層１３′(膜厚５００Å）を形成
した。ｎ+Ｇｅ層１３′のシート抵抗は７４Ω／□であ
る。実際のＦＥＴ作成からプロセスは、実施例１とほと
んど同一である。主な違いは、ｎ+Ｇｅをソース、ドレ
イン層に用いたために、オーミックメタルとしては、Ａ
ｌを用い、ｎ+Ｇｅソース、ドレイン層１３′とＡｌＧ
ａＡｓ層１４′はＣＦ4をエッチングガスとして用いた
ドライエッチングで形成した。
【００１８】
【発明の効果】本発明によれば、ソース・ゲート間の寄
生抵抗の小さいリセスゲート構造のヘテロ接合ＦＥＴを
有する半導体装置を実現できる。
生抵抗の小さいリセスゲート構造のヘテロ接合ＦＥＴを
有する半導体装置を実現できる。
【図１】本発明の実施例１の２ＤＥＧ−ＦＥＴの製造工
程断面図である。
程断面図である。
【図２】本発明の実施例１の２ＤＥＧ−ＦＥＴの製造工
程断面図である。
程断面図である。
【図３】本発明の実施例１の２ＤＥＧ−ＦＥＴの製造工
程断面図である。
程断面図である。
【図４】本発明の実施例１の２ＤＥＧ−ＦＥＴの製造工
程断面図である。
程断面図である。
【図５】本発明の実施例１の２ＤＥＧ−ＦＥＴの製造工
程断面図である。
程断面図である。
【図６】本発明の実施例２のＧａＡｓ−ＭＥＳＦＥＴの
断面図である。
断面図である。
【図７】従来のＦＥＴの断面図である。
１…ゲート電極、２、３…ソース・ドレイン電極、４…
ｎ+ソース、ドレイン層とゲートメタルの分離のための
側壁、１１…高抵抗バッファー層、１２…能動層、１３
…ｎ+ソース、ドレイン層、１３′…ｎ+Ｇｅソース、ド
レイン層、１４、１６…アンドープＡｌＧａＡｓ層、１
５…ｎ+ＡｌＧａＡｓ層、１９…ｎ型ＧａＡｓ層。
ｎ+ソース、ドレイン層とゲートメタルの分離のための
側壁、１１…高抵抗バッファー層、１２…能動層、１３
…ｎ+ソース、ドレイン層、１３′…ｎ+Ｇｅソース、ド
レイン層、１４、１６…アンドープＡｌＧａＡｓ層、１
５…ｎ+ＡｌＧａＡｓ層、１９…ｎ型ＧａＡｓ層。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 21/203 (72)発明者 奥平 秀和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 五島 滋雄 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (5)
- 【請求項１】電界効果トランジスタのチャネルとして働
く第１の半導体層と、該第１の半導体層上に形成された
該第１の半導体層よりバンドギャップの大きい第２の半
導体層と、該第２の半導体層上に形成された該第２の半
導体層よりバンドギャップの小さい半導体層からなる上
記電界効果トランジスタのソース、ドレイン層を有し、
該ソース層のシート抵抗は上記チャネルのシート抵抗よ
り小さく、かつ数Ω／□〜２０６Ω／□の範囲にあるこ
とを特徴とする半導体装置。 - 【請求項２】上記チャネルは２次元キャリア層からなる
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】上記第２の半導体層は上記チャネル側の上
記チャネルと同一導電型の層と、上記チャネルから遠い
側のアンドープ層の積層体からなることを特徴とする請
求項２記載の半導体装置。 - 【請求項４】上記第１の半導体層は一導電型の層であ
り、上記第２の半導体層としてアンドープ層であること
を特徴とする請求項１記載の半導体装置。 - 【請求項５】上記第１の半導体層はＩｎＧａＡｓ層であ
り、上記第２の半導体層はＡｌＧａＡｓ層であることを
特徴とする請求項１乃至４のいずれか一項に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34071295A JPH08227990A (ja) | 1995-12-27 | 1995-12-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34071295A JPH08227990A (ja) | 1995-12-27 | 1995-12-27 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041768A Division JP2758396B2 (ja) | 1986-02-28 | 1986-02-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08227990A true JPH08227990A (ja) | 1996-09-03 |
Family
ID=18339600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34071295A Pending JPH08227990A (ja) | 1995-12-27 | 1995-12-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08227990A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6141768A (ja) * | 1984-07-31 | 1986-02-28 | Sumitomo Electric Ind Ltd | 複合硬質膜被覆工具 |
| JPS62200771A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置とその製造方法 |
-
1995
- 1995-12-27 JP JP34071295A patent/JPH08227990A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6141768A (ja) * | 1984-07-31 | 1986-02-28 | Sumitomo Electric Ind Ltd | 複合硬質膜被覆工具 |
| JPS62200771A (ja) * | 1986-02-28 | 1987-09-04 | Hitachi Ltd | 半導体装置とその製造方法 |
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