JPS63107172A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS63107172A JPS63107172A JP61254180A JP25418086A JPS63107172A JP S63107172 A JPS63107172 A JP S63107172A JP 61254180 A JP61254180 A JP 61254180A JP 25418086 A JP25418086 A JP 25418086A JP S63107172 A JPS63107172 A JP S63107172A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/432—Heterojunction gate for field effect devices
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、高周波増幅回路、高速集積回路、光電子集積
回路等に応用される電界効果トランジスタに関するもの
である。
回路等に応用される電界効果トランジスタに関するもの
である。
［従来の技術］
ペテロ接合界面に形成される２次元電子を用いたトラン
ジスタとしては、従来から、いくつかのものが提案され
ている。たとえば、特公昭５９−５３７１４、特開昭５
６−４５０７９およびジャパニーズ・ジャーナル・オブ
・アプライド・フィジックス（Ｊａｐａｎｅｓｅ Ｊ
ｏｕｒｎａｌｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ）第１９８．１９８０年、Ｌ２２５頁などに記載され
ており、基板としてはガリウム・砒素が用いられている
。基板としてガリウム・砒素を用いた場合、室温での２
次元電子の移動度は８０００ｃｍ２／Ｖ参ｓｅｃ程度で
ある。これに対して、インジウム・リン（以下１ｎＰと
記す）を基板として用いた場合には、室温での２次元電
子の移動度は１２００００ｍ２／Ｖ−５ｅｃとなり、高
周波特性や増幅率の優れた電界効果トランジスタが実現
できる。
ジスタとしては、従来から、いくつかのものが提案され
ている。たとえば、特公昭５９−５３７１４、特開昭５
６−４５０７９およびジャパニーズ・ジャーナル・オブ
・アプライド・フィジックス（Ｊａｐａｎｅｓｅ Ｊ
ｏｕｒｎａｌｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ
ｓ）第１９８．１９８０年、Ｌ２２５頁などに記載され
ており、基板としてはガリウム・砒素が用いられている
。基板としてガリウム・砒素を用いた場合、室温での２
次元電子の移動度は８０００ｃｍ２／Ｖ参ｓｅｃ程度で
ある。これに対して、インジウム・リン（以下１ｎＰと
記す）を基板として用いた場合には、室温での２次元電
子の移動度は１２００００ｍ２／Ｖ−５ｅｃとなり、高
周波特性や増幅率の優れた電界効果トランジスタが実現
できる。
ＩｎＰを基板とする２次元電子トランジスタとしては、
ＩＥＥＥ・エレクトロン・デバイス・レターズ（Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）Ｃ−
Ｙ−Ｃｈｅｎ等、ＥＧＬ−３巻。
ＩＥＥＥ・エレクトロン・デバイス・レターズ（Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ）Ｃ−
Ｙ−Ｃｈｅｎ等、ＥＧＬ−３巻。
１９８２年、１５２頁に記載されたものが知られている
。
。
第２図に、ＩｎＰを基板とした従来の２次元電子トラン
ジスタの構成を断面図で示す。第２図において、ＩｎＰ
基板２１上には、不純物無添加のアルミニウム・インジ
ウム・砒素混晶半導体層（以下ＡαＩｎＡｓ層と記す）
２２、ガリウム・インジウム・砒素混晶半導体層（以下
Ｇａ ＩｎＡＳ層と記す）２３、ｎ型不純物が添加され
たＡすＩｎＡｓｎＡｓ層順次形成されている。Ａｌｌｎ
Ａｓ層２４上には、制御電極２６が設けられており、該
制御電極２６の両側にはソース電極２７およびドレイン
電極２８が設けられている。ＧａＩｎＡｓ層２３とｎ型
のＡＣ！ＩｎＡｓ層２４の界面には、２次元電子層２５
が形成されており、この２次元電子層２５を用いて電界
効果トランジスタが構成されている。
ジスタの構成を断面図で示す。第２図において、ＩｎＰ
基板２１上には、不純物無添加のアルミニウム・インジ
ウム・砒素混晶半導体層（以下ＡαＩｎＡｓ層と記す）
２２、ガリウム・インジウム・砒素混晶半導体層（以下
Ｇａ ＩｎＡＳ層と記す）２３、ｎ型不純物が添加され
たＡすＩｎＡｓｎＡｓ層順次形成されている。Ａｌｌｎ
Ａｓ層２４上には、制御電極２６が設けられており、該
制御電極２６の両側にはソース電極２７およびドレイン
電極２８が設けられている。ＧａＩｎＡｓ層２３とｎ型
のＡＣ！ＩｎＡｓ層２４の界面には、２次元電子層２５
が形成されており、この２次元電子層２５を用いて電界
効果トランジスタが構成されている。
［発明が解決しようとする問題点〕
しかしながら、以上説明した従来の電界効果トランジス
タでは、ＩｎＰｕｎＰｕ中２１中物がＡｌｌｎＡｓ層２
２中に拡散し、このため電界効果トランジスタの特性と
して、良好なピンチオフ特性が得られにくいという問題
点があった。また、電界効果トランジスタの特性が、基
板による影響を受けやすく、基板のロットによるばらつ
きを生じやすいという問題点もあった。
タでは、ＩｎＰｕｎＰｕ中２１中物がＡｌｌｎＡｓ層２
２中に拡散し、このため電界効果トランジスタの特性と
して、良好なピンチオフ特性が得られにくいという問題
点があった。また、電界効果トランジスタの特性が、基
板による影響を受けやすく、基板のロットによるばらつ
きを生じやすいという問題点もあった。
それゆえに、本発明の目的は、ピンチオフ特性の良好な
、かつ基板のロットごとによるばらつきの少ない電界効
果トランジスタを提供することにある。
、かつ基板のロットごとによるばらつきの少ない電界効
果トランジスタを提供することにある。
［問題点を解決するための手段〕
本発明の電界効果トランジスタでは、ＩｎＰ基板上に、
ｎ型不純物が添加されたＩｎＰ層を形成し、該ＩｎＰ層
上に不純物が添加されていないＧａ Ｉ ｎＡｓＪｉを
形成し、該Ｇａ Ｉ ｎＡｓ層上にＡＩＩ ｎＡｓ層を
形成して、該ＡｕＩｎＡｓ層上に制御電極を設け、該制
御電極の両側にＱａＩｎＡＳ層に対して抵抗性接触とな
るソース電極およびドレイン電極を設けている。
ｎ型不純物が添加されたＩｎＰ層を形成し、該ＩｎＰ層
上に不純物が添加されていないＧａ Ｉ ｎＡｓＪｉを
形成し、該Ｇａ Ｉ ｎＡｓ層上にＡＩＩ ｎＡｓ層を
形成して、該ＡｕＩｎＡｓ層上に制御電極を設け、該制
御電極の両側にＱａＩｎＡＳ層に対して抵抗性接触とな
るソース電極およびドレイン電極を設けている。
［作用］
本発明の電界効果トランジスタでは、ｎ型Ｉｎ２層とＧ
ａＩｎＡｓ層との界面に、２次元電子層が形成される。
ａＩｎＡｓ層との界面に、２次元電子層が形成される。
この２次元電子層の電子密度を制御するため、制御電極
を設けなければならないが、この制御電極は整流性接触
であることが必要である。整流性接触としては、一般に
ショットキー接触が用いられているが、ＧａＩｎＡｓ層
に対してショットキー接触を形成することは一般に困難
である。そこで、本発明では、Ｇａ Ｉ ｎＡｓ層に対
して直接にショットキー接触を形成して整流性接触を得
るのではなく、整流性接触の得やすいＡｕＩｎＡｓ層を
Ｇａ Ｉ ｎＡｓ層上に形成した後、制御電極を形成し
ている。ここで、ＡＱｌｎＡｓ層は、不純物無添加、ｐ
型またはｎ型のいずれであってもよく、所要特性によっ
て伝導型が選択される。たとえば、電界効果トランジス
タの制御電極への入力電圧耐圧を向上させたいときには
、不純物無添加が良く、しきい値電圧を正にしたいとき
にはｐ型が選ばれる。また、ドレイン電流として大きな
値を得たいときはｎ型が選ばれる。
を設けなければならないが、この制御電極は整流性接触
であることが必要である。整流性接触としては、一般に
ショットキー接触が用いられているが、ＧａＩｎＡｓ層
に対してショットキー接触を形成することは一般に困難
である。そこで、本発明では、Ｇａ Ｉ ｎＡｓ層に対
して直接にショットキー接触を形成して整流性接触を得
るのではなく、整流性接触の得やすいＡｕＩｎＡｓ層を
Ｇａ Ｉ ｎＡｓ層上に形成した後、制御電極を形成し
ている。ここで、ＡＱｌｎＡｓ層は、不純物無添加、ｐ
型またはｎ型のいずれであってもよく、所要特性によっ
て伝導型が選択される。たとえば、電界効果トランジス
タの制御電極への入力電圧耐圧を向上させたいときには
、不純物無添加が良く、しきい値電圧を正にしたいとき
にはｐ型が選ばれる。また、ドレイン電流として大きな
値を得たいときはｎ型が選ばれる。
本発明では、ＩｎＰ基板上にｎ型Ｉｎ２層が形成されて
いるため、ＩｎＰ基板から拡散する不純物の影響を少な
くすることができる。一般に、ＩｎＰ基板から拡散する
不純物密度は、Ｉ Ｑｌ ６ ｃｍ−”程度であり、拡
散深さは３００Ａ程度である。したがって、それ以上の
層の厚みおよびｎ型不純物密度とすることにより、基板
から拡散する不純物の影響を少なくすることができる。
いるため、ＩｎＰ基板から拡散する不純物の影響を少な
くすることができる。一般に、ＩｎＰ基板から拡散する
不純物密度は、Ｉ Ｑｌ ６ ｃｍ−”程度であり、拡
散深さは３００Ａ程度である。したがって、それ以上の
層の厚みおよびｎ型不純物密度とすることにより、基板
から拡散する不純物の影響を少なくすることができる。
［実施例］
第１図は、本発明の一実施例を説明するための断面図で
ある。半絶縁性１ｎＰ基板１上に、有機金属気相成長法
あるいはガスソースＭＢＥ（ＭＯｌｅｃｕｌａｒ−ｂｅ
ａｍ ｅｐｉｔａｘｙ）法により、基板温度６００°
Ｃ〜６５０°Ｃにおいて、Ｓｉ、Ｓ、Ｓｅなどのｎ型不
純物を添加したＩｎ２層２を形成する。ここで、ｎ型不
純物の密度はｌＸｌ０” ｃｍ−３〜５Ｘ１０” ｃｍ
−’程度とし、層の厚みは５００Å〜２０００人範囲と
する。次に、不純物無添加のＧａＩｎＡｓ層３を２００
Ａ〜２００ＯＡ程度の厚さで形成し、ＡＱ。
ある。半絶縁性１ｎＰ基板１上に、有機金属気相成長法
あるいはガスソースＭＢＥ（ＭＯｌｅｃｕｌａｒ−ｂｅ
ａｍ ｅｐｉｔａｘｙ）法により、基板温度６００°
Ｃ〜６５０°Ｃにおいて、Ｓｉ、Ｓ、Ｓｅなどのｎ型不
純物を添加したＩｎ２層２を形成する。ここで、ｎ型不
純物の密度はｌＸｌ０” ｃｍ−３〜５Ｘ１０” ｃｍ
−’程度とし、層の厚みは５００Å〜２０００人範囲と
する。次に、不純物無添加のＧａＩｎＡｓ層３を２００
Ａ〜２００ＯＡ程度の厚さで形成し、ＡＱ。
ＩｎＡｓ層４を２００人〜２０００Ａの範囲の厚さで形
成する。
成する。
ＡＩＬＩｎＡｓ層４をｐ型にする際には、不純物として
Ｍｎ、Ｍｇ、Ｚｎが用いられ、ｎ型にする際にはＳｉ、
Ｓ、Ｓｅなどが用いられる。ｐ型およびｎ型のいずれの
場合でも、不純物密度としては、１０” ｃｍ−３〜ｌ
Ｑ” （ｍ−３程度にされる。
Ｍｎ、Ｍｇ、Ｚｎが用いられ、ｎ型にする際にはＳｉ、
Ｓ、Ｓｅなどが用いられる。ｐ型およびｎ型のいずれの
場合でも、不純物密度としては、１０” ｃｍ−３〜ｌ
Ｑ” （ｍ−３程度にされる。
Ｇａ Ｉ ｎＡｓ層３およびＡｌＩｎＡｓ層４の混晶組
成は、ＩｎＰ基板との格子不整が０． １％以下になる
ようにする。
成は、ＩｎＰ基板との格子不整が０． １％以下になる
ようにする。
さらに、ＡｕＧｅ合金よりなる抵抗性接触金属を蒸着し
、たとえば４０００℃で合金化することにより、ソース
電極７およびドレイン電極８を形成する。最後に、たと
えばＡＱ、、Ｐ ｔ、Ａｕ、Ｗ。
、たとえば４０００℃で合金化することにより、ソース
電極７およびドレイン電極８を形成する。最後に、たと
えばＡＱ、、Ｐ ｔ、Ａｕ、Ｗ。
ＷＳｉなどから選ばれた制御電極６を、蒸着法などによ
り形成して完成させる。
り形成して完成させる。
［発明の効果コ
本発明の電界効果トランジスタでは、ＩｎＰ２λ板上に
ｎ型ＩｎＰ層が形成されているため、ＩｎＰ基板から拡
散する不純物の影響を少なくすることができる。したが
って、この発明によれば、再現性良く、高周波特性・増
幅特性の優れた電界効果トランジスタとすることかでき
る。
ｎ型ＩｎＰ層が形成されているため、ＩｎＰ基板から拡
散する不純物の影響を少なくすることができる。したが
って、この発明によれば、再現性良く、高周波特性・増
幅特性の優れた電界効果トランジスタとすることかでき
る。
第１図は、本発明の一実施例を説明するための断面図で
ある。第２図は、従来の電界効果トランジスタを示す断
面図である。 図において、１はＩｎＰ基板、２はｎ型１ｎＰ層、３は
ＧａＩｎＡｓ層、４はＡ、１ＩｎＡｓ層、５は２次元電
子層、６は制御電極、７はソース電極、８はドレイン電
極を示す。
ある。第２図は、従来の電界効果トランジスタを示す断
面図である。 図において、１はＩｎＰ基板、２はｎ型１ｎＰ層、３は
ＧａＩｎＡｓ層、４はＡ、１ＩｎＡｓ層、５は２次元電
子層、６は制御電極、７はソース電極、８はドレイン電
極を示す。
Claims (4)
- （１）ＩｎＰ基板上に、ｎ型不純物が添加されたＩｎＰ
層を形成し、該ＩｎＰ層上に不純物が添加されていない
ＧａＩｎＡｓ層を形成し、該ＧａＩｎＡｓ層上にＡｌＩ
ｎＡｓ層を形成して、該ＡｌＩｎＡｓ層上に制御電極を
設け、該制御電極の両側に前記ＧａＩｎＡｓ層に対して
抵抗性接触となるソース電極およびドレイン電極を設け
たことを特徴とする、電界効果トランジスタ。 - （２）前記ＡｌＩｎＡｓ層に不純物が添加されていない
ことを特徴とする、特許請求の範囲第１項記載の電界効
果トランジスタ。 - （３）前記ＡｌＩｎＡｓ層の伝導型がｐ型であることを
特徴とする、特許請求の範囲第１項記載の電界効果トラ
ンジスタ。 - （４）前記ＡｌＩｎＡｓ層の伝導型がｎ型であることを
特徴とする、特許請求の範囲第１項記載の電界効果トラ
ンジスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254180A JPS63107172A (ja) | 1986-10-24 | 1986-10-24 | 電界効果トランジスタ |
| EP87115444A EP0264932A1 (en) | 1986-10-24 | 1987-10-21 | Field effect transistor |
| CA000550121A CA1261977A (en) | 1986-10-24 | 1987-10-23 | Field effect transistor |
| KR1019870011772A KR900008154B1 (ko) | 1986-10-24 | 1987-10-23 | 전계효과 트랜지스터 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61254180A JPS63107172A (ja) | 1986-10-24 | 1986-10-24 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107172A true JPS63107172A (ja) | 1988-05-12 |
| JPH0260224B2 JPH0260224B2 (ja) | 1990-12-14 |
Family
ID=17261341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61254180A Granted JPS63107172A (ja) | 1986-10-24 | 1986-10-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63107172A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017731A1 (fr) * | 1995-11-09 | 1997-05-15 | Matsushita Electronics Corporation | Transistor a effet de champ |
-
1986
- 1986-10-24 JP JP61254180A patent/JPS63107172A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997017731A1 (fr) * | 1995-11-09 | 1997-05-15 | Matsushita Electronics Corporation | Transistor a effet de champ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0260224B2 (ja) | 1990-12-14 |
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