JPH0760829B2 - 電界効果形トランジスタおよびその製造方法 - Google Patents
電界効果形トランジスタおよびその製造方法Info
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- JPH0760829B2 JPH0760829B2 JP59107389A JP10738984A JPH0760829B2 JP H0760829 B2 JPH0760829 B2 JP H0760829B2 JP 59107389 A JP59107389 A JP 59107389A JP 10738984 A JP10738984 A JP 10738984A JP H0760829 B2 JPH0760829 B2 JP H0760829B2
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Description
【発明の詳細な説明】 発明の技術分野 本発明は電界効果形トランジスタ（FET）およびその製
造方法、特にリセス側壁アシストセルフアライン形FET
およびその製造方法に係る。
造方法、特にリセス側壁アシストセルフアライン形FET
およびその製造方法に係る。
技術の背景 高速、高利得のFETを得るため、素子寸法の微細化が進
められており、電子ビーム露光等の高解像度リソグラフ
ィを適用したり、イオン打ち込み、ドライエッチング等
を利用したセルアライン技術の開発が盛んに行なわれて
いる。
められており、電子ビーム露光等の高解像度リソグラフ
ィを適用したり、イオン打ち込み、ドライエッチング等
を利用したセルアライン技術の開発が盛んに行なわれて
いる。
従来技術と問題点 セルフアライン技術のひとつとしてAu（上層）/AuGe
（下層）等のコンタクト電極（ソース，ドレイン電極）
とAl等のゲート電極に間にSi3N4等の絶縁膜を挾んだFET
構造が考案されている（信学技報SSD83−112）。第８図
はその構造の例であり、１はGaAs基板、２はｎ形GaAsチ
ャンネル層、３はAlゲート電極、４はAu/AuGeソース電
極、５はAu/AuGeドレイン電極、６はSi3N4絶縁膜であ
る。ｎ形GaAs層２の厚さは0.5μｍ程度であるのに対し
て、Si3N4膜６の厚さは数百nm程度にすぎないので、ソ
ース・ゲート間およびゲート・ドレイン間の抵抗を非常
に小さくできる。FETでは、一般に、ソース・ゲート間
およびゲート・ドレイン間の抵抗を小さくすれば、高周
波特性や増幅率の増加に寄与する。しかし、上記のセル
フアライン構造では、コンタクト電極4,5よりもゲート
電極３を先に形成するため、ゲート電極の形成前にソー
ス・ドレイン電流を調べることができない。また、ドレ
イン電極５と絶縁膜６とｎ形GaAs層の接点に電界が集中
するので耐圧が高くないという問題がある。
（下層）等のコンタクト電極（ソース，ドレイン電極）
とAl等のゲート電極に間にSi3N4等の絶縁膜を挾んだFET
構造が考案されている（信学技報SSD83−112）。第８図
はその構造の例であり、１はGaAs基板、２はｎ形GaAsチ
ャンネル層、３はAlゲート電極、４はAu/AuGeソース電
極、５はAu/AuGeドレイン電極、６はSi3N4絶縁膜であ
る。ｎ形GaAs層２の厚さは0.5μｍ程度であるのに対し
て、Si3N4膜６の厚さは数百nm程度にすぎないので、ソ
ース・ゲート間およびゲート・ドレイン間の抵抗を非常
に小さくできる。FETでは、一般に、ソース・ゲート間
およびゲート・ドレイン間の抵抗を小さくすれば、高周
波特性や増幅率の増加に寄与する。しかし、上記のセル
フアライン構造では、コンタクト電極4,5よりもゲート
電極３を先に形成するため、ゲート電極の形成前にソー
ス・ドレイン電流を調べることができない。また、ドレ
イン電極５と絶縁膜６とｎ形GaAs層の接点に電界が集中
するので耐圧が高くないという問題がある。
一方、チャンネル層にリセスを形成して、その中にゲー
ト電極を形成する技術が知られており、第９図はその例
である。図において、11はGaAs基板、12はｎ形GaAsチャ
ンネル層、13はn+形GaAsコンタクト層、14はAlゲート電
極、15はAu/AuGeソース電極、16はAu/AuGeドレイン電
極、17はSi3N4絶縁膜である。この構造では、ｎ形GaAs
チャンネル層12のソース・ゲート間、ゲート・ドレイン
間における厚さが大きいので、ソース・ゲート間および
ゲート・ドレイン間の抵抗を小さくすることができ、か
つピンチオフ電圧も高くとることができる。しかも、ソ
ース・ドレイン間電流をモニターしてリセスを形成する
ことができるので、ソース・ドレイン間電流を調整する
ことができる。また、ソース電極15およびドレイン電極
16とｎ形GaAsチャンネル層12の間n+GaAsコンタクト層13
を挿入することができる。さらに、ソース・ドレイン間
にかけられた電界が、n+GaAsコンタクト層13とｎ形GaAs
チャンネル層12とSi3N4絶縁膜17の共通接点、ならびに
リセスの隅部に分散するので、耐圧がより高くなる。し
かしながら、この構造はセルフアライン構造ではない。
ト電極を形成する技術が知られており、第９図はその例
である。図において、11はGaAs基板、12はｎ形GaAsチャ
ンネル層、13はn+形GaAsコンタクト層、14はAlゲート電
極、15はAu/AuGeソース電極、16はAu/AuGeドレイン電
極、17はSi3N4絶縁膜である。この構造では、ｎ形GaAs
チャンネル層12のソース・ゲート間、ゲート・ドレイン
間における厚さが大きいので、ソース・ゲート間および
ゲート・ドレイン間の抵抗を小さくすることができ、か
つピンチオフ電圧も高くとることができる。しかも、ソ
ース・ドレイン間電流をモニターしてリセスを形成する
ことができるので、ソース・ドレイン間電流を調整する
ことができる。また、ソース電極15およびドレイン電極
16とｎ形GaAsチャンネル層12の間n+GaAsコンタクト層13
を挿入することができる。さらに、ソース・ドレイン間
にかけられた電界が、n+GaAsコンタクト層13とｎ形GaAs
チャンネル層12とSi3N4絶縁膜17の共通接点、ならびに
リセスの隅部に分散するので、耐圧がより高くなる。し
かしながら、この構造はセルフアライン構造ではない。
発明の目的 本発明の目的は、ソース・ドレイン間電流のモニターを
ゲート電極形成前に行なうことができ、コンタクト抵抗
の低減および高信頼化のためにソース・ドレイン電極下
に高濃度コンタクト層を導入することができ、かつ高耐
圧、高ピンチオフ電圧用にリセス構造にすることができ
る、短ゲート長、短電極間隔のリセス側壁アシストセル
フアラインFET構造を提供することにある。
ゲート電極形成前に行なうことができ、コンタクト抵抗
の低減および高信頼化のためにソース・ドレイン電極下
に高濃度コンタクト層を導入することができ、かつ高耐
圧、高ピンチオフ電圧用にリセス構造にすることができ
る、短ゲート長、短電極間隔のリセス側壁アシストセル
フアラインFET構造を提供することにある。
発明の構成 上記目的を達成するために、本発明では、チャンネル半
導体層上に（任意に高濃度コンタクト層を、そして）ソ
ース・ドレイン電極用金属層を形成し、ソース電極およ
びドレイン電極の形成とセルフアラインしてチャンネル
層のリセス形成を行なう。そして、このリセスの側壁に
絶縁膜を形成し、リセスの底面にゲート電極を形成す
る。即ち、本発明によれば、チャンネル層を成す半導体
層上にソース電極およびドレイン電極を有し、ソース電
極とドレイン電極の相対向する側面に整合して前記半導
体層に凹所が形成され、ソース電極とドレイン電極の該
側面の夫々と前記半導体層の該凹所の側壁によって構成
される垂直壁の表面、及び該凹所とソース電極及びドレ
イン電極の上面とのなすコーナー部を少なくとも覆う絶
縁膜を有し、かつ前記半導体層の該凹所内に前記半導体
層および前記絶縁膜と接するゲート電極を有することを
特徴とする電界効果トランジスタが提供される。
導体層上に（任意に高濃度コンタクト層を、そして）ソ
ース・ドレイン電極用金属層を形成し、ソース電極およ
びドレイン電極の形成とセルフアラインしてチャンネル
層のリセス形成を行なう。そして、このリセスの側壁に
絶縁膜を形成し、リセスの底面にゲート電極を形成す
る。即ち、本発明によれば、チャンネル層を成す半導体
層上にソース電極およびドレイン電極を有し、ソース電
極とドレイン電極の相対向する側面に整合して前記半導
体層に凹所が形成され、ソース電極とドレイン電極の該
側面の夫々と前記半導体層の該凹所の側壁によって構成
される垂直壁の表面、及び該凹所とソース電極及びドレ
イン電極の上面とのなすコーナー部を少なくとも覆う絶
縁膜を有し、かつ前記半導体層の該凹所内に前記半導体
層および前記絶縁膜と接するゲート電極を有することを
特徴とする電界効果トランジスタが提供される。
また、同様に、表面に導電性の半導体層を有する基板上
に該半導体層にオーミック接触を得るための第１の金属
層および該金属層の上面を被覆する第１の絶縁体層を形
成する工程と、 該第１の絶縁体層と第１の金属層とを貫通し前記半導体
層内の所定深さに達する凹所を形成する工程と、 該凹所の側壁に選択的に第２の絶縁体層を形成し、よっ
て該第１及び第２の絶縁体層により該凹所の側壁及び該
金属層上面とのコーナー部を絶縁膜で覆うようにする工
程と、 該凹所内に露出した該半導体層の表面を所定の深さまで
ウエットエッチングする工程と、該凹所内に露出した該
半導体層上に該半導体層にショットキー接触を得るため
の第２の金属層を選択的に形成する工程 からなることを特徴とする電界効果トランジスタの製造
方法が提供される。
に該半導体層にオーミック接触を得るための第１の金属
層および該金属層の上面を被覆する第１の絶縁体層を形
成する工程と、 該第１の絶縁体層と第１の金属層とを貫通し前記半導体
層内の所定深さに達する凹所を形成する工程と、 該凹所の側壁に選択的に第２の絶縁体層を形成し、よっ
て該第１及び第２の絶縁体層により該凹所の側壁及び該
金属層上面とのコーナー部を絶縁膜で覆うようにする工
程と、 該凹所内に露出した該半導体層の表面を所定の深さまで
ウエットエッチングする工程と、該凹所内に露出した該
半導体層上に該半導体層にショットキー接触を得るため
の第２の金属層を選択的に形成する工程 からなることを特徴とする電界効果トランジスタの製造
方法が提供される。
こうして、本発明ではリセス側壁アシストセルフアライ
ンFETおよびその製造方法が提供される。その詳細は、
以下の実施例において図面を参照して説明する。
ンFETおよびその製造方法が提供される。その詳細は、
以下の実施例において図面を参照して説明する。
発明の実施例 第１図は本発明の実施例のリセス側壁アシストセルフア
ラインFETを示す。半絶縁性GaAs基板21上にｎ形GaAsチ
ャンネル層22およびn+形GaAsコンタクト層23が連続的に
エピタキシャル成長されており、更にn+形コンタクト層
上にAu/AuGeソース電極24およびAu（上層）/AuGe（下
層）ドレイン電極25が形成されている。そして、ソース
電極24およびドレイン電極25のパターニングと同時にこ
れらとセルフアラインして、n+形コンタクト層23を貫通
し、ｎ形チャンネル層22に達するリセスが形成される。
このリセスの側壁はSi3N4絶縁膜26でアシストされ、リ
セスの底部にAlゲート電極27がリセスの幅に形成されて
いる。
ラインFETを示す。半絶縁性GaAs基板21上にｎ形GaAsチ
ャンネル層22およびn+形GaAsコンタクト層23が連続的に
エピタキシャル成長されており、更にn+形コンタクト層
上にAu/AuGeソース電極24およびAu（上層）/AuGe（下
層）ドレイン電極25が形成されている。そして、ソース
電極24およびドレイン電極25のパターニングと同時にこ
れらとセルフアラインして、n+形コンタクト層23を貫通
し、ｎ形チャンネル層22に達するリセスが形成される。
このリセスの側壁はSi3N4絶縁膜26でアシストされ、リ
セスの底部にAlゲート電極27がリセスの幅に形成されて
いる。
このFETは、ゲート電極形成時にソース・ドレイン間電
流をモニターでき、ゲート電極部がリセス構造であるか
ら、ソース・ドレイン間抵抗を小さくし、ドレイン耐圧
を高くできる。しかも、n+GaAsコンタクト層を導入して
低抵抗かつ高信頼化することができるとともに、ソース
およびドレイン電極とゲート電極がセルフアライン構造
になっているから高精度のマスク合わせを行なう必要が
なく、短電極間構造を再現性良く形成できる。
流をモニターでき、ゲート電極部がリセス構造であるか
ら、ソース・ドレイン間抵抗を小さくし、ドレイン耐圧
を高くできる。しかも、n+GaAsコンタクト層を導入して
低抵抗かつ高信頼化することができるとともに、ソース
およびドレイン電極とゲート電極がセルフアライン構造
になっているから高精度のマスク合わせを行なう必要が
なく、短電極間構造を再現性良く形成できる。
以下、このFETの製造について説明する。
第２図において、半絶縁性GaAs基板21上にｎ形GaAs層
（Ｓ濃度1017cm-3程度）22を厚さ0.3〜0.4μｍに、n+形
GaAs層（Ｓ濃度1018cm-3）23を厚さ0.1〜0.2μｍに連続
的にエピタキシャル成長する。その上に、Au/AuGe層（A
u層300〜350nm厚,AuGe層20〜30nm）25を蒸着して形成
し、更にCVD法でSi3N4層31を厚さ300〜350nm程度形成す
る。それから、レジスト層32を塗布し、リセスの形状に
パターニングする。ゲート長は0.2〜２μｍ程度である
から、リセス側壁のSi3N4膜26の厚を考慮してレジスト
をパターニングする寸法を決める。
（Ｓ濃度1017cm-3程度）22を厚さ0.3〜0.4μｍに、n+形
GaAs層（Ｓ濃度1018cm-3）23を厚さ0.1〜0.2μｍに連続
的にエピタキシャル成長する。その上に、Au/AuGe層（A
u層300〜350nm厚,AuGe層20〜30nm）25を蒸着して形成
し、更にCVD法でSi3N4層31を厚さ300〜350nm程度形成す
る。それから、レジスト層32を塗布し、リセスの形状に
パターニングする。ゲート長は0.2〜２μｍ程度である
から、リセス側壁のSi3N4膜26の厚を考慮してレジスト
をパターニングする寸法を決める。
第３図において、パターニングされたレジスト層32をマ
スクとしてイオンビームエッチングし、Au/AuGe層25、n
+形GaAs層23を貫通し、ｎ形GaAs層22に達するリセスを
形成する。それから、プラズマCVD法でSi3N4膜を堆積す
ると、Si3N4は下地Si3N4膜31上のみならずリセス内側の
表面にも付着する。リセス表面のSi3N4膜26の厚さは30n
m程度にする。
スクとしてイオンビームエッチングし、Au/AuGe層25、n
+形GaAs層23を貫通し、ｎ形GaAs層22に達するリセスを
形成する。それから、プラズマCVD法でSi3N4膜を堆積す
ると、Si3N4は下地Si3N4膜31上のみならずリセス内側の
表面にも付着する。リセス表面のSi3N4膜26の厚さは30n
m程度にする。
第４図において、異方性イオンビームエッチングを行な
うと、リセスの底部は膜厚が薄いので、リセス底部のSi
3N4膜26を選択的に除去することができる。次いで、残
っているSi3N4膜26,31をマスクとして開口したリセス底
部のｎ形GaAs層22をウェットエッチングする。この化学
的エッチングはイオンビームエッチングで損傷を受けた
ｎ形GaAs層22の表面を除去するために行なうと共に、同
時にソース・ドレイン間電流をモニターすることによっ
て、ｎ形GaAs層22のリセスの下側の膜厚を制御し、ソー
ス・ドレイン間電流を調整するために行なう。このとき
絶縁膜26がリセスの側面のみならずソース・ドレイン電
極28の上面も連続して覆っているので、ウェットエッチ
しても問題がない。絶縁膜がリセスの側面だけにありソ
ース・ドレイン電極28上にないと、エッチャントがソー
ス・ドレイン電極28と絶縁膜の間に浸入し、半導体層22
に達して異常エッチングが発生するおそれがある。
うと、リセスの底部は膜厚が薄いので、リセス底部のSi
3N4膜26を選択的に除去することができる。次いで、残
っているSi3N4膜26,31をマスクとして開口したリセス底
部のｎ形GaAs層22をウェットエッチングする。この化学
的エッチングはイオンビームエッチングで損傷を受けた
ｎ形GaAs層22の表面を除去するために行なうと共に、同
時にソース・ドレイン間電流をモニターすることによっ
て、ｎ形GaAs層22のリセスの下側の膜厚を制御し、ソー
ス・ドレイン間電流を調整するために行なう。このとき
絶縁膜26がリセスの側面のみならずソース・ドレイン電
極28の上面も連続して覆っているので、ウェットエッチ
しても問題がない。絶縁膜がリセスの側面だけにありソ
ース・ドレイン電極28上にないと、エッチャントがソー
ス・ドレイン電極28と絶縁膜の間に浸入し、半導体層22
に達して異常エッチングが発生するおそれがある。
第５図において、ソース・ドレイン間電流の調整が終了
後、全面にアルミニウム層27を厚さ400〜500nm程度蒸着
する。その上にレジスト膜33を塗布すると、レジスト膜
33の表面は平坦化する。それから、イオンビームエッチ
ングを行なうと、レジストとアルミニウム27のエッチン
グ速度に大きな差がないので、リセス内のレジストを残
して、残りのレジストとSi3N4膜31上のアルミニウムが
除去される（第６図参照）。
後、全面にアルミニウム層27を厚さ400〜500nm程度蒸着
する。その上にレジスト膜33を塗布すると、レジスト膜
33の表面は平坦化する。それから、イオンビームエッチ
ングを行なうと、レジストとアルミニウム27のエッチン
グ速度に大きな差がないので、リセス内のレジストを残
して、残りのレジストとSi3N4膜31上のアルミニウムが
除去される（第６図参照）。
その後、リセス内のレジストを除去するとともに、Si3N
4膜31に窓を開けてTiAu配線層28（第１図）を形成すれ
ば、本発明に依るリセス側壁アシストセルフアラインFE
Tが完成する。
4膜31に窓を開けてTiAu配線層28（第１図）を形成すれ
ば、本発明に依るリセス側壁アシストセルフアラインFE
Tが完成する。
また、リセス内のレジスト除去し、Si3N4膜31に窓を開
けた後、TiAu配線層を第７図の如く形成してソース・ド
レイン電極28と共にＴ字型ゲート電極34を形成すること
もできる。即ち、ソース・ドレイン電極28がその側面の
みならず上面も絶縁膜26で覆われているからＴ字型ゲー
ト電極34が容易に形成できる。ゲート長が１μｍ未満の
FTEではゲート抵抗を小さくすることがトランジスタの
性能（特に高速応答特性）を向上させる上で重要な課題
であるが、Ｔ字型ゲート電極は実効的断面積が大きく抵
抗が小さいのでサブミクロンFETに最適である。
けた後、TiAu配線層を第７図の如く形成してソース・ド
レイン電極28と共にＴ字型ゲート電極34を形成すること
もできる。即ち、ソース・ドレイン電極28がその側面の
みならず上面も絶縁膜26で覆われているからＴ字型ゲー
ト電極34が容易に形成できる。ゲート長が１μｍ未満の
FTEではゲート抵抗を小さくすることがトランジスタの
性能（特に高速応答特性）を向上させる上で重要な課題
であるが、Ｔ字型ゲート電極は実効的断面積が大きく抵
抗が小さいのでサブミクロンFETに最適である。
以上の説明はあくまで実施例であり、本発明は特許請求
の範囲の範囲内で自由に変形可能であることが理解され
るべきである。
の範囲の範囲内で自由に変形可能であることが理解され
るべきである。
発明の効果 本発明に依り、ソース・ドレイン間電流をモニタしてゲ
ート電極を形成することができ、ソース電極およびドレ
イン電極下にコンタクト補償用の高濃度層を導入でき、
リセス構造なので高耐圧であり、かつセルフアラインに
よる短ゲート長、短電極間隔である、リセス側壁アシス
トセルフアラインFETが提供される。
ート電極を形成することができ、ソース電極およびドレ
イン電極下にコンタクト補償用の高濃度層を導入でき、
リセス構造なので高耐圧であり、かつセルフアラインに
よる短ゲート長、短電極間隔である、リセス側壁アシス
トセルフアラインFETが提供される。
第１図は本発明の実施例のFETの断面図、第２図〜第６
図は第１図のFETを製造する過程のFETの断面図、第７図
は本発明の実施例のFETの変形例を示す断面図、第８図
はセルフアライン技術を適用した従来例の短電極間隔FE
Tの断面図、第９図は従来例のリセス構造FETの断面図で
ある。 21……基板、22……ｎ形GaAs層（チャンネル層）、23…
…n+形GaAs層（コンタクト層）、25……Au/AuGe層（ソ
ース・ドレイン電極）、26……Si3N4膜、27……Al層
（ゲート電極）、28……TiAu層。
図は第１図のFETを製造する過程のFETの断面図、第７図
は本発明の実施例のFETの変形例を示す断面図、第８図
はセルフアライン技術を適用した従来例の短電極間隔FE
Tの断面図、第９図は従来例のリセス構造FETの断面図で
ある。 21……基板、22……ｎ形GaAs層（チャンネル層）、23…
…n+形GaAs層（コンタクト層）、25……Au/AuGe層（ソ
ース・ドレイン電極）、26……Si3N4膜、27……Al層
（ゲート電極）、28……TiAu層。
Claims (3)
- 【請求項１】チャンネル層を成す半導体層上にソース電
極およびドレイン電極を有し、ソース電極とドレイン電
極の相対向する側面に整合して前記半導体層に凹所が形
成され、ソース電極とドレイン電極の該側面の夫々と前
記半導体層の該凹所の側壁によって構成される垂直壁の
表面、及び該凹所とソース電極及びドレイン電極の上面
とのなすコーナー部を少なくとも覆う絶縁層を有し、か
つ前記半導体層の該凹所内に前記半導体層および前記絶
縁膜と接するゲート電極を有することを特徴とする電界
効果トランジスタ。 - 【請求項２】表面に導電性の半導体層を有する基板上に
該半導体層にオーミック接触を得るための第１の金属層
および該金属層の上面を被覆する第１の絶縁体層を形成
する工程と、 第１の該絶縁体層と第１の金属層とを貫通し前記半導体
層内の所定深さに達する凹所を形成する工程と、 該凹所の側壁に選択的に第２の絶縁体層を形成し、よっ
て該第１及び第２の絶縁体層により該凹所の側壁及び該
金属層上面とのコーナー部を絶縁膜で覆うようにする工
程と、 該凹所内に露出した該半導体層の表面を所定の深さまで
ウェットエッチングする工程と、 該凹所内に露出した該半導体層上に該半導体層にショッ
トキー接触を得るための第２の金属層を選択的に形成す
る工程 からなることを特徴とする電界効果トランジスタの製造
方法。 - 【請求項３】前記半導体層と前記第１の金属層の間に高
濃度に不純物をドープしたもう１つの半導体層を介在さ
せる特許請求の範囲第２項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107389A JPH0760829B2 (ja) | 1984-05-29 | 1984-05-29 | 電界効果形トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107389A JPH0760829B2 (ja) | 1984-05-29 | 1984-05-29 | 電界効果形トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60251671A JPS60251671A (ja) | 1985-12-12 |
| JPH0760829B2 true JPH0760829B2 (ja) | 1995-06-28 |
Family
ID=14457888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107389A Expired - Lifetime JPH0760829B2 (ja) | 1984-05-29 | 1984-05-29 | 電界効果形トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0760829B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2588170B2 (ja) * | 1986-03-14 | 1997-03-05 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JP2758396B2 (ja) * | 1986-02-28 | 1998-05-28 | 株式会社日立製作所 | 半導体装置 |
| JPS62204576A (ja) * | 1986-03-04 | 1987-09-09 | Nec Corp | 縦型トランジスタの製造方法 |
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| JPH01274477A (ja) * | 1988-04-26 | 1989-11-02 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54882A (en) * | 1977-06-03 | 1979-01-06 | Fujitsu Ltd | Manufacture of field effect transistor |
| JPS56126977A (en) * | 1980-03-11 | 1981-10-05 | Nec Corp | Junction type field effect transistor |
| JPS57103364A (en) * | 1980-12-18 | 1982-06-26 | Nippon Telegr & Teleph Corp <Ntt> | Preparation of field-effect trasistor |
-
1984
- 1984-05-29 JP JP59107389A patent/JPH0760829B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60251671A (ja) | 1985-12-12 |
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