JP2588170B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000000034 method Methods 0.000 title claims description 34
- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 9
- 150000001875 compounds Chemical class 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 42
- 239000002184 metal Substances 0.000 description 42
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 29
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 28
- 230000008569 process Effects 0.000 description 12
- 229910004298 SiO 2 Inorganic materials 0.000 description 11
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 10
- 238000001312 dry etching Methods 0.000 description 10
- 239000012212 insulator Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 238000001451 molecular beam epitaxy Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910018949 PtAu Inorganic materials 0.000 description 1
- 229910001297 Zn alloy Inorganic materials 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 238000007738 vacuum evaporation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6631—Bipolar junction transistors [BJT] with an active layer made of a group 13/15 material
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、詳しくは、電
界効果型トランジスタのソース・ドレイン電極およびゲ
ート電極の形成に特に好適な半導体装置の製造方法に関
する。
界効果型トランジスタのソース・ドレイン電極およびゲ
ート電極の形成に特に好適な半導体装置の製造方法に関
する。
近年、MBE（分子線エピタキシ）技術、MOCVD（有機金
属熱分解法）等の超高精度の結晶成長技術の発達によ
り、ひ化ガリウム（GaAs）／アルミニウムひ化ガリウム
（AlGaAs）を利用した超高速デバイス（例えば特開昭55
−132074）が実現されつつある。GaAs/AlGaAsには良好
な絶縁材料が見い出されていないため、金属と化合物半
導体とのショットキー接合が各種の電界効果型トランジ
スタ（FET）のゲート構造に使われている。
属熱分解法）等の超高精度の結晶成長技術の発達によ
り、ひ化ガリウム（GaAs）／アルミニウムひ化ガリウム
（AlGaAs）を利用した超高速デバイス（例えば特開昭55
−132074）が実現されつつある。GaAs/AlGaAsには良好
な絶縁材料が見い出されていないため、金属と化合物半
導体とのショットキー接合が各種の電界効果型トランジ
スタ（FET）のゲート構造に使われている。
例えば第８図に選択ドープヘテロ接合型FETの断面図
を示す。図において、100は半絶縁性GaAs基板、11はア
ンドープGaAs、12はスペーサと呼ばれるアンドープ（不
純物を故意には含まず、結果的に1015cm-3程度のn-層に
なることが多い）AlGaAs層で膜厚をｅとすると通常60Å
程度である。13はｎ型AlGaAs層で、14はｎ型GaAs層であ
る。AlGaAs層12、13の膜厚合計をｄとすると、ｄは通常
500Å程度である。また、31はエンハンスメント型FET
（闘値電圧Vth〜0.1V）のゲート金属であり、30はデプ
レション型FET（闘値電圧Vth〜−0.8V;ゲート電圧VG＝0
Vでチャネルが開いている）のゲート金属である。簡単
な計算からｎ型AlGaAs層のドーピングレベルをNDする
と、闘値電圧Vthは と表わすことができる。ここでφBnはゲートメタルとAl
GaAsとのショットキーバリア高さ、ΔECはGaAs11とAlGa
As12との伝導帯バンド端の不連続の大きさを表わし、ｑ
は単位電荷、εはAlGaAsの誘電率である。このようなFE
Tを高性能化する場合、ソース32、34とゲート30、31間
の間隙の寄生抵抗RS9を低減することが最大の課題であ
る。上記寄生抵抗S9は、一般に と書き表わされる。ただしLS9はソース・ゲート間距
離、ｗはトランジスタ幅、γＣはソース電極の接触抵
抗、ρＳはソース・ゲート間部分のキャリアシート抵抗
である。光リソグラフィあるいは電子線リソグラフィを
用いて通常形成できる最小のLS9は0.5〜0.8μｍレベル
である。シート抵抗ρＳは1kΩ／□〜100Ω／□程度で
ある。このようにシート抵抗ρＳがきわめて大きい（Si
−MOSFETでは１〜５Ω／□程度）のが、化合物半導体を
用いるFETの場合の特徴である。これは主に、化合物半
導体の場合、キャリア密度の上限が２×1018cm-3と低い
ことが主な原因であった。一方、従来の代表的な低雑音
（Low noise）高周波用GaAsMESFET（例えば、アイ・イ
ー・イー・イー、ED27（1980）、p1029参照）の断面図
を第９図（ａ）、（ｂ）に示す。第９図（ａ）におい
て、９はｎ型GaAs能動層、15はn+（〜２×1018cm-3）Ga
As層で、3000Å〜4000Å程度リセスエッチングによりゲ
ート電極30が形成されている。32、33はそれぞれソー
ス、ドレイン電極を示している。この場合も、n+層は厚
く形成されているが、ソース、ゲート間のシート抵抗ρ
Ｓはそれぞれ100Ω／□程度である。このような事情
は、n+半導体層15とゲートメタル30とを絶縁膜側壁で分
離した第９図（ｂ）の構造においても同様である。
を示す。図において、100は半絶縁性GaAs基板、11はア
ンドープGaAs、12はスペーサと呼ばれるアンドープ（不
純物を故意には含まず、結果的に1015cm-3程度のn-層に
なることが多い）AlGaAs層で膜厚をｅとすると通常60Å
程度である。13はｎ型AlGaAs層で、14はｎ型GaAs層であ
る。AlGaAs層12、13の膜厚合計をｄとすると、ｄは通常
500Å程度である。また、31はエンハンスメント型FET
（闘値電圧Vth〜0.1V）のゲート金属であり、30はデプ
レション型FET（闘値電圧Vth〜−0.8V;ゲート電圧VG＝0
Vでチャネルが開いている）のゲート金属である。簡単
な計算からｎ型AlGaAs層のドーピングレベルをNDする
と、闘値電圧Vthは と表わすことができる。ここでφBnはゲートメタルとAl
GaAsとのショットキーバリア高さ、ΔECはGaAs11とAlGa
As12との伝導帯バンド端の不連続の大きさを表わし、ｑ
は単位電荷、εはAlGaAsの誘電率である。このようなFE
Tを高性能化する場合、ソース32、34とゲート30、31間
の間隙の寄生抵抗RS9を低減することが最大の課題であ
る。上記寄生抵抗S9は、一般に と書き表わされる。ただしLS9はソース・ゲート間距
離、ｗはトランジスタ幅、γＣはソース電極の接触抵
抗、ρＳはソース・ゲート間部分のキャリアシート抵抗
である。光リソグラフィあるいは電子線リソグラフィを
用いて通常形成できる最小のLS9は0.5〜0.8μｍレベル
である。シート抵抗ρＳは1kΩ／□〜100Ω／□程度で
ある。このようにシート抵抗ρＳがきわめて大きい（Si
−MOSFETでは１〜５Ω／□程度）のが、化合物半導体を
用いるFETの場合の特徴である。これは主に、化合物半
導体の場合、キャリア密度の上限が２×1018cm-3と低い
ことが主な原因であった。一方、従来の代表的な低雑音
（Low noise）高周波用GaAsMESFET（例えば、アイ・イ
ー・イー・イー、ED27（1980）、p1029参照）の断面図
を第９図（ａ）、（ｂ）に示す。第９図（ａ）におい
て、９はｎ型GaAs能動層、15はn+（〜２×1018cm-3）Ga
As層で、3000Å〜4000Å程度リセスエッチングによりゲ
ート電極30が形成されている。32、33はそれぞれソー
ス、ドレイン電極を示している。この場合も、n+層は厚
く形成されているが、ソース、ゲート間のシート抵抗ρ
Ｓはそれぞれ100Ω／□程度である。このような事情
は、n+半導体層15とゲートメタル30とを絶縁膜側壁で分
離した第９図（ｂ）の構造においても同様である。
一方、電極の接触抵抗γＣは0.2Ωmm程度であり、ソ
ース、ドレイン電極金属が接するn+GaAs層のドーピング
レベル２×108cm-3であることが下限を与えていた。こ
のようにρＳを数Ω／□以下にし、またはγＣは0.02Ω
mm以下にすれば、飛躍的な性能向上を期待できる。
ース、ドレイン電極金属が接するn+GaAs層のドーピング
レベル２×108cm-3であることが下限を与えていた。こ
のようにρＳを数Ω／□以下にし、またはγＣは0.02Ω
mm以下にすれば、飛躍的な性能向上を期待できる。
上記従来技術では、ソース、ゲート間距離LS9が0.5μ
ｍ以上離れてソース、ゲート間の間隔を形成する半導体
のシート抵抗が100Ω／□程度であることが、寄生抵抗
を大きくしている主な原因であった。
ｍ以上離れてソース、ゲート間の間隔を形成する半導体
のシート抵抗が100Ω／□程度であることが、寄生抵抗
を大きくしている主な原因であった。
本発明の目的は、上記従来技術の有する問題を解決
し、ソース・ドレイン間の距離が極めて短く、かつ、ソ
ース電極が直接接触する半導体層が高い不純物濃度を有
し、電極接触抵抗が極めて低い半導体装置を、自己整合
的に容易に形成することができる半導体装置の製造方法
を提供することである。
し、ソース・ドレイン間の距離が極めて短く、かつ、ソ
ース電極が直接接触する半導体層が高い不純物濃度を有
し、電極接触抵抗が極めて低い半導体装置を、自己整合
的に容易に形成することができる半導体装置の製造方法
を提供することである。
本発明における広い意味での電界効果型トランジスタ
の断面構造を第７図（ａ）および（ｂ）に示す。トラン
ジスタの能動層あるいはそれに準じる層１に、寄生抵抗
を低減するための高濃度（大略２×1018cm-3以上約1021
cm-3まで）半導体層２が形成され、さらにソース、ドレ
イン金属10が形成される。このとき、上記ソース・ドレ
イン金属に対して、自己整合的にリフトオフプロセスを
用いてゲート電極金属30を形成することで、上記目的を
達成することができる。
の断面構造を第７図（ａ）および（ｂ）に示す。トラン
ジスタの能動層あるいはそれに準じる層１に、寄生抵抗
を低減するための高濃度（大略２×1018cm-3以上約1021
cm-3まで）半導体層２が形成され、さらにソース、ドレ
イン金属10が形成される。このとき、上記ソース・ドレ
イン金属に対して、自己整合的にリフトオフプロセスを
用いてゲート電極金属30を形成することで、上記目的を
達成することができる。
すなわち、リフトオフ用絶縁物20、例えばCVD・SiO2
膜を全面に形成した後、ゲート電極を形成するためのホ
トレジストマスク40を形成し、ドライエッチングあるい
は化学エッチングを用い絶縁物20、ソース・ドレイン金
属10、高濃度半導体層２の所定部分を除去して開口部を
形成し、ゲート金属が接触する半導体層１を露出させ
る。つぎに光CVD法等の低温プロセス（ホトレジストマ
スク40に大きな変形等の影響を与えなければよい）を用
いて、絶縁物を塗布する。この場合、ゲート形成するリ
セス空間50の側壁に、側壁絶縁物層21、22が形成され
る。
膜を全面に形成した後、ゲート電極を形成するためのホ
トレジストマスク40を形成し、ドライエッチングあるい
は化学エッチングを用い絶縁物20、ソース・ドレイン金
属10、高濃度半導体層２の所定部分を除去して開口部を
形成し、ゲート金属が接触する半導体層１を露出させ
る。つぎに光CVD法等の低温プロセス（ホトレジストマ
スク40に大きな変形等の影響を与えなければよい）を用
いて、絶縁物を塗布する。この場合、ゲート形成するリ
セス空間50の側壁に、側壁絶縁物層21、22が形成され
る。
ついにドライエッチング等の方法で、ゲートリセス部
分の底41上に形成された側壁絶縁物層21およびホトレジ
スト膜上に形成された絶縁物層42を除去し、エッチング
残渣を除去した後、ゲート金属30を全面に蒸着し、周知
のリフトオフ法を用いて上記ゲート金属30を、第７図
（ｂ）に示したように、上記リセス空間50内のみに残
し、他の部分からは除去した。このとき、リフトオフの
ためのスペーサはホトレジスト40と、スペーサ絶縁膜20
である。すなわち、本発明の特徴は、ソース、ドレイン
金属10およびゲートホトレジスト40に対して、側壁絶縁
膜21、22を低温プロセスで形成後、エッチングで側壁絶
縁層21を残したままゲート金属を蒸着し、リフトオフに
よりゲートを形成することにある。
分の底41上に形成された側壁絶縁物層21およびホトレジ
スト膜上に形成された絶縁物層42を除去し、エッチング
残渣を除去した後、ゲート金属30を全面に蒸着し、周知
のリフトオフ法を用いて上記ゲート金属30を、第７図
（ｂ）に示したように、上記リセス空間50内のみに残
し、他の部分からは除去した。このとき、リフトオフの
ためのスペーサはホトレジスト40と、スペーサ絶縁膜20
である。すなわち、本発明の特徴は、ソース、ドレイン
金属10およびゲートホトレジスト40に対して、側壁絶縁
膜21、22を低温プロセスで形成後、エッチングで側壁絶
縁層21を残したままゲート金属を蒸着し、リフトオフに
よりゲートを形成することにある。
ソース（ドレイン）金属10とゲート金属30との分離方
法は、１回のゲートホトレジスト工程と、低温絶縁膜形
成方法を使う以外にも他の作成方法も可能である。最終
的な仕上り形状では、第７図（ｂ）に示したように、ソ
ース（ドレイン）金属10とゲート金属30が、側壁絶縁層
21を介して分離されている。
法は、１回のゲートホトレジスト工程と、低温絶縁膜形
成方法を使う以外にも他の作成方法も可能である。最終
的な仕上り形状では、第７図（ｂ）に示したように、ソ
ース（ドレイン）金属10とゲート金属30が、側壁絶縁層
21を介して分離されている。
上記のように極限にまでソース、ゲート間隔を縮めて
いる構造は、従来構造（第８図および第９図）とは本質
的に異っているといえる。従来方法ではソース、ゲート
間距離LS9を自己整合的に、あるいはマスク合わせて形
成しても、LS9は0.5μｍレベルが下限であった。上記の
ような構造が可能になったのは、室温程度でカバレッジ
がよく形成可能な低温絶縁物形成方法が可能になったか
らである。
いる構造は、従来構造（第８図および第９図）とは本質
的に異っているといえる。従来方法ではソース、ゲート
間距離LS9を自己整合的に、あるいはマスク合わせて形
成しても、LS9は0.5μｍレベルが下限であった。上記の
ような構造が可能になったのは、室温程度でカバレッジ
がよく形成可能な低温絶縁物形成方法が可能になったか
らである。
上記のように自己整合型側壁絶縁物層の形成によるソ
ース、ゲート電極形成により、ソース10、ゲート30間の
距離LS9を0.15μｍ以下にでき、ソース電極金属10が高
濃度層２に接続しているため、接触抵抗γＣを0.02Ωmm
以下にできるようになった。
ース、ゲート電極形成により、ソース10、ゲート30間の
距離LS9を0.15μｍ以下にでき、ソース電極金属10が高
濃度層２に接続しているため、接触抵抗γＣを0.02Ωmm
以下にできるようになった。
また、側壁絶縁物層21は、ソース金属10とゲート金属
30を分離するために存在しているので、第７図（ｂ）の
状態でホトレジスト40を除去後、側壁絶縁物層21を除去
してもよい。この場合は、その後にパッシベーション膜
を形成する必要がある。
30を分離するために存在しているので、第７図（ｂ）の
状態でホトレジスト40を除去後、側壁絶縁物層21を除去
してもよい。この場合は、その後にパッシベーション膜
を形成する必要がある。
光CVDの極めて低いデポジション速度（〜30Å/min）
を利用すると、非常に良好な制御性でLS9を制御するこ
とが可能である。
を利用すると、非常に良好な制御性でLS9を制御するこ
とが可能である。
つぎに本発明の実施例を図面とともに説明する。第１
図（ａ）〜（ｃ）は本発明の第１実施例を示す図で、第
２次元電子ガスをチャンネル層に用いるいわゆる選択ド
ープヘテロ接合構造FETの製造工程を示す断面図、第２
図（ａ）および（ｂ）は本発明の第２実施例を示す製造
工程を示す断面図、第３図は本発明の第３実施例を示す
断面図、第４図は本発明の第４実施例を示す断面図、第
５図（ａ）および（ｂ）は本発明の第５実施例の製造工
程を示す断面図、第６図（ａ）〜（ｃ）は本発明の第６
実施例の製造工程を示す図、第10図（ａ）〜（ｃ）は本
発明の第７実施例の製造工程を示す図である。
図（ａ）〜（ｃ）は本発明の第１実施例を示す図で、第
２次元電子ガスをチャンネル層に用いるいわゆる選択ド
ープヘテロ接合構造FETの製造工程を示す断面図、第２
図（ａ）および（ｂ）は本発明の第２実施例を示す製造
工程を示す断面図、第３図は本発明の第３実施例を示す
断面図、第４図は本発明の第４実施例を示す断面図、第
５図（ａ）および（ｂ）は本発明の第５実施例の製造工
程を示す断面図、第６図（ａ）〜（ｃ）は本発明の第６
実施例の製造工程を示す図、第10図（ａ）〜（ｃ）は本
発明の第７実施例の製造工程を示す図である。
第１実施例 第１図（ａ）において、半絶縁性GaAs基板100上にMBE
（分子線エピタキシ）法を用いて、p-（〜５×1014c
m-3）GaAs層11を１μｍ成長させる。つづいてn-型アン
ドープAlXGa1-xAs（通常ｘは0.3以上に選ばれている）
層12を60Å成長させた。つぎにSiをｎ型不純物として２
×10-18cm-3を含むｎ型AlyGa1-yAs（通常ｙは0.05から
0.25の範囲で使われている）層13を150Å成長させ、セ
パレーション層として厚さ100Åのアンドーブn-型AlZGa
1-ZAs（通常ｚは0.3程度で用いている）層18を成長させ
た。さらに、厚さ100Åのアンドープn-型GaAs層19を成
長させ、Asを２×1020cm-3含有する厚さ300Åのn+Ge層
２を成長させ、超高真空中を別室に移動させ、厚さ3000
ÅのAl層10を制した。つぎにトランジスタ間の素子分離
をエッチングで行い、ゲート金属リフトオフスペーサと
して、厚さ4000ÅのCVD・SiO2層20を形成した。
（分子線エピタキシ）法を用いて、p-（〜５×1014c
m-3）GaAs層11を１μｍ成長させる。つづいてn-型アン
ドープAlXGa1-xAs（通常ｘは0.3以上に選ばれている）
層12を60Å成長させた。つぎにSiをｎ型不純物として２
×10-18cm-3を含むｎ型AlyGa1-yAs（通常ｙは0.05から
0.25の範囲で使われている）層13を150Å成長させ、セ
パレーション層として厚さ100Åのアンドーブn-型AlZGa
1-ZAs（通常ｚは0.3程度で用いている）層18を成長させ
た。さらに、厚さ100Åのアンドープn-型GaAs層19を成
長させ、Asを２×1020cm-3含有する厚さ300Åのn+Ge層
２を成長させ、超高真空中を別室に移動させ、厚さ3000
ÅのAl層10を制した。つぎにトランジスタ間の素子分離
をエッチングで行い、ゲート金属リフトオフスペーサと
して、厚さ4000ÅのCVD・SiO2層20を形成した。
さらにゲート電極の形成に用いる所定の形状を有する
ホトレジスト層40を形成した後、このホトレジスト層40
をマスクとして用いたドライエッチングによってSiO2層
20を除去し、ウエットエッチングによって上記SiO2層20
をサイドエッチし、庇構造を形成した。
ホトレジスト層40を形成した後、このホトレジスト層40
をマスクとして用いたドライエッチングによってSiO2層
20を除去し、ウエットエッチングによって上記SiO2層20
をサイドエッチし、庇構造を形成した。
つぎにドライエッチングを用いて、ソース電極10、n-
Ge層２の露出された部分を選択的にエッチングして除去
した。その後、化学処理によってエッチング残渣を除去
した。室温での光CVD法を用いて側壁絶縁物層21、22と
して厚さ1000ÅのSiN層を被着させた。この場合、側壁
絶縁物層21、22としてはSiNに限る必要はなく、SiO2、
アモルファスSi等でもよい。また、ECR（Electron Cycl
otron Resonance）プラズマCVD法を用いて形成してもよ
い。
Ge層２の露出された部分を選択的にエッチングして除去
した。その後、化学処理によってエッチング残渣を除去
した。室温での光CVD法を用いて側壁絶縁物層21、22と
して厚さ1000ÅのSiN層を被着させた。この場合、側壁
絶縁物層21、22としてはSiNに限る必要はなく、SiO2、
アモルファスSi等でもよい。また、ECR（Electron Cycl
otron Resonance）プラズマCVD法を用いて形成してもよ
い。
つぎに異方性ドライエッチング法を用いて、側壁絶縁
物層21を残したままSiN層22、41を除去し、ゲート金属3
0（第１図（ｃ）参照）としてAlを6000Å真空蒸着した
後、周知のリフトオフ法によって、上記ゲート金属30を
開口部内のみに残し、他の部分からは除去した。このと
き、デバイス設計上、闘値電圧Vthは−0.8Vであった。
物層21を残したままSiN層22、41を除去し、ゲート金属3
0（第１図（ｃ）参照）としてAlを6000Å真空蒸着した
後、周知のリフトオフ法によって、上記ゲート金属30を
開口部内のみに残し、他の部分からは除去した。このと
き、デバイス設計上、闘値電圧Vthは−0.8Vであった。
つぎにエンハンスメント型FETを形成するため、同様
のホトレジスト工程とエッチング工程を行う。前者との
違いはCCl2F2/He混合ガスを用いたRIE（反応制イオンエ
ッチング）により、アンドープGaAs層19を選択的にエッ
チングして、ゲート電極31を上記AlZGa1-ZAs層18の表面
に接触させたことである。上記のようにしてVth〜0.1V
のエンハンスメントFETを得た。このときのゲート金属3
1はデプレション型の時と同様にAlであった（第１図
（ｃ））。
のホトレジスト工程とエッチング工程を行う。前者との
違いはCCl2F2/He混合ガスを用いたRIE（反応制イオンエ
ッチング）により、アンドープGaAs層19を選択的にエッ
チングして、ゲート電極31を上記AlZGa1-ZAs層18の表面
に接触させたことである。上記のようにしてVth〜0.1V
のエンハンスメントFETを得た。このときのゲート金属3
1はデプレション型の時と同様にAlであった（第１図
（ｃ））。
また、ソース、ドレイン電極を通常のように形成する
には、ホトレジスト工程を経て選択的にSiO2層20を除去
し、ソース金属10に接続すればよい。本実施例ではソー
ス金属10としてAlを用いた例を示したが、Au、Pt、Mo等
のドライエッチング加工が可能な金属で、高濃度層２と
オーミック接続できる金属であれば何でもよい。また、
高濃度層２としてn+Geを例示したが、これは必ずしも必
要としない。ソース金属10と能動層18、19、13、12とオ
ーミック接触するためのバリア半導体の役割をするもの
であれば何でもよい。
には、ホトレジスト工程を経て選択的にSiO2層20を除去
し、ソース金属10に接続すればよい。本実施例ではソー
ス金属10としてAlを用いた例を示したが、Au、Pt、Mo等
のドライエッチング加工が可能な金属で、高濃度層２と
オーミック接続できる金属であれば何でもよい。また、
高濃度層２としてn+Geを例示したが、これは必ずしも必
要としない。ソース金属10と能動層18、19、13、12とオ
ーミック接触するためのバリア半導体の役割をするもの
であれば何でもよい。
第２実施例 第２図（ａ）、（ｂ）に示す第２実施例は、低雑音超
高周波GaAsMESFETに本発明を適用したものである。半絶
縁性GaAs基板100上にMO−MBE（ガスソース化されたMB
E）を用いて厚さ１μｍのアンドープGaAs層11、厚さ500
0ÅGaAs/AlGaAs超格子バッファ層８、９、厚さ1000Åの
アンドープAlXGa1-xAs（ｘ〜0.3）層18、さらに厚さ500
Åのｎ型GaAs（ドーピングレベル５×1017cm-3）１′を
形成した。
高周波GaAsMESFETに本発明を適用したものである。半絶
縁性GaAs基板100上にMO−MBE（ガスソース化されたMB
E）を用いて厚さ１μｍのアンドープGaAs層11、厚さ500
0ÅGaAs/AlGaAs超格子バッファ層８、９、厚さ1000Åの
アンドープAlXGa1-xAs（ｘ〜0.3）層18、さらに厚さ500
Åのｎ型GaAs（ドーピングレベル５×1017cm-3）１′を
形成した。
つぎに高濃度（２×1020cm-3）のAsを含有するn+Ge層
２′を形成し、さらにTi/PtAu層10を3000Å形成しソー
ス・ゲート容量Cgsのフリンジング容量を小さくするた
めの絶縁膜CVD・SiO2層20を形成した。つぎにゲートを
形成するためのホトリソグラフィ処理を行い、ドライエ
ッチングを用いて、SiO2層20、Ti/Pt/Au層10、n+Ge層
２′の各層の不要部分を除去した。続いてゲートリセス
部分を、第２図（ａ）に示すように、Si3N4層23を通常
のCVD法によって形成した後、ドライエッチングにより
上記ゲートリセスの底部と表面平坦部のSi3N4層23を除
去し、ゲート金属としてMo/Auを8000Å真空蒸着し、ド
ライエッチングによって加工してゲート電極を第２図
（ｂ）に示すように形成した。上記FETは試作の結果、
ソース、ゲート間距離Lsgは0.15μｍに、オーミック接
触抵抗γＣは0.02Ωmmにまで低減できた。
２′を形成し、さらにTi/PtAu層10を3000Å形成しソー
ス・ゲート容量Cgsのフリンジング容量を小さくするた
めの絶縁膜CVD・SiO2層20を形成した。つぎにゲートを
形成するためのホトリソグラフィ処理を行い、ドライエ
ッチングを用いて、SiO2層20、Ti/Pt/Au層10、n+Ge層
２′の各層の不要部分を除去した。続いてゲートリセス
部分を、第２図（ａ）に示すように、Si3N4層23を通常
のCVD法によって形成した後、ドライエッチングにより
上記ゲートリセスの底部と表面平坦部のSi3N4層23を除
去し、ゲート金属としてMo/Auを8000Å真空蒸着し、ド
ライエッチングによって加工してゲート電極を第２図
（ｂ）に示すように形成した。上記FETは試作の結果、
ソース、ゲート間距離Lsgは0.15μｍに、オーミック接
触抵抗γＣは0.02Ωmmにまで低減できた。
第３実施例 第３図に示す第３実施例は、ｐチャンネル選択ドープ
ヘテロ接合型FETに本発明を適用したものである。MO−M
BEを用いて半絶縁性GaAs基板100上に厚さ１μｍのn
-（〜1014cm-3以下のドーピングレベル）GaAs層11′を
成長させ、厚さ500ÅのBeを２×1018cm-3含有するAlyGa
1-yAs（ｙ〜0.4程度）層60を形成し、ほう素（Ｂ）を２
×1020cm-3含有する厚さ3000Åのp+Ge層61を、さらに別
の超高真空室で厚さ3000ÅのTi層62、スペーサ用の厚さ
4000ÅのSiO2層20を形成した（第３図）。
ヘテロ接合型FETに本発明を適用したものである。MO−M
BEを用いて半絶縁性GaAs基板100上に厚さ１μｍのn
-（〜1014cm-3以下のドーピングレベル）GaAs層11′を
成長させ、厚さ500ÅのBeを２×1018cm-3含有するAlyGa
1-yAs（ｙ〜0.4程度）層60を形成し、ほう素（Ｂ）を２
×1020cm-3含有する厚さ3000Åのp+Ge層61を、さらに別
の超高真空室で厚さ3000ÅのTi層62、スペーサ用の厚さ
4000ÅのSiO2層20を形成した（第３図）。
その後、第２実施例と同様のプロセスを経て、ゲート
金属としてMo/Auを用い、ｐ型層60にショットキ接続を
行った。
金属としてMo/Auを用い、ｐ型層60にショットキ接続を
行った。
第４実施例 本発明を相補型選択ドープヘテロ接合型FETに適用し
た場合の例を第４図に示す。第１実施例と同様の方法で
ｎチャンネルFET（第４図Ａ）を形成した後、選択エピ
タキシャル成長法を用いて、２次元正孔ガスを担体とす
るFETを同図Ｂのように形成した。上記第３実施例とは
異なり正孔移動度をよくするために、厚さ30Åのn-AlXG
a1-xAs層12が挿入されている。またショットキ接合の耐
圧をもたせるために、厚さ150ÅのアンドープAlXGa1-xA
s層18を形成した。ｎチャンネル/pチャンネル両方と
も、ソース・ドレイン金属10および62とゲート金属30お
よび30″を接触させないように、光CVDによりSiN層21を
リセス部分に形成した。
た場合の例を第４図に示す。第１実施例と同様の方法で
ｎチャンネルFET（第４図Ａ）を形成した後、選択エピ
タキシャル成長法を用いて、２次元正孔ガスを担体とす
るFETを同図Ｂのように形成した。上記第３実施例とは
異なり正孔移動度をよくするために、厚さ30Åのn-AlXG
a1-xAs層12が挿入されている。またショットキ接合の耐
圧をもたせるために、厚さ150ÅのアンドープAlXGa1-xA
s層18を形成した。ｎチャンネル/pチャンネル両方と
も、ソース・ドレイン金属10および62とゲート金属30お
よび30″を接触させないように、光CVDによりSiN層21を
リセス部分に形成した。
第５実施例 高濃度半導体層としてn+GaAs層を用いた場合の第５実
施例を第５（ａ）、（ｂ）に示す。半絶縁性GaAs基板10
0上にMOCVDを用いて厚さ１μｍのO2ドープGaAs層11（半
絶縁性）を形成し、さらに４×1017cm-3のSiがドープさ
れた厚さ700ÅGaAs層１″および２×1018cm-3のSiがド
ープされた厚さ3000ÅのGaAs層２″を形成した後、真空
蒸着法を用いてAuGe/Ni/Au10″層を第５図（ａ）のよう
に形成した。その後、メサエッチングによって素子間分
離を行い、第１実施例と同様にして、ゲート電極30″を
Mo/Au層を用いて、第５図（ｂ）のように形成した。
施例を第５（ａ）、（ｂ）に示す。半絶縁性GaAs基板10
0上にMOCVDを用いて厚さ１μｍのO2ドープGaAs層11（半
絶縁性）を形成し、さらに４×1017cm-3のSiがドープさ
れた厚さ700ÅGaAs層１″および２×1018cm-3のSiがド
ープされた厚さ3000ÅのGaAs層２″を形成した後、真空
蒸着法を用いてAuGe/Ni/Au10″層を第５図（ａ）のよう
に形成した。その後、メサエッチングによって素子間分
離を行い、第１実施例と同様にして、ゲート電極30″を
Mo/Au層を用いて、第５図（ｂ）のように形成した。
第６実施例 本発明の電極形成方法をHBT（Hetero−junction Bipo
lar Transistor）のベース電極形成に適用した場合の例
を、第６図（ａ）、（ｂ）、（ｃ）に示す。半絶縁性Ga
As基板100上に、MBE法を用いてSiを４×1018cm-3含有す
る厚さ5000Åのn+GaAs層101を形成し、Siを５×1014cm
-3含有する厚さ2000Åのn-GaAs102、Beを２×1018cm-3
含有する厚さ2000Åｐ型GaAs103（ベース層）、Siを２
×1017cm-3含有する厚さ4000Åのｎ型nAlXGa1-xAs（ｘ
〜0.3）104、Siを５×1018cm-3含有する厚さ4000Åのｎ
型GaAs105を形成した。その後、CVD・SiO2膜2000を第６
図（ａ）のように被着した。
lar Transistor）のベース電極形成に適用した場合の例
を、第６図（ａ）、（ｂ）、（ｃ）に示す。半絶縁性Ga
As基板100上に、MBE法を用いてSiを４×1018cm-3含有す
る厚さ5000Åのn+GaAs層101を形成し、Siを５×1014cm
-3含有する厚さ2000Åのn-GaAs102、Beを２×1018cm-3
含有する厚さ2000Åｐ型GaAs103（ベース層）、Siを２
×1017cm-3含有する厚さ4000Åのｎ型nAlXGa1-xAs（ｘ
〜0.3）104、Siを５×1018cm-3含有する厚さ4000Åのｎ
型GaAs105を形成した。その後、CVD・SiO2膜2000を第６
図（ａ）のように被着した。
つぎに、ベース電極形成部分だけの実施工程を第６図
（ｂ）および（ｃ）に示す。エミッタ電極は通常行われ
ている方法を用いて形成し、コレクタ電極形成はベース
電極形成と類似の方法で形成できる。ベース電極形成の
ための厚さ1.1μｍのホトレシスト層201を形成し、所定
の形状に加工した後、異方性ドライエッチングと化学エ
ッチングとを用いて、SiO2層200、ｎ型GaAs層104、ｎ型
AlGaAs層103を除去した。
（ｂ）および（ｃ）に示す。エミッタ電極は通常行われ
ている方法を用いて形成し、コレクタ電極形成はベース
電極形成と類似の方法で形成できる。ベース電極形成の
ための厚さ1.1μｍのホトレシスト層201を形成し、所定
の形状に加工した後、異方性ドライエッチングと化学エ
ッチングとを用いて、SiO2層200、ｎ型GaAs層104、ｎ型
AlGaAs層103を除去した。
基板温度120℃で、光CVD法を用いて厚さ2000ÅのSiN
膜203、204を、第６図（ｂ）に示すように形成した。
膜203、204を、第６図（ｂ）に示すように形成した。
つづいて異方性ドライエッチングにより、側壁に形成
された上記SiN膜204を残して、その他の部分を除去し、
さらにベース電極金属205を蒸着し、第６図（ｃ）に示
したようにリフトオフ法によって所定形状に加工した。
上記ベース電極金属としてはAu−Zn合金を用いた。アロ
イ温度450℃、２分間の条件でオーミック電極とした。
された上記SiN膜204を残して、その他の部分を除去し、
さらにベース電極金属205を蒸着し、第６図（ｃ）に示
したようにリフトオフ法によって所定形状に加工した。
上記ベース電極金属としてはAu−Zn合金を用いた。アロ
イ温度450℃、２分間の条件でオーミック電極とした。
上記のように、側壁を残したSiN膜204は電気的絶縁性
が劣るため、電極形成後、1/100に薄めたふっ酸を用い
て除去し、改めてプラズマCVD等を用いて、新しいパッ
シベーション膜を形成してもよい。また、本発明の場
合、形成電極と絶縁膜で電気的に分離された半導体層と
の間隙をすべて絶縁物で埋めると、寄生容量が大きくな
るという問題が生じる。したがって、形成電極と側壁絶
縁膜との間を隙間で構成すると、寄生容量の増加を抑え
ることができる。
が劣るため、電極形成後、1/100に薄めたふっ酸を用い
て除去し、改めてプラズマCVD等を用いて、新しいパッ
シベーション膜を形成してもよい。また、本発明の場
合、形成電極と絶縁膜で電気的に分離された半導体層と
の間隙をすべて絶縁物で埋めると、寄生容量が大きくな
るという問題が生じる。したがって、形成電極と側壁絶
縁膜との間を隙間で構成すると、寄生容量の増加を抑え
ることができる。
第７実施例 イオン注入法によるGaAsMESFET作成に、本発明を用い
た実施例を第10図に示す。ｎ型GaAs領域71、n+ソース・
ドレイン領域70、ソース・ドレイン電極32、33、スペー
サ絶縁膜72を形成後、ゲート形成用のホトレジスト膜73
を第10図（ａ）のように形成する。
た実施例を第10図に示す。ｎ型GaAs領域71、n+ソース・
ドレイン領域70、ソース・ドレイン電極32、33、スペー
サ絶縁膜72を形成後、ゲート形成用のホトレジスト膜73
を第10図（ａ）のように形成する。
つぎに基板温度120℃の光CVDによって厚さ3000ÅのSi
N層22を被着させた（第10図（ｂ））。異方性ドライエ
ッチング方法を用いて側壁絶縁膜22を残し、リフトオフ
によってゲート電極30を形成した。光CVDは膜の被着速
度が遅い（2nm/分〜10nm/分）ため、側壁絶縁膜は非常
に制御性よく制御できる。
N層22を被着させた（第10図（ｂ））。異方性ドライエ
ッチング方法を用いて側壁絶縁膜22を残し、リフトオフ
によってゲート電極30を形成した。光CVDは膜の被着速
度が遅い（2nm/分〜10nm/分）ため、側壁絶縁膜は非常
に制御性よく制御できる。
本実施例の場合、第10図（ａ）のゲートホトレジスト
の開口距離は0.8μｍであり、側壁光CVDによるSiN層の
膜厚は3000Åであったから、できあがりのゲート長（第
10図（ｃ））は0.4μｍであった。このように本発明
は、サブミクロンFETの作成にも極めて適したプロセス
ということができる。
の開口距離は0.8μｍであり、側壁光CVDによるSiN層の
膜厚は3000Åであったから、できあがりのゲート長（第
10図（ｃ））は0.4μｍであった。このように本発明
は、サブミクロンFETの作成にも極めて適したプロセス
ということができる。
上記のように、本発明による半導体装置の製造方法
は、少なくとも１種類の能動層もしくは電気的に活性な
層の下位に位置する能動層またはこれに準じる層に、電
子的に接続する１回のホトレジスト工程で形成された電
極金属が、上記少なくとも１種類の能動層もしくは電気
的に活性な層と、側壁絶縁物を介して分離形成されてい
ることにより、第１の電極金属と第２の電極金属との間
隔0.15μｍ以下に極めて制御性よく制御でき、また、能
動層と電極金属との間に極めて高濃度のバリア半導体層
を挿入しているので、接触抵抗γＣとしては0.02Ωmm以
下とすることができた。このように本発明によれば、FE
Tにおけるソース・ゲート間の抵抗を極限にまで下げる
ことができるので、トランジスタ性能の大幅な向上を実
現することができる。しかも光CVD等による室温〜100℃
の低温プロセスを用いたリセスゲートの側壁形成が、１
回のホトレジスト工程だけで済み、ゲートのオーバハン
グによるフリンジング容量を問題は全くないという効果
が得られる。
は、少なくとも１種類の能動層もしくは電気的に活性な
層の下位に位置する能動層またはこれに準じる層に、電
子的に接続する１回のホトレジスト工程で形成された電
極金属が、上記少なくとも１種類の能動層もしくは電気
的に活性な層と、側壁絶縁物を介して分離形成されてい
ることにより、第１の電極金属と第２の電極金属との間
隔0.15μｍ以下に極めて制御性よく制御でき、また、能
動層と電極金属との間に極めて高濃度のバリア半導体層
を挿入しているので、接触抵抗γＣとしては0.02Ωmm以
下とすることができた。このように本発明によれば、FE
Tにおけるソース・ゲート間の抵抗を極限にまで下げる
ことができるので、トランジスタ性能の大幅な向上を実
現することができる。しかも光CVD等による室温〜100℃
の低温プロセスを用いたリセスゲートの側壁形成が、１
回のホトレジスト工程だけで済み、ゲートのオーバハン
グによるフリンジング容量を問題は全くないという効果
が得られる。
第１図（ａ）〜（ｃ）は本発明の第１実施例における製
造工程を示す図、第２図（ａ）および（ｂ）は本発明の
第２実施例を示す製造工程図、第３図は本発明の第３実
施例を示す断面図、第４図は本発明の第４実施例を示す
断面図、第５図（ａ）および（ｂ）は本発明の第５実施
例の製造工程を示す断面図、第６図（ａ）〜（ｃ）は本
発明の第６実施例の製造工程を示す断面図、第７図
（ａ）および（ｂ）はそれぞれ本発明の概要を説明する
断面図、第８図および第９図（ａ）、（ｂ）は従来の電
界効果トランジスタのソース・ゲートをそれぞれ説明す
るための図、第10図（ａ）〜（ｃ）は本発明の第７実施
例を示す図である。 ２、２′、２″、61……高濃度半導体層 10、62……ソース・ドレイン電極金属 12、13、18、19……能動層 21、22、23……側壁絶縁物層 30、30″、31……リセスゲート金属
造工程を示す図、第２図（ａ）および（ｂ）は本発明の
第２実施例を示す製造工程図、第３図は本発明の第３実
施例を示す断面図、第４図は本発明の第４実施例を示す
断面図、第５図（ａ）および（ｂ）は本発明の第５実施
例の製造工程を示す断面図、第６図（ａ）〜（ｃ）は本
発明の第６実施例の製造工程を示す断面図、第７図
（ａ）および（ｂ）はそれぞれ本発明の概要を説明する
断面図、第８図および第９図（ａ）、（ｂ）は従来の電
界効果トランジスタのソース・ゲートをそれぞれ説明す
るための図、第10図（ａ）〜（ｃ）は本発明の第７実施
例を示す図である。 ２、２′、２″、61……高濃度半導体層 10、62……ソース・ドレイン電極金属 12、13、18、19……能動層 21、22、23……側壁絶縁物層 30、30″、31……リセスゲート金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 正義 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 今村 慶憲 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭60−251671（ＪＰ，Ａ) 特開 昭60−12775（ＪＰ，Ａ) 特開 昭60−231368（ＪＰ，Ａ) 特開 昭61−24265（ＪＰ，Ａ) 特開 昭62−32661（ＪＰ，Ａ)
Claims (2)
- 【請求項１】アンドープ化合物半導体膜上に高濃度の不
純物を含む第２の化合物半導体膜、導電性膜および絶縁
膜を積層して形成する工程と、当該絶縁膜の上に所定の
形状を有するホトレジスト膜を形成する工程と、上記絶
縁膜の露出された部分とその下にある上記導電性膜およ
び上記第２の化合物半導体膜を除去して開口部を形成
し、上記アンドープ化合物半導体膜の表面を当該開口部
を介して露出させる工程と、上記絶縁膜をサイドエッチ
する工程と、第２の絶縁膜を全面に形成する工程と、当
該第２の絶縁膜を異方性エッチして上記開口部の底部お
よび上記ホトレジスト膜の上面上に形成されている部分
を除去する工程と、第２の導電性膜を形成する工程と、
上記ホトレジスト膜をその上に形成されている上記第２
の導電性膜と共に除去し、当該第２の導電性膜を上記開
口部内に残す工程を含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】上記第２の絶縁膜を形成する工程は光CVD
によって行なわれることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054624A JP2588170B2 (ja) | 1986-03-14 | 1986-03-14 | 半導体装置の製造方法 |
| DE19873706274 DE3706274A1 (de) | 1986-02-28 | 1987-02-26 | Halbleiterelement und verfahren zu dessen herstellung |
| US07/340,471 US5181087A (en) | 1986-02-28 | 1989-04-19 | Semiconductor device and method of producing the same |
| US07/998,856 US5373191A (en) | 1986-02-28 | 1992-12-30 | Semiconductor device and method of producing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61054624A JP2588170B2 (ja) | 1986-03-14 | 1986-03-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62213173A JPS62213173A (ja) | 1987-09-19 |
| JP2588170B2 true JP2588170B2 (ja) | 1997-03-05 |
Family
ID=12975897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61054624A Expired - Lifetime JP2588170B2 (ja) | 1986-02-28 | 1986-03-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2588170B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012775A (ja) * | 1983-07-02 | 1985-01-23 | Agency Of Ind Science & Technol | 電界効果トランジスタ |
| JPS6124265A (ja) * | 1984-07-13 | 1986-02-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60231368A (ja) * | 1984-05-01 | 1985-11-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0760829B2 (ja) * | 1984-05-29 | 1995-06-28 | 富士通株式会社 | 電界効果形トランジスタおよびその製造方法 |
| JPS6232661A (ja) * | 1985-08-05 | 1987-02-12 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
-
1986
- 1986-03-14 JP JP61054624A patent/JP2588170B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62213173A (ja) | 1987-09-19 |
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