JPS6232661A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6232661A JPS6232661A JP17211885A JP17211885A JPS6232661A JP S6232661 A JPS6232661 A JP S6232661A JP 17211885 A JP17211885 A JP 17211885A JP 17211885 A JP17211885 A JP 17211885A JP S6232661 A JPS6232661 A JP S6232661A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の分野
本発明は超高周波応用に適した電界効果トランジスタの
製造方法に関するものである。
製造方法に関するものである。
先行技術の説明
超高周波用の電界効果トランジスタには、ゲート長のサ
ブミクロ／化及び能動層となる結晶の高品質化が重要で
おる九め、ＥＢ露光等の微細露光技術、エピタキシャル
結晶が用いられている。
ブミクロ／化及び能動層となる結晶の高品質化が重要で
おる九め、ＥＢ露光等の微細露光技術、エピタキシャル
結晶が用いられている。
第１図は従来のこの種の電界効果トランジスタの製造方
法の一例を示したものでおる。第１図の製造方法では高
抵抗半導体基板１の上にたとえば気相成長法等により電
界効果トランジスタの能動層となる外形半導体層２と電
界効果ｌ・ランジスタの寄生抵抗の削減のための高濃度
外形半導体ＡＩ５からなるエピタキシャル結晶１ｔｉ
４を成長する（第１図（Ｇ））。次にノース電極５．ド
レ・イン′鴫極６を公知の方法に＝９形成しく第１図（
６） ） 、前記エピタキシャル結晶層４を横切ってｃ
Ｌ５μ湛以下の開口部７（ｉ１″もつストクイプ状のレ
ジストバタン８をｇＢｙｉ＝光等の露光技術によシ形成
し、このレジストパタ／をマスクとして前記高濃度外形
半導体層３および外形半導体層２を等方的エツチング特
性をもつエツチング方法に工９除去し、適当な能動ＩＶ
！Ｉ厚み９とサイドエツチング１０を与え、次にゲート
金属１１を蒸着しく第１図（Ｃ））、レジストを溶剤に
エフ除去しゲート電極１３ｉ形成する（第１図（ｄ））
。
法の一例を示したものでおる。第１図の製造方法では高
抵抗半導体基板１の上にたとえば気相成長法等により電
界効果トランジスタの能動層となる外形半導体層２と電
界効果ｌ・ランジスタの寄生抵抗の削減のための高濃度
外形半導体ＡＩ５からなるエピタキシャル結晶１ｔｉ
４を成長する（第１図（Ｇ））。次にノース電極５．ド
レ・イン′鴫極６を公知の方法に＝９形成しく第１図（
６） ） 、前記エピタキシャル結晶層４を横切ってｃ
Ｌ５μ湛以下の開口部７（ｉ１″もつストクイプ状のレ
ジストバタン８をｇＢｙｉ＝光等の露光技術によシ形成
し、このレジストパタ／をマスクとして前記高濃度外形
半導体層３および外形半導体層２を等方的エツチング特
性をもつエツチング方法に工９除去し、適当な能動ＩＶ
！Ｉ厚み９とサイドエツチング１０を与え、次にゲート
金属１１を蒸着しく第１図（Ｃ））、レジストを溶剤に
エフ除去しゲート電極１３ｉ形成する（第１図（ｄ））
。
以上説明した従来の製造法は種々の欠点ｔもっ。
まずゲート長の短縮はＥＥ ＠光等の露光技術に依存し
てお９０．３μ惰以下のゲート長は露光技術のみでは実
現が困難でるることが多げられる。次に第１図（１）に
示したようにゲート長を短縮するためレジスト８の開口
部７が小さくなると、ゲート金属蒸着時にゲート金属１
１の横方向成長１２により半導体表面に到達するゲート
金属の量が制限され、この結果、ゲート電極１６の厚み
が９すく略々三角形の形状になシ（第１図（ｄ））ゲー
ト抵抗が増え高周波特性の劣化をもたらすという欠点を
もつ。ま次能動層厚み９の制御とサイドエツチング１０
ヲ同時に行なうため（第１図（１） ） 、ゲート電極
１５と高濃度ｎ形半導体層５の距離を能動層厚み９と独
立に制御できないという欠点をもつ。更に高周波特性向
上のためにはソース・ゲート電極間隔１４の短縮による
ソース抵抗の低減が重要でおるが、この間隔の制御は露
光技術の合わせ精度に依存してお＃）０．５μ惰以下の
短縮は困難であるという欠点をもつ。
てお９０．３μ惰以下のゲート長は露光技術のみでは実
現が困難でるることが多げられる。次に第１図（１）に
示したようにゲート長を短縮するためレジスト８の開口
部７が小さくなると、ゲート金属蒸着時にゲート金属１
１の横方向成長１２により半導体表面に到達するゲート
金属の量が制限され、この結果、ゲート電極１６の厚み
が９すく略々三角形の形状になシ（第１図（ｄ））ゲー
ト抵抗が増え高周波特性の劣化をもたらすという欠点を
もつ。ま次能動層厚み９の制御とサイドエツチング１０
ヲ同時に行なうため（第１図（１） ） 、ゲート電極
１５と高濃度ｎ形半導体層５の距離を能動層厚み９と独
立に制御できないという欠点をもつ。更に高周波特性向
上のためにはソース・ゲート電極間隔１４の短縮による
ソース抵抗の低減が重要でおるが、この間隔の制御は露
光技術の合わせ精度に依存してお＃）０．５μ惰以下の
短縮は困難であるという欠点をもつ。
発明の目的
本発明の目的は以上のよりな従来の電界効果トランジス
タの製造方法の欠点を解決し、超高周波応用に適した電
界効果トランジスタの製造方法を提供することにある。
タの製造方法の欠点を解決し、超高周波応用に適した電
界効果トランジスタの製造方法を提供することにある。
本発明の更に他の目的は、ゲート電極とソース電極およ
び高濃度ｎ形半導体層の間隔ｆｌｓｙ ｋ小どし、更に
ゲート長ｆｌｃｔ’ｉｃ小とし、グー１−’を極の厚み
り、ヲ犬とし超高周波特性を改善した電界効果トランジ
スタｏＨ造方法を提供することにある。
び高濃度ｎ形半導体層の間隔ｆｌｓｙ ｋ小どし、更に
ゲート長ｆｌｃｔ’ｉｃ小とし、グー１−’を極の厚み
り、ヲ犬とし超高周波特性を改善した電界効果トランジ
スタｏＨ造方法を提供することにある。
発明の構成
本発明はソース電極およびドレインを極上に形成した第
１の絶縁膜によジグート長の短縮にかがわらず、ゲート
電極の厚みを厚くすること全可能とし、かつ半導体基板
、ソース電極、ドレイン電極および第１の絶縁膜の側壁
に形成した第２の絶縁膜によシンース・ゲート電極間隔
、ドレイン・ゲート電極間隔および高濃度外形半導体層
とゲート電極間隔の制御とゲート長の短縮を同時に可能
とすることを最も主要な特徴とする。従来の技術とは、
ＥＢ露光等の微細な露光技術を用いずに、０．３μ惧以
下のゲート長を有し、かつ従来のゲート電極厚みに比べ
て厚いゲート電極形成を可能にし、またゲート電極とソ
ース電極、ドレイン電極および高濃度外形半導体層との
間隔を微細な露光技術を用いずに短縮することが可能な
点が異なる。
１の絶縁膜によジグート長の短縮にかがわらず、ゲート
電極の厚みを厚くすること全可能とし、かつ半導体基板
、ソース電極、ドレイン電極および第１の絶縁膜の側壁
に形成した第２の絶縁膜によシンース・ゲート電極間隔
、ドレイン・ゲート電極間隔および高濃度外形半導体層
とゲート電極間隔の制御とゲート長の短縮を同時に可能
とすることを最も主要な特徴とする。従来の技術とは、
ＥＢ露光等の微細な露光技術を用いずに、０．３μ惧以
下のゲート長を有し、かつ従来のゲート電極厚みに比べ
て厚いゲート電極形成を可能にし、またゲート電極とソ
ース電極、ドレイン電極および高濃度外形半導体層との
間隔を微細な露光技術を用いずに短縮することが可能な
点が異なる。
実施例の説明
第２図は本発明による電界効果トランジスタの製造方法
の一実施例を示したもので、ＧａＡｔｔなどの高抵抗半
導体基板１の上にたとえば気相成長法等によシミ界効果
トランジスタの能動Ｊ−となるたとえばキャリア濃度１
〜３ ｘ １０” ａｍ−’ ＋厚さ０．２μ惰程度の
５形半導体層２と電界効果トランジスタの寄生抵抗の削
減のためのたとえばキャリア濃度１０ 帰 以上で厚
さ０．１〜０．３μ倶程度の高濃度り形半導体層３かう
なるエピタキシャル結晶層４を形成する（第２図（、）
）。次に半導体表面１５の全面にたとえばプラズマＣ
ＶＤ法によシたとえば窒化シリコン膜１６を０．５〜１
．５ＪＩ慣程度の厚さに堆積し、次にレジストｒ１１１
７ヲこの窒化シリコン膜１６の全面に塗布し、公知の方
法によシ前記エピタキシャル結晶層４を横切るようにバ
ター二／グし、このレジスト層１７ヲマスクとしてたと
えばＣＦａ等のフロン系ガスを用いた反応性イオンエソ
チング（ＲＩＥ ）によシ前記窒化シリコン膜１６に０
．１ａｍ程度のサイドエツチング１８を入れて二層膜１
９を形成する（第２図（ｂ））。次に前記高濃度か形半
導体層乙に対してオーミック接触となる金属層（０，１
〜０．３μｍの厚さ）、たとえば金ゲルマニウム合金お
よびニッケル、更に以降の工程のエツチングマスクとな
る金属層（０，１〜０．３μ慣の厚さ）たとえばチタン
およびニッケル等からなる多層金属膜２１を、たとえば
グラネタリ式の試料面回転機構をもつ蒸着法により、レ
ジスト層１７の影となる領域２０を含む全面に形成した
後に、前記レジスト層１７を溶剤によシ除去することに
より、前記半導体表面１５に接する部分のみに前記多層
金属膜２１を残してその他の部分の多層金属膜を除去し
、ソース電極２２゜ドレインを極２３ヲ形成する（第２
図（６））。次に第１の絶縁膜としてたとえばスパッタ
法ニよシ酸化シリコン膜２４をたとえば厚さ０．２〜０
．５μ惧全面に形成しく第２図（ｄ））ｓ 次に異方性
エツチング特性をもつエツチング法たとえばＲＩＥ等に
よ）、この酸化シリコン膜２４をエツチングする。この
とき前記窒化シリコン膜１６の側壁に付着した酸化シリ
コン膜２５の深さ方間の厚みがその他の部分に比べて厚
いのでこの側壁に付着した酸化シリコ／膜２５のみが残
る。この酸化シリコン膜２５はたとえば厚さｔ、は［Ｌ
２〜Ｏ，Ｓ ７＋ｍ 、高さｈｌはＱ、 ５〜０．９
肩となる（第２図（Ｓ））。次にＲＩＥ ｌ）るいにプ
ラズマエツチングにより前記窒化シリコン膜１６金除去
し高濃度外形半導体層２七霧出させ、次にこの露出した
高ａ度外形半導体層２を異方性エツチング特性をもつエ
ツチング方法たとえｔｄＥｃ２６等の塩素系ガスのＲＩ
Ｅを用いてエツチングし掘り込み４２６を形成し外形半
導体層２を露出ちせる。このとき前記酸化シリコン腹２
５およびチタン、ニッケル金属層によυソース電極２２
．ドレインを極２３の端および表面は保護される（第２
図（１） ）。次に第２の絶縁膜としてたとえばプラズ
マＣＴｌＤ法による酸化シリコン換２７ｆｔたとえは厚
さくＬ１〜Ｑ、４ｐｍ全面に形成しく第２図（ｇ） ）
、次に異方性エツチング特性をもつエツチング法たと
えばＲＩＥ等によシ、この酸化シリコンＭ２７をエツチ
ングする。このとき前記エピタキシャル結晶層４．多層
金属膜２１．酸化シリコン膜２５の側壁に付着した酸化
シリコン膜２８の深さ方向の厚みが他の部分に比べて厚
いのでこの側壁に付着した酸化シリコン膜２８のみが残
る。この酸化シリコン膜２８はたとえば厚さ４２０．１
〜０．４μ慣、高さ＆２０．６〜１．８声慣となる（第
２図０％））。次に前記外形半導体層２とシロットキー
接触を形成する金属たとえばアルミニウム２９をたとえ
ばスパッタ法等によシ全面に前記掘シ込み溝２６が平坦
化される程度の十分な厚さたとえば０．５〜１．０Ｊｌ
ｆＡ程度堆積しく第２図（ｊ） ） 、次にたとえばイ
オンミーリング等によシこのアルミニウム２９ヲエツチ
ングする。このとき前記掘シ込み溝２６に堆積したアル
ミニウム３０の深さ方向の厚みが他の部分に比べて厚い
のでこの部分のアルミニウム３０のみが残シゲート電極
５１が形成される（第２図Ｃ４） ）。ゲート電極の厚
さり、は前記第１の絶縁膜である酸化シリコンＭ ２５
により、前記掘シ込み溝２６の深さとソース電極２２あ
るいはドレイン電極２６の厚さの和の厚さよＦ）糾ｌｙ
この酔什シ１１コ／随２５の匣愼の分だけ匣（でき、た
とえば０．６〜１．８μ鴨程度になる。、ま次グート邂
極Ｏ長さ２．は掘シ込み溝２６の長さに対して第２の絶
縁膜でおる酸化シリコン膜２８の厚さの分だけ短かくな
りたとえば掘シ込み＠ ２６の長さを１．０μ傳程度と
すると０．１μ情〜Ｑ、８μ惧程度になる。
の一実施例を示したもので、ＧａＡｔｔなどの高抵抗半
導体基板１の上にたとえば気相成長法等によシミ界効果
トランジスタの能動Ｊ−となるたとえばキャリア濃度１
〜３ ｘ １０” ａｍ−’ ＋厚さ０．２μ惰程度の
５形半導体層２と電界効果トランジスタの寄生抵抗の削
減のためのたとえばキャリア濃度１０ 帰 以上で厚
さ０．１〜０．３μ倶程度の高濃度り形半導体層３かう
なるエピタキシャル結晶層４を形成する（第２図（、）
）。次に半導体表面１５の全面にたとえばプラズマＣ
ＶＤ法によシたとえば窒化シリコン膜１６を０．５〜１
．５ＪＩ慣程度の厚さに堆積し、次にレジストｒ１１１
７ヲこの窒化シリコン膜１６の全面に塗布し、公知の方
法によシ前記エピタキシャル結晶層４を横切るようにバ
ター二／グし、このレジスト層１７ヲマスクとしてたと
えばＣＦａ等のフロン系ガスを用いた反応性イオンエソ
チング（ＲＩＥ ）によシ前記窒化シリコン膜１６に０
．１ａｍ程度のサイドエツチング１８を入れて二層膜１
９を形成する（第２図（ｂ））。次に前記高濃度か形半
導体層乙に対してオーミック接触となる金属層（０，１
〜０．３μｍの厚さ）、たとえば金ゲルマニウム合金お
よびニッケル、更に以降の工程のエツチングマスクとな
る金属層（０，１〜０．３μ慣の厚さ）たとえばチタン
およびニッケル等からなる多層金属膜２１を、たとえば
グラネタリ式の試料面回転機構をもつ蒸着法により、レ
ジスト層１７の影となる領域２０を含む全面に形成した
後に、前記レジスト層１７を溶剤によシ除去することに
より、前記半導体表面１５に接する部分のみに前記多層
金属膜２１を残してその他の部分の多層金属膜を除去し
、ソース電極２２゜ドレインを極２３ヲ形成する（第２
図（６））。次に第１の絶縁膜としてたとえばスパッタ
法ニよシ酸化シリコン膜２４をたとえば厚さ０．２〜０
．５μ惧全面に形成しく第２図（ｄ））ｓ 次に異方性
エツチング特性をもつエツチング法たとえばＲＩＥ等に
よ）、この酸化シリコン膜２４をエツチングする。この
とき前記窒化シリコン膜１６の側壁に付着した酸化シリ
コン膜２５の深さ方間の厚みがその他の部分に比べて厚
いのでこの側壁に付着した酸化シリコ／膜２５のみが残
る。この酸化シリコン膜２５はたとえば厚さｔ、は［Ｌ
２〜Ｏ，Ｓ ７＋ｍ 、高さｈｌはＱ、 ５〜０．９
肩となる（第２図（Ｓ））。次にＲＩＥ ｌ）るいにプ
ラズマエツチングにより前記窒化シリコン膜１６金除去
し高濃度外形半導体層２七霧出させ、次にこの露出した
高ａ度外形半導体層２を異方性エツチング特性をもつエ
ツチング方法たとえｔｄＥｃ２６等の塩素系ガスのＲＩ
Ｅを用いてエツチングし掘り込み４２６を形成し外形半
導体層２を露出ちせる。このとき前記酸化シリコン腹２
５およびチタン、ニッケル金属層によυソース電極２２
．ドレインを極２３の端および表面は保護される（第２
図（１） ）。次に第２の絶縁膜としてたとえばプラズ
マＣＴｌＤ法による酸化シリコン換２７ｆｔたとえは厚
さくＬ１〜Ｑ、４ｐｍ全面に形成しく第２図（ｇ） ）
、次に異方性エツチング特性をもつエツチング法たと
えばＲＩＥ等によシ、この酸化シリコンＭ２７をエツチ
ングする。このとき前記エピタキシャル結晶層４．多層
金属膜２１．酸化シリコン膜２５の側壁に付着した酸化
シリコン膜２８の深さ方向の厚みが他の部分に比べて厚
いのでこの側壁に付着した酸化シリコン膜２８のみが残
る。この酸化シリコン膜２８はたとえば厚さ４２０．１
〜０．４μ慣、高さ＆２０．６〜１．８声慣となる（第
２図０％））。次に前記外形半導体層２とシロットキー
接触を形成する金属たとえばアルミニウム２９をたとえ
ばスパッタ法等によシ全面に前記掘シ込み溝２６が平坦
化される程度の十分な厚さたとえば０．５〜１．０Ｊｌ
ｆＡ程度堆積しく第２図（ｊ） ） 、次にたとえばイ
オンミーリング等によシこのアルミニウム２９ヲエツチ
ングする。このとき前記掘シ込み溝２６に堆積したアル
ミニウム３０の深さ方向の厚みが他の部分に比べて厚い
のでこの部分のアルミニウム３０のみが残シゲート電極
５１が形成される（第２図Ｃ４） ）。ゲート電極の厚
さり、は前記第１の絶縁膜である酸化シリコンＭ ２５
により、前記掘シ込み溝２６の深さとソース電極２２あ
るいはドレイン電極２６の厚さの和の厚さよＦ）糾ｌｙ
この酔什シ１１コ／随２５の匣愼の分だけ匣（でき、た
とえば０．６〜１．８μ鴨程度になる。、ま次グート邂
極Ｏ長さ２．は掘シ込み溝２６の長さに対して第２の絶
縁膜でおる酸化シリコン膜２８の厚さの分だけ短かくな
りたとえば掘シ込み＠ ２６の長さを１．０μ傳程度と
すると０．１μ情〜Ｑ、８μ惧程度になる。
以上説明したように本発明の電界効果トランジスタ製造
法によれば、第２図０〕に示したようにゲート電極３１
がソース電極２２．ドレイン電極２６゜および高濃度３
形半導体層６に対して酸化シリコン膜２８ヲ介して自己
整合的に形成されるため、ゲート電極３１とソース電極
２２および高濃度外形半導体層３０間隔を掘り込み溝２
６の深さに関係なく制御性良く極めて小さくすることが
でき、ソース抵抗を下げることが可能でおる。更にゲー
ト電極６１の厚さは酸化シリコン膜２４によシ掘り込み
１１ｊ ２６の深さとソース電極２２あるいはドレイン
を極２３ （ｉｌ）厚さに依存せず任意に厚くすること
ができ、ゲート抵抗を下げることが可能である。ま次グ
ー）ＩＥｆｆ１３１の長さは最初にパターニングしたレ
ジスト層１７（第２図（ｂ））の長さに比べ、サイドエ
ッチング１８（第２図（６） ） 、および酸化シリコ
ンＭ２８（第２図（ｈ））の厚みｔ２の分だけ縮小され
るため極めて短かいゲート長をＨＵＢ露光等の微細な露
光技術を用いずに実現可能である。
法によれば、第２図０〕に示したようにゲート電極３１
がソース電極２２．ドレイン電極２６゜および高濃度３
形半導体層６に対して酸化シリコン膜２８ヲ介して自己
整合的に形成されるため、ゲート電極３１とソース電極
２２および高濃度外形半導体層３０間隔を掘り込み溝２
６の深さに関係なく制御性良く極めて小さくすることが
でき、ソース抵抗を下げることが可能でおる。更にゲー
ト電極６１の厚さは酸化シリコン膜２４によシ掘り込み
１１ｊ ２６の深さとソース電極２２あるいはドレイン
を極２３ （ｉｌ）厚さに依存せず任意に厚くすること
ができ、ゲート抵抗を下げることが可能である。ま次グ
ー）ＩＥｆｆ１３１の長さは最初にパターニングしたレ
ジスト層１７（第２図（ｂ））の長さに比べ、サイドエ
ッチング１８（第２図（６） ） 、および酸化シリコ
ンＭ２８（第２図（ｈ））の厚みｔ２の分だけ縮小され
るため極めて短かいゲート長をＨＵＢ露光等の微細な露
光技術を用いずに実現可能である。
効果の説明
上述の方法を用いて製作した電界効果トランジスタの高
周波性能を第３図、第４図に示す。
周波性能を第３図、第４図に示す。
第５図はゲご計電極３１とソース電極２２および高濃度
外形半導体層３の間隔２８ｇに対する５０ＧＨｚの雑音
指数ＮＦの関係を調べた実験結果である。
外形半導体層３の間隔２８ｇに対する５０ＧＨｚの雑音
指数ＮＦの関係を調べた実験結果である。
又、この実験ではゲート電極３１の厚みに、 ｉ Ｑ、
５μｍと２６０μ傷とし、ゲート長Ａ、 ： ａ、ｓμ
情、ゲート幅Ｗσ：１００μ鴨としている。この結果か
ら、２３ｇが短か＜ｓｈｇが厚い程ＮＦが改善すること
がわかシ、Ｒ，ｇ＝ Ｑ、１μ慣、ｈｇ＝２．０μ傷で
従来の雑音指数ＮＦに比べほぼ１〜２ｄＢ程度改善する
。次に第４図はＪ’ｓｇ ＝ ０．１ａｍ ＋ ｈｇ
＝ ２．０ａｍ、 ０．５ａｍ 、 Ｗｇ ： １１０
０ｐとしゲート長Ａ、に対する６０σＨ２の雑音指数Ｎ
Ｆおよび遮断周波数／Ｔの関係を調べた実験結果である
。
５μｍと２６０μ傷とし、ゲート長Ａ、 ： ａ、ｓμ
情、ゲート幅Ｗσ：１００μ鴨としている。この結果か
ら、２３ｇが短か＜ｓｈｇが厚い程ＮＦが改善すること
がわかシ、Ｒ，ｇ＝ Ｑ、１μ慣、ｈｇ＝２．０μ傷で
従来の雑音指数ＮＦに比べほぼ１〜２ｄＢ程度改善する
。次に第４図はＪ’ｓｇ ＝ ０．１ａｍ ＋ ｈｇ
＝ ２．０ａｍ、 ０．５ａｍ 、 Ｗｇ ： １１０
０ｐとしゲート長Ａ、に対する６０σＨ２の雑音指数Ｎ
Ｆおよび遮断周波数／Ｔの関係を調べた実験結果である
。
この結果からりか短かく、Ａｇが厚い種雑音指数ＮＦが
改善し、λ、＝０゜１μ慣、Ａ、＝２．０μ鴨で従来の
ＮＦに比べ２〜５ｄＢ程度改善する。又ｓ ’Ｔは２ｇ
＝０．１μ惰とすることにより、５０〜６０ ＧＨｚの
改善が生じる。
改善し、λ、＝０゜１μ慣、Ａ、＝２．０μ鴨で従来の
ＮＦに比べ２〜５ｄＢ程度改善する。又ｓ ’Ｔは２ｇ
＝０．１μ惰とすることにより、５０〜６０ ＧＨｚの
改善が生じる。
以上まとめると、本発明ｅこより２．、＝０．１μ情。
ｈ、 ＝ ｚｏ綿、Ａ、＝ａｌμ情をもつ電界効果トラ
ンジスタを製作することによシ、５０ Ｇｆｆｚ ＯＮ
Ｆ １ ｄＢ 。
ンジスタを製作することによシ、５０ Ｇｆｆｚ ＯＮ
Ｆ １ ｄＢ 。
／Ｔ ９０ＧＨｚという高周波性能を得ることができる
。
。
第１図は従来の超高周波用電界効果トランジスタの代表
的な製造方法を説明した図を示す。 第２図は本発明による電界効果トランジスタの製造方法
の一実施例を説明した図を示す。 第３図及び第４図は本発明による電界効果トランジスタ
の高周波性能′ｔ−説明する図を示す。 １・・・高抵抗半導体基板、 ２・・・外形半導体層。 ３・・・高濃度外形半導体層、 ４・・・エピタキシャル結晶層、 ５・・・ソース電極、 ６°゛・ドレイン電極、 ７・・・開口部、 ８・・・レジストバタン、 ９・・・能動層厚み、 １０・・・サイドエツチング、 １１・・・ゲート金属、 １２・・・横方向成長、 １３・・・ゲート電極、 １４・・・ソース・ゲート電極間隔、 １５・・・半導体表面、 １６・・・窒化シリコン膜、 １７・・・レジスト層、 １８・・・サイドエツチング、 １９・・・二層膜、 ２０・・・レジスト層の影となる領域、２１・・・多層
金属膜、 ２２・・・ソース電極、 ２３・・・ドレイン電極、 ２４・・・酸化シリコン膜、 ２５・・・側壁部の酸化シリコン膜、 ２６・・・掘）込み溝、 ２７・・・酸化シリコン膜、 ２８・・・側壁部の酸化シリコン膜、 ２９・・・アルミニウム、 ３０・・・掘υ込み溝に堆積したアルミニウム、３１・
・・ゲート電極、 ２１．・・・ゲート電極とノースを極および高濃度、＆
形半導体層の間隔、 ｈｇ・・・ゲート電極の淳み、 Ｈｐ−３０ＧＨ１での雑音指数、 ！、・・・ゲート長、 Ｗ、・・・ゲート幅、 ｆＴ・・・遮断周波数 特許出願人 日本電信電話株式会社 代理人 弁理士玉蟲久五部 （外２名）（ｄ） 第 １ 図 （ｄｌ 第 ２ 図 寸 → （ｊ） 第 ２ 図 ｂｙ （央ｍ） 第３図
的な製造方法を説明した図を示す。 第２図は本発明による電界効果トランジスタの製造方法
の一実施例を説明した図を示す。 第３図及び第４図は本発明による電界効果トランジスタ
の高周波性能′ｔ−説明する図を示す。 １・・・高抵抗半導体基板、 ２・・・外形半導体層。 ３・・・高濃度外形半導体層、 ４・・・エピタキシャル結晶層、 ５・・・ソース電極、 ６°゛・ドレイン電極、 ７・・・開口部、 ８・・・レジストバタン、 ９・・・能動層厚み、 １０・・・サイドエツチング、 １１・・・ゲート金属、 １２・・・横方向成長、 １３・・・ゲート電極、 １４・・・ソース・ゲート電極間隔、 １５・・・半導体表面、 １６・・・窒化シリコン膜、 １７・・・レジスト層、 １８・・・サイドエツチング、 １９・・・二層膜、 ２０・・・レジスト層の影となる領域、２１・・・多層
金属膜、 ２２・・・ソース電極、 ２３・・・ドレイン電極、 ２４・・・酸化シリコン膜、 ２５・・・側壁部の酸化シリコン膜、 ２６・・・掘）込み溝、 ２７・・・酸化シリコン膜、 ２８・・・側壁部の酸化シリコン膜、 ２９・・・アルミニウム、 ３０・・・掘υ込み溝に堆積したアルミニウム、３１・
・・ゲート電極、 ２１．・・・ゲート電極とノースを極および高濃度、＆
形半導体層の間隔、 ｈｇ・・・ゲート電極の淳み、 Ｈｐ−３０ＧＨ１での雑音指数、 ！、・・・ゲート長、 Ｗ、・・・ゲート幅、 ｆＴ・・・遮断周波数 特許出願人 日本電信電話株式会社 代理人 弁理士玉蟲久五部 （外２名）（ｄ） 第 １ 図 （ｄｌ 第 ２ 図 寸 → （ｊ） 第 ２ 図 ｂｙ （央ｍ） 第３図
Claims (1)
- 高抵抗半導体基板の主表面を含む一部領域に、最上層部
に高電子濃度の半導体層を含む少なくとも二層以上の層
から構成された半導体能動層を形成する工程と、この半
導体能動層を横切るように二層以上の膜からなりかつ最
下層部の側壁が上層部の側壁に対し内側に後退した構成
の多層膜を形成する工程と、この多層膜のうち最下層部
以外の部分を除去し最下層部の側壁に接した領域に少な
くとも二層以上の金属から構成され、その最下層部が前
記半導体能動層に対してオーミック接触を形成する金属
からなる多層金属膜を形成し、ソース電極、ドレイン電
極を形成する工程と、前記多層金属膜上でかつ、前記多
層膜の最下層部の対向する側壁に接した領域に第１の絶
縁膜を形成する工程と、前記多層膜の最下層部を除去し
、前記半導体能動層を露出させる工程と、この露出した
半導体能動層を前記第１の絶縁膜と多層金属膜とをマス
クとして、所定の厚みになるまで除去する工程と、前記
第１の絶縁膜、多層金属膜および半導体能動層の対向す
る側壁に接した部分に、第２の絶縁膜を形成する工程と
、露出した半導体能動層表面にこの半導体能動層とショ
ットキー接触をなす金属を形成し、ゲート電極を形成す
る工程とを含むことを特徴とする電界効果トランジスタ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211885A JPS6232661A (ja) | 1985-08-05 | 1985-08-05 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17211885A JPS6232661A (ja) | 1985-08-05 | 1985-08-05 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6232661A true JPS6232661A (ja) | 1987-02-12 |
| JPH0571135B2 JPH0571135B2 (ja) | 1993-10-06 |
Family
ID=15935887
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17211885A Granted JPS6232661A (ja) | 1985-08-05 | 1985-08-05 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232661A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213173A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置の製造方法 |
| US6145424A (en) * | 1995-11-20 | 2000-11-14 | Amada Company, Limited | Punching machine and method thereof |
-
1985
- 1985-08-05 JP JP17211885A patent/JPS6232661A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62213173A (ja) * | 1986-03-14 | 1987-09-19 | Hitachi Ltd | 半導体装置の製造方法 |
| US6145424A (en) * | 1995-11-20 | 2000-11-14 | Amada Company, Limited | Punching machine and method thereof |
| US7131362B1 (en) | 1995-11-20 | 2006-11-07 | Amada Company Limited | Punching machine and method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0571135B2 (ja) | 1993-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |