JPH0571135B2 - - Google Patents

Description

【発明の詳細な説明】 発明の分野 本発明は超高周波応用に適した電界効果トラン
ジスタの製造方法に関するものである。

先行技術の説明 超高周波用の電界効果トランジスタには、ゲー
ト長のサブミクロン化及び能動層となる結晶の高
品質化が重要であるため、EB露光等の微細露光
技術、エピタキシヤル結晶が用いられている。

第１図は従来のこの種の電界効果トランジスタ
の製造方法の一例を示したものである。第１図の
製造方法では高抵抗半導体基板１の上にたとえば
気相成長法等により電界効果トランジスタの能動
層となるｎ形半導体層２と電界効果トランジスタ
の寄生抵抗の削減のための高濃度ｎ形半導層３か
らなるエピタキシヤル結晶層４を成長する（第１
図ａ）。次にソース電極５、ドレイン電極６を公
知の方法により形成し（第１図ｂ）、前記エピタ
キシヤル結晶層４を横切つて0.5μｍ以下の開口部
７をもつストライプ状のレジストパタン８をEB
露光等の露光技術により形成し、このレジストパ
タンをマスクとして前記高濃度ｎ形半導層３およ
びｎ形半導体層２を等方的エツチング特性をもつ
エツチング方法により除去し、適当な能動層厚み
９とサイドエツチング１０を与え、次にゲート金
属１１を蒸着し（第１図ｃ）、レジストを溶剤に
より除去しゲート電極１３を形成する（第１図
ｄ）。

以上説明した従来の製造法は種々の欠点をも
つ。まずゲート長の短縮はEB露光等の露光技術
に依存しており0.3μｍ以下のゲート長は露光技術
のみでは実現が困難であることがあげられる。次
に第１図ｃに示したようにゲート長を短縮するた
めレジスト８の開口部７が小さくなると、ゲート
金属蒸着時にゲート金属１１の横方向成長１２に
より半導体表面に到達するゲート金属の量が制限
され、この結果、ゲート電極１３の厚みがうすく
略々三角形の形状になり（第１図ｄ）ゲート抵抗
が増え高周波特性の劣化をもたらすという欠点を
もつ。また能動層厚み９の制御とサイドエツチン
グ１０を同時に行なうため（第１図ｃ）、ゲート
電極１３と高濃度ｎ形半導体層３の距離を能動層
厚み９と独立に制御できないという欠点をもつ。
更に高周波特性向上のためにはソース・ゲート電
極間隔１４の短縮によるソース抵抗の低減が重要
であるが、この間隔の制御は露光技術の合わせ精
度に依存しており0.5μｍ以下の短縮は困難である
という欠点をもつ。

発明の目的 本発明の目的は以上のような従来の電界効果ト
ランジスタの製造方法の欠点を解決し、超高周波
応用に適した電界効果トランジスタの製造方法を
提供することにある。本発明の更に他の目的は、
ゲート電極とソース電極および高濃度ｎ形半導体
層の間隔l_sgを小とし、更にゲート長l_gを小とし、
ゲート電極の厚みh_gを大とし超高周波特性を改善
した電界効果トランジスタの製造方法を提供する
ことにある。

発明の構成 本発明はソース電極およびドレイン電極上に形
成した第１の絶縁膜によりゲート長の短縮にかか
わらず、ゲート電極の厚みを厚くすることを可能
とし、かつ半導体基板、ソース電極、ドレイン電
極および第１の絶縁膜の側壁に形成した第２の絶
縁膜によりソース・ゲート電極間隔、ドレイン・
ゲート電極間隔および高濃度ｎ形半導体層とゲー
ト電極間隔の制御とゲート長の短縮を同時に可能
とすることを最も主要な特徴とする。従来の技術
とは、EB露光等の微細な露光技術を用いずに、
0.3μｍ以下のゲート長を有し、かつ従来のゲート
電極厚みに比べて厚いゲート電極形成を可能に
し、またゲート電極とソース電極、ドレイン電極
および高濃度ｎ形半導体層との間隔を微細な露光
技術を用いずに短縮することが可能な点が異な
る。

実施例の説明 第２図は本発明による電界効果トランジスタの
製造方法の一実施例を示したもので、GaAsなど
の高抵抗半導体基板１の上にたとえば気相成長法
等により電界効果トランジスタの能動層となるた
とえばキヤリア濃度１〜３×10¹⁷cm^-5、厚さ0.2μ
ｍ程度のｎ形半導体層２と電界効果トランジスタ
の寄生抵抗の削減のためのたとえばキヤリア濃度
10¹⁸cm^-3以上で厚さ0.1〜0.3μｍ程度の高濃度ｎ形
半導体層３からなるエピタキシヤル結晶層４を形
成する（第２図ａ）。次に半導体表面１５の全面
にたとえばプラズマCVD法によりたとえば窒化
シリコン膜１６を0.5〜1.5μｍ程度の厚さに堆積
し、次にレジスト層１７をこの窒化シリコン膜１
６の全面に塗布し、公知の方法により前記エピタ
キシヤル結晶層４を横切るようにパターニング
し、このレジスト層１７をマスクとしてたとえば
CF₄等のフロン系ガスを用いた反応性イオンエツ
チング（RIE）により前記窒化シリコン膜１６に
0.1μｍ程度のサイドエツチング１８を入れて二層
膜１９を形成する（第２図ｂ）。次に前記高濃度
ｎ形半導体層３に対してオーミツク接触となる金
属層（0.1〜0.3μｍの厚さ）、たとえば金ゲルマニ
ウム合金およびニツケル、更に以降の工程のエツ
チングマスクとなる金属層（0.1〜0.3μｍの厚さ）
たとえばチタンおよびニツケル等からなる多層金
属膜２１を、たとえばプラネタリ式の試料面回転
機構をもつ蒸着法により、レジスト層１７の影と
なる領域２０を含む全面に形成した後に、前記レ
ジスト層１７を溶剤により除去することにより、
前記半導体表面１５に接する部分のみに前記多層
金属膜２１を残してその他の部分の多層金属膜を
除去し、ソース電極２２、ドレイン電極２３を形
成する（第２図ｃ）。次に第１の絶縁膜としてた
とえばスパツタ法により酸化シリコン膜２４をた
とえば厚さ0.2〜0.5μｍ全面に形成し（第２図
ｄ）、次に異方性エツチング特性をもつエツチン
グ法たとえばRIE等により、この酸化シリコン膜
２４をエツチングする。このとき前記窒化シリコ
ン膜１６の側壁に付着した酸化シリコン膜２５の
深さ方向の厚みがその他の部分に比べて厚いので
この側壁に付着した酸化シリコン膜２５のみが残
る。この酸化シリコン膜２５はたとえば厚さt₁は
0.2〜0.5μｍ、高さh₁は0.3〜0.9μｍとなる（第２
図ｅ）。次にRIEあるいはプラズマエツチングに
より前記窒化シリコン膜１６を除去し高濃度ｎ形
半導体層２を露出させ、次にこの露出した高濃度
ｎ形半導体層２を異方性エツチング特性をもつエ
ツチング方法たとえばBCl₃等の塩素系ガスのRIE
を用いてエツチングし掘り込み溝２６を形成しｎ
形半導体層２を露出させる。このとき前記酸化シ
リコン膜２５およびチタン、ニツケル金属層によ
りソース電極２２、ドレイン電極２３の端および
表面は保護される（第２図ｆ）。次に第２の絶縁
膜としてたとえばプラズマCVD法による酸化シ
リコン膜２７をたとえば厚さ0.1〜0.4μｍ全面に
形成し（第２図ｇ）、次に異方性エツチング特性
をもつエツチング方法たとえばRIE等により、こ
の酸化シリコン膜２７をエツチングする。このと
き前記エピタキシヤル結晶層４、多層金属膜２
１、酸化シリコン膜２５の側壁に付着した酸化シ
リコン膜２８の深さ方向の厚みが他の部分に比べ
て厚いのでこの側壁に付着した酸化シリコン膜２
８のみが残る。この酸化シリコン膜２８はたとえ
ば厚さt₂0.1〜0.4μｍ、高さh₂0.6〜1.8μｍとなる
（第２図ｈ）。次に前記ｎ形半導体層２とシヨツト
キー接触を形成する金属たとえばアルミニウム２
９をたとえばスパツタ法等により全面に前記掘り
込み溝２６が平坦化される程度の十分な厚さたと
えば0.5〜1.0μｍ程度堆積し（第２図ｉ）、次にた
とえばイオンミーリング等によりこのアルミニウ
ム２９をエツチングする。このとき前記掘り込み
溝２６に堆積したアルミニウム３０の深さ方向の
厚みが他の部分に比べて厚いのでこの部分のアル
ミニウム３０のみが残りゲート電極３１が形成さ
れる（第２図ｊ）。ゲート電極の厚さh_gは前記第
１の絶縁膜である酸化シリコン膜２５により、前
記掘り込み溝２６の深さとソース電極２２あるい
はドレイン電極２５の厚さの和の厚さよりほぼこ
の酸化シリコン膜２５の厚さの分だけ厚くでき、
たとえば0.6〜1.8μｍ程度になる。またゲート電
極の長さl_gは掘り込み溝２６の長さに対して第２
の絶縁膜である酸化シリコン膜２８の厚さの分だ
け短かくなりたとえば掘り込み溝２６の長さを
1.0μｍ程度とすると0.1〜0.8μｍ程度になる。

以上説明したように本発明の電界効果トランジ
スタ製造法によれば、第２図ｊに示したようにゲ
ート電極３１がソース電極２２、ドレイン電極２
３、および高濃度ｎ形半導体層３に対して酸化シ
リコン膜２８を介して自己整合的に形成されるた
め、ゲート電極３１とソース電極２２および高濃
度ｎ形半導体層３の間隔を掘り込み溝２６の深さ
に関係なく制御性良く極めて小さくすることがで
き、ソース抵抗を下げることが可能である。更に
ゲート電極３１の厚さは酸化シリコン膜２４によ
り掘り込み溝２６の深さとソース電極２２あるい
はドレイン電極２３の厚さに依存せず任意に厚く
することができ、ゲート抵抗を下げることが可能
である。またゲート電極３１の長さは最初にパタ
ーニングしたレジスト層１７（第２図ｂ）の長さ
に比べ、サイドエツチング１８（第２図ｂ）、お
よび酸化シリコン膜２８（第２図ｈ）の厚みt₂の
分だけ縮小されるため極めて短かいゲート長を
EB露光等の微細な露光技術を用いずに実現可能
である。

効果の説明 上述の方法を用いて製作した電界効果トランジ
スタの高周波性能を第３図、第４図に示す。

第３図はゲート電極３１とソース電極２２およ
び高濃度ｎ形半導体層３の間隔l_sgに対する30GHz
の雑音指数NFの関係を調べた実験結果である。
又、この実験ではゲート電極３１の厚みh_gを0.5μ
ｍと20μｍとし、ゲート長l_g：0.3μｍ、ゲート幅
W_g：100μｍとしている。この結果から、l_sgが短
かく、h_gが厚い程NFが改善することがわかり、
l_sg＝0.1μｍ、h_g＝2.0μｍで従来の雑音指数NFに
比べほぼ１〜2dB程度改善する。次に第４図はl_sg
＝0.1μｍ、h_g＝2.0μｍ、0.5μｍ、W_g＝100μｍとし
ゲート長l_gに対する30GHzの雑音指数NFおよび
遮断周波数_Tの関係を調べた実験結果である。こ
の結果からl_gが短かく、h_gが厚い程雑音指数NF
が改善し、l_g＝0.1μｍ、h_g＝20μｍで従来のNFに
比べ２〜3dB程度改善する。又、_Tはl_g＝0.1μｍ
とすることにより、50〜60GHzの改善が生じる。

以上まとめると、本発明によりl_sg＝0.1μｍ、h_g
＝2.0μｍ、l_g＝0.1μｍをもつ電界効果トランジス
タを製作することにより、30GHzのNF1dB、_T
90GHzという高周波性能を得ることができる。

【図面の簡単な説明】

第１図は従来の超高周波用電界効果トランジス
タの代表的な製造方法を説明した図を示す。第２
図は本発明による電界効果トランジスタの製造方
法の一実施例を説明した図を示す。第３図及び第
４図は本発明による電界効果トランジスタの高周
波性能を説明する図を示す。 １……高抵抗半導体基板、２……ｎ形半導体
層、３……高濃度ｎ形半導体層、４……エピタキ
シヤル結晶層、５……ソース電極、６……ドレイ
ン電極、７……開口部、８……レジストパタン、
９……能動層厚み、１０……サイドエツチング、
１１……ゲート金属、１２……横方向成長、１３
……ゲート電極、１４……ソース・ゲート電極間
隔、１５……半導体表面、１６……窒化シリコン
膜、１７……レジスト層、１８……サイドエツチ
ング、１９……二層膜、２０……レジスト層の影
となる領域、２１……多層金属膜、２２……ソー
ス電極、２３……ドレイン電極、２４……酸化シ
リコン膜、２５……側壁部の酸化シリコン膜、２
６……掘り込み溝、２７……酸化シリコン膜、２
８……側壁部の酸化シリコン膜、２９……アルミ
ニウム、３０……掘り込み溝に堆積したアルミニ
ウム、３１……ゲート電極、l_sg……ゲート電極
とソース電極および高濃度ｎ形半導体層の間隔、
h_g……ゲート電極の厚み、NF……30GHzでの雑
音指数、l_g……ゲート長、W_g……ゲート幅、_T…
…遮断周波数。

Claims (1)

【特許請求の範囲】
1. １ 高抵抗半導体基板の主表面を含む一部領域
   に、最上層部に高電子濃度の半導体層を含む少な
   くとも二層以上の層から構成された半導体能動層
   を形成する工程と、この半導体能動層を横切るよ
   うに二層以上の膜からなりかつ最下層部の側壁が
   上層部の側壁に対し内側に後退した構成の多層膜
   を形成する工程と、この多層膜のうち最下層部以
   外の部分を除去し最下層部の側壁に接した領域に
   少なくとも二層以上の金属から構成され、その最
   下層部が前記半導体能動層に対してオーミツク接
   触を形成する金属からなる多層金属膜を形成し、
   ソース電極、ドレイン電極を形成する工程と、前
   記ソース電極、ドレイン電極上でかつ、前記多層
   膜の最下層部の対向する側壁に接した領域に第１
   の絶縁膜を形成する工程と、前記多層膜の最下層
   部を除去し、前記半導体能動層を露出させる工程
   と、この露出した半導体能動層を前記第１の絶縁
   膜と多層金属膜とをマスクとして、所定の厚みに
   なるまで除去する工程と、前記第１の絶縁膜、多
   層金属膜および半導体能動層の対向する側壁に接
   した部分に、第２の絶縁膜を形成する工程と、露
   出した半導体能動層表面にこの半導体能動層とシ
   ヨツトキー接触をなす金属を形成し、ゲート電極
   を形成する工程とを含むことを特徴とする電界効
   果トランジスタの製造方法。