JPH05218090A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH05218090A JPH05218090A JP4618992A JP4618992A JPH05218090A JP H05218090 A JPH05218090 A JP H05218090A JP 4618992 A JP4618992 A JP 4618992A JP 4618992 A JP4618992 A JP 4618992A JP H05218090 A JPH05218090 A JP H05218090A
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Abstract
(57)【要約】 （修正有）
【目的】 マイクロ波増幅用の電界効果トランジスタに
おいて、ゲ−ト・ドレイン間耐圧を高め、ゲ−ト・ドレ
イン間容量の増大を防止すること。 【構成】 GaAs基板１上に第１の絶縁膜２、第２の絶縁
膜３及び第１のリセス領域を形成するための開口部をパ
タ−ニングしたレジスト層４を形成し(工程Ａ)、このレ
ジスト層４をマスクとして第２の絶縁膜３及び第１の絶
縁膜２をエッチングした後、第１のリセス領域５を形成
する(工程Ｂ)。上記レジスト層４を除去した後、第１の
リセス領域のソ−ス電極側にオフセットするようにレジ
スト層６に開口部を設け(工程Ｃ)、所望のピンチオフ電
圧あるいはドレイン飽和電流が得られるように第２のリ
セス領域７を形成し(工程Ｄ)、次に、ウエットエッチン
グにより第１の絶縁膜２をサイドエッチングした後、ゲ
−ト金属を蒸着し、レジスト層６を利用してリフトオフ
法によりゲ−ト電極８を形成する(工程Ｅ)。
おいて、ゲ−ト・ドレイン間耐圧を高め、ゲ−ト・ドレ
イン間容量の増大を防止すること。 【構成】 GaAs基板１上に第１の絶縁膜２、第２の絶縁
膜３及び第１のリセス領域を形成するための開口部をパ
タ−ニングしたレジスト層４を形成し(工程Ａ)、このレ
ジスト層４をマスクとして第２の絶縁膜３及び第１の絶
縁膜２をエッチングした後、第１のリセス領域５を形成
する(工程Ｂ)。上記レジスト層４を除去した後、第１の
リセス領域のソ−ス電極側にオフセットするようにレジ
スト層６に開口部を設け(工程Ｃ)、所望のピンチオフ電
圧あるいはドレイン飽和電流が得られるように第２のリ
セス領域７を形成し(工程Ｄ)、次に、ウエットエッチン
グにより第１の絶縁膜２をサイドエッチングした後、ゲ
−ト金属を蒸着し、レジスト層６を利用してリフトオフ
法によりゲ−ト電極８を形成する(工程Ｅ)。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果トランジスタ
の製造方法に関し、特に、マイクロ波増幅用の化合物電
界効果トランジスタの製造方法に関する。
の製造方法に関し、特に、マイクロ波増幅用の化合物電
界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】マイクロ波増幅用のガリウム砒素電界効
果トランジスタ(GaAs FET)及びヘテロ接合型電界効果ト
ランジスタ(HJ FET)において、そのマイクロ波特性を向
上させるために、ゲ−ト長(Lg)の短縮並びにソ−ス抵抗
(Rs)、ゲ−ト抵抗(Rg)の低減等が重要である。このうち
ゲ−ト長(Lg)の短縮は、特に重要であるけれども、この
ゲ−ト長(Lg)の短縮に伴いゲ−ト抵抗(Rg)が増加すると
いう欠点が生ずる。
果トランジスタ(GaAs FET)及びヘテロ接合型電界効果ト
ランジスタ(HJ FET)において、そのマイクロ波特性を向
上させるために、ゲ−ト長(Lg)の短縮並びにソ−ス抵抗
(Rs)、ゲ−ト抵抗(Rg)の低減等が重要である。このうち
ゲ−ト長(Lg)の短縮は、特に重要であるけれども、この
ゲ−ト長(Lg)の短縮に伴いゲ−ト抵抗(Rg)が増加すると
いう欠点が生ずる。
【０００３】そこで、最近、ゲ−ト抵抗(Rg)の増大を防
止するため、マッシュル−ム型（あるいはＴ型）ゲ−ト
の採用が提案され、実用化されている。このマッシュル
−ム型ゲ−ト構造の従来の一例を図２に示す。図２は、
この従来例の断面図であって、これは、マッシュル−ム
型のゲ−ト電極８をもつ構造のものである。また、ソ−
ス抵抗(Rs)の低減のため、通常、図２に示すようなリセ
ス構造が採用されている。なお、図２において、１はGa
As基板である。
止するため、マッシュル−ム型（あるいはＴ型）ゲ−ト
の採用が提案され、実用化されている。このマッシュル
−ム型ゲ−ト構造の従来の一例を図２に示す。図２は、
この従来例の断面図であって、これは、マッシュル−ム
型のゲ−ト電極８をもつ構造のものである。また、ソ−
ス抵抗(Rs)の低減のため、通常、図２に示すようなリセ
ス構造が採用されている。なお、図２において、１はGa
As基板である。
【０００４】そして、図２に示すマッシュル−ム型ゲ−
ト構造のものを形成する手段としては、種々の方法が知
られているが、このうち、電子ビ−ム直描法(EB直描法)
を利用し、リフトオフ法によりゲ−ト形成を行う方法が
加工性の点で有利であるので、よく使用されている。
ト構造のものを形成する手段としては、種々の方法が知
られているが、このうち、電子ビ−ム直描法(EB直描法)
を利用し、リフトオフ法によりゲ−ト形成を行う方法が
加工性の点で有利であるので、よく使用されている。
【０００５】
【発明が解決しようとする課題】しかしながら、図２に
示す従来例では、リセス幅は抑えられ、ソ−ス抵抗(Rs)
の低減及びｇｍ向上には有利であるけれども、特にヘテ
ロ接合型電界効果トランジスタ(HJ FET)では、半導体層
表面がｎ+-GaAs層(通常は1×1018ｃｍ-3以上)であるた
め、リセス幅が狭い程ゲ−トリ−ク電流が増大し、換言
すれば、ゲ−ト耐圧が低下し、また、ゲ−ト・ドレイン
間容量(Cgd)の増大をもたらすという欠点を有する。
示す従来例では、リセス幅は抑えられ、ソ−ス抵抗(Rs)
の低減及びｇｍ向上には有利であるけれども、特にヘテ
ロ接合型電界効果トランジスタ(HJ FET)では、半導体層
表面がｎ+-GaAs層(通常は1×1018ｃｍ-3以上)であるた
め、リセス幅が狭い程ゲ−トリ−ク電流が増大し、換言
すれば、ゲ−ト耐圧が低下し、また、ゲ−ト・ドレイン
間容量(Cgd)の増大をもたらすという欠点を有する。
【０００６】このため、低ソ−ス抵抗(低Rs)及び高ｇｍ
により、必ずしも期待できる程にはマイクロ波特性が改
善されない。これは、特に高電力増幅用の場合、ゲ−ト
耐圧及びドレイン耐圧の点で問題となる。このゲ−ト耐
圧及びドレイン耐圧の向上のためには、リセス内でのオ
フセット構造が考えられるが、これでは、マッシュル−
ム型ゲ−ト構造とする場合、その形成が困難であるとい
う難点を有している。
により、必ずしも期待できる程にはマイクロ波特性が改
善されない。これは、特に高電力増幅用の場合、ゲ−ト
耐圧及びドレイン耐圧の点で問題となる。このゲ−ト耐
圧及びドレイン耐圧の向上のためには、リセス内でのオ
フセット構造が考えられるが、これでは、マッシュル−
ム型ゲ−ト構造とする場合、その形成が困難であるとい
う難点を有している。
【０００７】そこで、本発明は、上記問題点、欠点を解
消する電界効果トランジスタの製造方法を提供すること
を目的とし、詳細には、マイクロ波増幅用の電界効果ト
ランジスタにおいて、ゲ−ト・ドレイン間耐圧及びゲ−
ト・ドレイン間容量の増大を防止する電界効果トランジ
スタの製造方法を提供することを目的とする。
消する電界効果トランジスタの製造方法を提供すること
を目的とし、詳細には、マイクロ波増幅用の電界効果ト
ランジスタにおいて、ゲ−ト・ドレイン間耐圧及びゲ−
ト・ドレイン間容量の増大を防止する電界効果トランジ
スタの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】そして、本発明は、リセ
ス形成及びゲ−ト電極形成において、第１のリセス領域
を形成した後、ソ−ス側にオフセットを設けてレジスト
の開口部を設け、第２のリセス領域を形成し、その後、
このレジストを用いてリフトオフ法によりゲ−ト電極を
形成することを特徴とするものであり、これによって上
記目的を達成したものである。
ス形成及びゲ−ト電極形成において、第１のリセス領域
を形成した後、ソ−ス側にオフセットを設けてレジスト
の開口部を設け、第２のリセス領域を形成し、その後、
このレジストを用いてリフトオフ法によりゲ−ト電極を
形成することを特徴とするものであり、これによって上
記目的を達成したものである。
【０００９】即ち、本発明は、(1) 化合物半導体基板表
面に第１の絶縁膜、第２の絶縁膜及び第１のフォトレジ
スト膜を形成する工程、(2) 所要パタ−ンに形成した前
記第１のフォトレジスト膜をマスクとし、前記第１及び
第２の絶縁膜をエッチングした後、第１のリセスを形成
する工程、(3) 前記第１のリセスのソ−ス側の端を露出
するように開口部を設けた第２のフォトレジスト膜を形
成する工程、(4) 前記第２のフォトレジスト膜をマスク
とし、第２のリセスを形成する工程、(5) 前記第２のフ
ォトレジスト膜を用いたリフトオフ法によりゲ−ト電極
を形成する工程、を含むことを特徴とする電界効果トラ
ンジスタの製造方法を要旨とするものである。
面に第１の絶縁膜、第２の絶縁膜及び第１のフォトレジ
スト膜を形成する工程、(2) 所要パタ−ンに形成した前
記第１のフォトレジスト膜をマスクとし、前記第１及び
第２の絶縁膜をエッチングした後、第１のリセスを形成
する工程、(3) 前記第１のリセスのソ−ス側の端を露出
するように開口部を設けた第２のフォトレジスト膜を形
成する工程、(4) 前記第２のフォトレジスト膜をマスク
とし、第２のリセスを形成する工程、(5) 前記第２のフ
ォトレジスト膜を用いたリフトオフ法によりゲ−ト電極
を形成する工程、を含むことを特徴とする電界効果トラ
ンジスタの製造方法を要旨とするものである。
【００１０】
【実施例】以下、本発明の実施例を図１に基づいて詳細
に説明する。図１は、本発明の実施例を示す工程順断面
図であって、まず、工程Ａに示すように、活性領域が形
成された後のGaAs基板１上に第１の絶縁膜２、第２の絶
縁膜３及び第１のリセス領域を形成するための開口部を
パタ−ニングしたレジスト層４を形成する。
に説明する。図１は、本発明の実施例を示す工程順断面
図であって、まず、工程Ａに示すように、活性領域が形
成された後のGaAs基板１上に第１の絶縁膜２、第２の絶
縁膜３及び第１のリセス領域を形成するための開口部を
パタ−ニングしたレジスト層４を形成する。
【００１１】ヘテロ接合型電界効果トランジスタ(HJ FE
T)を例に挙げて、この工程Ａを更に具体的に説明する
と、GaAs基板１の最表面層は、通常、2〜3×1018ｃ
ｍ-3、1000オングストロ−ム程度のｎ+-GaAs層を有する
ものとする。そして、第１の絶縁膜２としてSiO2膜を用
い、このSiO2膜を2000オングストロ−ム程度に形成し、
また、第２の絶縁膜３としてSiN膜を使用し、これを100
0オングストロ−ム程度に形成する。
T)を例に挙げて、この工程Ａを更に具体的に説明する
と、GaAs基板１の最表面層は、通常、2〜3×1018ｃ
ｍ-3、1000オングストロ−ム程度のｎ+-GaAs層を有する
ものとする。そして、第１の絶縁膜２としてSiO2膜を用
い、このSiO2膜を2000オングストロ−ム程度に形成し、
また、第２の絶縁膜３としてSiN膜を使用し、これを100
0オングストロ−ム程度に形成する。
【００１２】次に、工程Ｂに示すように、レジスト層４
をマスクとして第２の絶縁膜(SiN膜)３及び第１の絶縁
膜(SiO2)２をエッチングした後、第１のリセス領域５を
形成する。この場合、リセス深さとして900オングスト
ロ−ム程度にする。上記レジスト層４を除去した後、工
程Ｃに示すように、第１のリセス領域の一方向（通常は
ソ−ス電極側）にオフセットするようにレジスト層６に
開口部を設ける。この場合、電子ビ−ム直描法(EB直描
法)を用いることにより、位置合せについては、実用上
問題がないレベルにすることができる。
をマスクとして第２の絶縁膜(SiN膜)３及び第１の絶縁
膜(SiO2)２をエッチングした後、第１のリセス領域５を
形成する。この場合、リセス深さとして900オングスト
ロ−ム程度にする。上記レジスト層４を除去した後、工
程Ｃに示すように、第１のリセス領域の一方向（通常は
ソ−ス電極側）にオフセットするようにレジスト層６に
開口部を設ける。この場合、電子ビ−ム直描法(EB直描
法)を用いることにより、位置合せについては、実用上
問題がないレベルにすることができる。
【００１３】その後、工程Ｄに示すように、所望のピン
チオフ電圧(Vp)あるいはドレイン飽和電流(ＩDSS)が得
られるように第２のリセス領域７を形成し、次に、ウエ
ットエッチングにより第１の絶縁膜(SiO2)２をサイドエ
ッチングした後、ゲ−ト金属(例えばTi-Al、Ni-Al等)を
蒸着し、レジスト層６を利用し、リフトオフ法によりゲ
−ト電極８を形成する（工程Ｅ）。この形成法によるゲ
−ト長(Lg)は、レジスト層６のパタ−ン及び第２の絶縁
膜(SiN膜)３により決定され、工程Ｅに示すようなゲ−
ト形状が得られる。
チオフ電圧(Vp)あるいはドレイン飽和電流(ＩDSS)が得
られるように第２のリセス領域７を形成し、次に、ウエ
ットエッチングにより第１の絶縁膜(SiO2)２をサイドエ
ッチングした後、ゲ−ト金属(例えばTi-Al、Ni-Al等)を
蒸着し、レジスト層６を利用し、リフトオフ法によりゲ
−ト電極８を形成する（工程Ｅ）。この形成法によるゲ
−ト長(Lg)は、レジスト層６のパタ−ン及び第２の絶縁
膜(SiN膜)３により決定され、工程Ｅに示すようなゲ−
ト形状が得られる。
【００１４】この実施例による方法によれば、ゲ−ト電
極８は、リセス内にてオフセットされた構造とすること
が可能となる。例えば、図２の従来例では、リセス幅
（ゲ−ト電極とリセス端）は、高ｇｍを得るためには0.
05μｍ程度が必要であり、この場合、ヘテロ接合型電界
効果トランジスタ(HJ FET)では、ゲ−ト・ドレイン間耐
圧(BVgd)は、４Ｖ程度しか得られない。一方、この実施
例による方法では、ソ−ス側のリセス幅を0.05μｍと
し、ドレイン側のリセス幅を0.2〜0.3μｍとすることが
可能であり、ゲ−ト・ドレイン間耐圧(BVgd)を10Ｖ以上
とすることができる。
極８は、リセス内にてオフセットされた構造とすること
が可能となる。例えば、図２の従来例では、リセス幅
（ゲ−ト電極とリセス端）は、高ｇｍを得るためには0.
05μｍ程度が必要であり、この場合、ヘテロ接合型電界
効果トランジスタ(HJ FET)では、ゲ−ト・ドレイン間耐
圧(BVgd)は、４Ｖ程度しか得られない。一方、この実施
例による方法では、ソ−ス側のリセス幅を0.05μｍと
し、ドレイン側のリセス幅を0.2〜0.3μｍとすることが
可能であり、ゲ−ト・ドレイン間耐圧(BVgd)を10Ｖ以上
とすることができる。
【００１５】また、この実施例による方法では、ゲ−ト
断面積を大きくすることができ、ゲ−ト抵抗(Rg)は、マ
ッシュル−ム型ゲ−トと比較し、増大しない。更に、ゲ
−ト金属の蒸着前に第１の絶縁膜をサイドエッチさせる
ことにより、ゲ−ト電極ひさし部下部のゲ−ト・ソ−ス
間の寄生容量を低減可能であり、実用上問題とはならな
いし、また、ゲ−ト・ドレイン間容量(Cgd)は、オフセ
ツト構造により低減されている。
断面積を大きくすることができ、ゲ−ト抵抗(Rg)は、マ
ッシュル−ム型ゲ−トと比較し、増大しない。更に、ゲ
−ト金属の蒸着前に第１の絶縁膜をサイドエッチさせる
ことにより、ゲ−ト電極ひさし部下部のゲ−ト・ソ−ス
間の寄生容量を低減可能であり、実用上問題とはならな
いし、また、ゲ−ト・ドレイン間容量(Cgd)は、オフセ
ツト構造により低減されている。
【００１６】
【発明の効果】本発明は、以上詳記したとおり、第１の
リセス領域を形成した後、オフセット構造として第２の
リセス領域を形成し、かつ、第１のリセス領域形成時に
マスクとした絶縁膜をレジストの開口部に露出したまま
ゲ−ト電極をリフトオフ法により形成することにより、
断面積の大きなゲ−ト電極を形成することが可能であ
り、ゲ−ト抵抗(Rg)、ソ−ス抵抗(Rs)の増大を抑え、か
つ、ゲ−ト・ドレイン間耐圧(BVgd)、ゲ−ト・ドレイン
間容量(Cgd) の増加によるマイクロ波特性の劣化を抑制
することが可能な電界効果トランジスタを提供すること
ができる。
リセス領域を形成した後、オフセット構造として第２の
リセス領域を形成し、かつ、第１のリセス領域形成時に
マスクとした絶縁膜をレジストの開口部に露出したまま
ゲ−ト電極をリフトオフ法により形成することにより、
断面積の大きなゲ−ト電極を形成することが可能であ
り、ゲ−ト抵抗(Rg)、ソ−ス抵抗(Rs)の増大を抑え、か
つ、ゲ−ト・ドレイン間耐圧(BVgd)、ゲ−ト・ドレイン
間容量(Cgd) の増加によるマイクロ波特性の劣化を抑制
することが可能な電界効果トランジスタを提供すること
ができる。
【図１】本発明の実施例を示す工程順断面図である。
【図２】従来例を示す断面図である。
１ GaAs基板 ２ 第１の絶縁膜 ３ 第２の絶縁膜 ４ レジスト層 ５ 第１のリセス領域 ６ レジスト層 ７ 第２のリセス領域 ８ ゲ−ト電極
Claims (1)
- 【請求項１】 (1) 化合物半導体基板表面に第１の絶縁
膜、第２の絶縁膜及び第１のフォトレジスト膜を形成す
る工程、(2) 所要パタ−ンに形成した前記第１のフォト
レジスト膜をマスクとし、前記第１及び第２の絶縁膜を
エッチングした後、第１のリセスを形成する工程、(3)
前記第１のリセスのソ−ス側の端を露出するように開口
部を設けた第２のフォトレジスト膜を形成する工程、
(4) 前記第２のフォトレジスト膜をマスクとし、第２の
リセスを形成する工程、(5) 前記第２のフォトレジスト
膜を用いたリフトオフ法によりゲ−ト電極を形成する工
程、を含むことを特徴とする電界効果トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4618992A JPH05218090A (ja) | 1992-01-31 | 1992-01-31 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4618992A JPH05218090A (ja) | 1992-01-31 | 1992-01-31 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218090A true JPH05218090A (ja) | 1993-08-27 |
Family
ID=12740104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4618992A Pending JPH05218090A (ja) | 1992-01-31 | 1992-01-31 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218090A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288304A (ja) * | 1995-04-14 | 1996-11-01 | Nec Corp | 電界効果トランジスタの製造方法 |
| KR20210062551A (ko) * | 2019-11-20 | 2021-05-31 | 네이셔널 치아오 텅 유니버시티 | 2 단계 포토리소그래피를 이용하여 짧은 게이트 길이를 갖는 트랜지스터를 제조하는 방법 |
-
1992
- 1992-01-31 JP JP4618992A patent/JPH05218090A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288304A (ja) * | 1995-04-14 | 1996-11-01 | Nec Corp | 電界効果トランジスタの製造方法 |
| KR20210062551A (ko) * | 2019-11-20 | 2021-05-31 | 네이셔널 치아오 텅 유니버시티 | 2 단계 포토리소그래피를 이용하여 짧은 게이트 길이를 갖는 트랜지스터를 제조하는 방법 |
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