JPS62115782A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS62115782A JPS62115782A JP25466485A JP25466485A JPS62115782A JP S62115782 A JPS62115782 A JP S62115782A JP 25466485 A JP25466485 A JP 25466485A JP 25466485 A JP25466485 A JP 25466485A JP S62115782 A JPS62115782 A JP S62115782A
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- JP
- Japan
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- gate electrode
- electrode
- carrier concentration
- silicon oxide
- high carrier
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体装置、特にンヨ・ノトキタート型
電界効果トランジスタ（ＭＥＳＦＥＴ）を有する半導体
装置の製造方法に関する。
電界効果トランジスタ（ＭＥＳＦＥＴ）を有する半導体
装置の製造方法に関する。
マイクロ波通信等の高周波用素子として、ＧａＡｓ等の
化合物半導体を用いたＭＥ Ｓ Ｆ ＥＴが採用されて
いる。このＭＥ Ｓ Ｆ ＥＴは低雑音性、高速性に優
れているが、これらの特性を更に高める方法としてゲー
ト長を短くして相互コンダクタンスｇ、を高くし、ゲー
ト・ソース間寄生容量を減少させ、更にゲート・ソース
間寄生直列抵抗を小さくすること等が考えられる。
化合物半導体を用いたＭＥ Ｓ Ｆ ＥＴが採用されて
いる。このＭＥ Ｓ Ｆ ＥＴは低雑音性、高速性に優
れているが、これらの特性を更に高める方法としてゲー
ト長を短くして相互コンダクタンスｇ、を高くし、ゲー
ト・ソース間寄生容量を減少させ、更にゲート・ソース
間寄生直列抵抗を小さくすること等が考えられる。
このため、従来ではゲート長を短縮するためには、微細
寸法に適したりソグラフィ技術、例えば電子線を用いた
直接描画方法、遠紫外線露光技術等を採用している。ま
た、寄生直列抵抗低減のためには、第２図に示すように
ゲート電極２３を挟んで配置されるソース・ドレインの
オーミック接触覚ｆｆ１２６．２７下に、イオン注入技
術や選択結晶成長技術によりＮ型高キャリア濃度層２４
，２５を配設する構造が提案されている。図中、２２は
半絶縁性基板２１に形成したＮ型活性層、２８はパッシ
ベーション層である。
寸法に適したりソグラフィ技術、例えば電子線を用いた
直接描画方法、遠紫外線露光技術等を採用している。ま
た、寄生直列抵抗低減のためには、第２図に示すように
ゲート電極２３を挟んで配置されるソース・ドレインの
オーミック接触覚ｆｆ１２６．２７下に、イオン注入技
術や選択結晶成長技術によりＮ型高キャリア濃度層２４
，２５を配設する構造が提案されている。図中、２２は
半絶縁性基板２１に形成したＮ型活性層、２８はパッシ
ベーション層である。
上述した従来のＭＥＳＦＥＴでは比較的良好な結果が得
られるものの、この効果を更に向上するためにはゲート
電極２３とソース・ドレイン電極２６．２７間の距離、
更に言えばゲート電極２３とソース・ドレインの各Ｎ型
高キャリア濃度層２４．２５との距離を更に小さく、好
ましくは０．２〜０．３μｍ程度の寸法にまで低減する
ことが必要とされる。
られるものの、この効果を更に向上するためにはゲート
電極２３とソース・ドレイン電極２６．２７間の距離、
更に言えばゲート電極２３とソース・ドレインの各Ｎ型
高キャリア濃度層２４．２５との距離を更に小さく、好
ましくは０．２〜０．３μｍ程度の寸法にまで低減する
ことが必要とされる。
しかしながら、従来のりソグラフィ技術をそのまま利用
してゲート電極やＮ型高キャリア濃度層をパターン形成
する方法では、リソグラフィ技術の分解能の限界によっ
て微細なゲート長のゲート電極を形成することや、ゲー
ト電極と高キャリア濃度層とを形成するためにこのよう
な０．２〜０．３μｍの寸法精度でパターンの重ね合わ
せ等を行うことは極めて困難であり、要求されるような
寸法精度でのＭＥＳＦＥＴを形成することは不可能に近
いものとなっている。
してゲート電極やＮ型高キャリア濃度層をパターン形成
する方法では、リソグラフィ技術の分解能の限界によっ
て微細なゲート長のゲート電極を形成することや、ゲー
ト電極と高キャリア濃度層とを形成するためにこのよう
な０．２〜０．３μｍの寸法精度でパターンの重ね合わ
せ等を行うことは極めて困難であり、要求されるような
寸法精度でのＭＥＳＦＥＴを形成することは不可能に近
いものとなっている。
本発明の半導体装置の製造方法は、ゲート電極の微細化
とともにゲート電極とソース・ドレイン層との間の寸法
を０．２〜０．３μｍ程度に低減することを可能とし、
これにより低雑音性及び高速性の各特性の向上を図るよ
うにしたＭＥ Ｓ Ｆ ＥＴの製造を実現するものであ
る。
とともにゲート電極とソース・ドレイン層との間の寸法
を０．２〜０．３μｍ程度に低減することを可能とし、
これにより低雑音性及び高速性の各特性の向上を図るよ
うにしたＭＥ Ｓ Ｆ ＥＴの製造を実現するものであ
る。
本発明の製造方法は、ゲート電極相当箇所に仮の電極を
形成し、この仮電極をマスクにしてソース・ドレイン位
置に夫々Ｎ型高キャリア濃度層を形成する工程と、仮電
極を除去した後全面に絶縁膜を被着する工程と、この絶
縁膜を異方性エツチングして前記Ｎ型高キャリア濃度層
の対向端部壁にのみ絶縁膜を残す工程と、この絶縁膜間
に開口される半導体基板上にゲート電極を形成する工程
とを含んでいる。
形成し、この仮電極をマスクにしてソース・ドレイン位
置に夫々Ｎ型高キャリア濃度層を形成する工程と、仮電
極を除去した後全面に絶縁膜を被着する工程と、この絶
縁膜を異方性エツチングして前記Ｎ型高キャリア濃度層
の対向端部壁にのみ絶縁膜を残す工程と、この絶縁膜間
に開口される半導体基板上にゲート電極を形成する工程
とを含んでいる。
次に、本発明を図面を参照して説明する。
第１図（ａ）〜（ｉ）は本発明の製造方法の一実施例を
工程順に示す断面図である。
工程順に示す断面図である。
先ず、同図（ａ）のように半絶縁性ＧａＡｓ基板１にイ
オン注入法及びアニール処理によってＮ型の活性１１２
を形成し、その上のショットキゲート電極を形成する箇
所に仮の電極１０を形成する。
オン注入法及びアニール処理によってＮ型の活性１１２
を形成し、その上のショットキゲート電極を形成する箇
所に仮の電極１０を形成する。
この仮電極１０はシリコン酸化膜等で形成しており、例
えば全面にシリコン酸化膜を成長させた後にこれをパタ
ーン形成する等の方法によって形成する。この仮電極１
０はＧａＡＳを殆ど侵さないでエツチング可能なもので
あれば、シリコン酸化膜以外の他の材質であってもよい
。
えば全面にシリコン酸化膜を成長させた後にこれをパタ
ーン形成する等の方法によって形成する。この仮電極１
０はＧａＡＳを殆ど侵さないでエツチング可能なもので
あれば、シリコン酸化膜以外の他の材質であってもよい
。
次いで、同図（ｂ）のように前記収電１ｉ１０をマスク
として基板１上のソース・ドレイン相当位置にＮ型高キ
ャリア濃度層４，５を夫々形成する。
として基板１上のソース・ドレイン相当位置にＮ型高キ
ャリア濃度層４，５を夫々形成する。
この高キャリア濃度層４．５はＭＯＣＶＤ選択成長技術
を利用し、ここではキャリア濃度を２ＸＩＱ”ｃｍ−’
以上、厚さを５０００人に形成する。
を利用し、ここではキャリア濃度を２ＸＩＱ”ｃｍ−’
以上、厚さを５０００人に形成する。
続いて、同図（Ｃ）のように前記仮電極１０をエツチン
グ除去した後、同図（ｄ）のようにＣＶＤ法等を用いて
全面にシリコン酸化膜１１を成長させる。このシリコン
酸化膜１１の厚さは略５０００人とする。この場合、シ
リコン酸化膜１１は前記高キャリア濃度層４．５間にス
テップカバレジ良く被着されることが肝要である。
グ除去した後、同図（ｄ）のようにＣＶＤ法等を用いて
全面にシリコン酸化膜１１を成長させる。このシリコン
酸化膜１１の厚さは略５０００人とする。この場合、シ
リコン酸化膜１１は前記高キャリア濃度層４．５間にス
テップカバレジ良く被着されることが肝要である。
そして、このシリコン酸化ＩＪＩＩを異方性の高いエツ
チング法、例えば反応性イオンエツチング（ＲＩＥ）法
によりエツチングし、同図（ｅ）のように前記高キャリ
ア濃度層４，５の対向端部壁にのみシリコン酸化膜ｔｉ
ａ、ｔｔａを残存させて他を全てエツチング除去する。
チング法、例えば反応性イオンエツチング（ＲＩＥ）法
によりエツチングし、同図（ｅ）のように前記高キャリ
ア濃度層４，５の対向端部壁にのみシリコン酸化膜ｔｉ
ａ、ｔｔａを残存させて他を全てエツチング除去する。
このとき、残存されたシリコン酸化膜１１ａ、１１３間
では基板１の表面が露呈される。
では基板１の表面が露呈される。
次に、同図Ｃｆ）のように全面にゲート電極を形成する
ための金属膜１２を所要厚さに被着させる。そして、こ
の金属膜１２上には同図（ｇ）のようにゲート電極パタ
ーンにフォトレジスト層１３をパターン形成する。そし
て、このフォトレジスト層１３をマスクとして前記金属
膜１２をエツチングすることにより、同図（ｈ）のよう
にゲート電極３を形成する。このゲート電極３は前記金
属膜Ｉ２の材質の選択によって前記シリコン酸化１１１
１ａ、ｌｌａ間において基板１にショットキ接触してい
ることは言うまでもない。
ための金属膜１２を所要厚さに被着させる。そして、こ
の金属膜１２上には同図（ｇ）のようにゲート電極パタ
ーンにフォトレジスト層１３をパターン形成する。そし
て、このフォトレジスト層１３をマスクとして前記金属
膜１２をエツチングすることにより、同図（ｈ）のよう
にゲート電極３を形成する。このゲート電極３は前記金
属膜Ｉ２の材質の選択によって前記シリコン酸化１１１
１ａ、ｌｌａ間において基板１にショットキ接触してい
ることは言うまでもない。
しかる上で、パッシベーション膜８を形成し、かつ前記
高キャリア濃度層４．５上にスルーホール窓をあけ、ソ
ース・ドレインのオーミック接触電極６．７を形成する
ことにより、同図（ｉ）のＭＥＳＦＥＴを得ることがで
きる。
高キャリア濃度層４．５上にスルーホール窓をあけ、ソ
ース・ドレインのオーミック接触電極６．７を形成する
ことにより、同図（ｉ）のＭＥＳＦＥＴを得ることがで
きる。
したがって、この製造方法ではゲート電極３の形成に際
しては、仮電極１０を除去した後の高キャリア濃度層４
，５間の間隙内に、しかもこれら高キャリア濃度層４．
５の対向端部壁に残されたシリコン酸化膜１１ａ、ｌｌ
ａを挟んだ領域に金属膜工２を被着させて形成している
ので、ゲート長は仮電極１０の長さよりもシリコン酸化
膜１１ａ、ｌｌａの長さ分だけ短縮した状態に形成でき
る。このため、リソグラフィ技術の分解能の限界よりも
更に微細な長さのゲート電極を形成を可能とし、相互コ
ンダクタンスの向上及びゲート寄生容量の低減を可能と
する。
しては、仮電極１０を除去した後の高キャリア濃度層４
，５間の間隙内に、しかもこれら高キャリア濃度層４．
５の対向端部壁に残されたシリコン酸化膜１１ａ、ｌｌ
ａを挟んだ領域に金属膜工２を被着させて形成している
ので、ゲート長は仮電極１０の長さよりもシリコン酸化
膜１１ａ、ｌｌａの長さ分だけ短縮した状態に形成でき
る。このため、リソグラフィ技術の分解能の限界よりも
更に微細な長さのゲート電極を形成を可能とし、相互コ
ンダクタンスの向上及びゲート寄生容量の低減を可能と
する。
また、この方法ではゲート電極３は高キャリア濃度層４
，５及びこの間に存在されるシリコン酸化膜１１ａ、ｌ
ｌａを利用した自己整合法によって形成でき、しかもゲ
ート電極３と高キャリア濃度Ｊｉ４．５との間隔寸法を
シリコン酸化膜１１ａ。
，５及びこの間に存在されるシリコン酸化膜１１ａ、ｌ
ｌａを利用した自己整合法によって形成でき、しかもゲ
ート電極３と高キャリア濃度Ｊｉ４．５との間隔寸法を
シリコン酸化膜１１ａ。
１１ａの厚さに等しく構成できるので、ゲート電でき、
寄生直列抵抗を大幅に低減することができる。
寄生直列抵抗を大幅に低減することができる。
これら、相互コンダクタンスの向上、ゲート寄生容量の
低減及び寄生直列抵抗の低減によりＭＥＳＦＥＴの低雑
音性及び高速性の大幅な向上を達成できる。
低減及び寄生直列抵抗の低減によりＭＥＳＦＥＴの低雑
音性及び高速性の大幅な向上を達成できる。
なお、前記した仮電極１ｏはもとより、シリコン酸化膜
１１．金属膜１２等の材料は特定の材質に限定されるこ
とはなく、適宜に変更して適用可能であることは言うま
でもない。
１１．金属膜１２等の材料は特定の材質に限定されるこ
とはなく、適宜に変更して適用可能であることは言うま
でもない。
以上説明したように本発明は、ゲート電極相当箇所に仮
の電極を形成し、この仮電極をマスクにしてソース・ド
レイン位置に夫々Ｎ型高キャリア濃度層を形成する工程
と、仮電極を除去した後全面に絶縁膜を被着する工程と
、この絶縁膜を異方性エツチングして前記Ｎ型高キャリ
ア濃度層の対向端部壁にのみ絶縁膜を残す工程と、この
絶縁膜間に開口される半導体基板上にゲート電極を形成
する工程とを含んでいるので、リソグラフィ技術の分解
能以上の微細寸法にゲート電極を形成して相互コンダク
タンスの向上及びゲート寄生容量の低減を図ることがで
きるとともに、ゲート電極を絶縁膜を利用した自己整合
法によって容易に形成でき、しかもゲート電極と高キャ
リア濃度層との間隔を分解能よりも温かに小さな０．２
〜ＯｈＲの寸法に設定形成し寄生直列抵抗を大幅に低減
することができ、これによりＭＥＳＦＥＴの低雑音性及
び高速性の向上を達成することができる。
の電極を形成し、この仮電極をマスクにしてソース・ド
レイン位置に夫々Ｎ型高キャリア濃度層を形成する工程
と、仮電極を除去した後全面に絶縁膜を被着する工程と
、この絶縁膜を異方性エツチングして前記Ｎ型高キャリ
ア濃度層の対向端部壁にのみ絶縁膜を残す工程と、この
絶縁膜間に開口される半導体基板上にゲート電極を形成
する工程とを含んでいるので、リソグラフィ技術の分解
能以上の微細寸法にゲート電極を形成して相互コンダク
タンスの向上及びゲート寄生容量の低減を図ることがで
きるとともに、ゲート電極を絶縁膜を利用した自己整合
法によって容易に形成でき、しかもゲート電極と高キャ
リア濃度層との間隔を分解能よりも温かに小さな０．２
〜ＯｈＲの寸法に設定形成し寄生直列抵抗を大幅に低減
することができ、これによりＭＥＳＦＥＴの低雑音性及
び高速性の向上を達成することができる。
第１図（ａ）〜（ｉ）は本発明の製造方法を工程順に示
す断面図、第２図は従来の一般的なＭＥＳＦＥＴの断面
図である。 ｌ、２１・・・半絶縁性基板、２，２２・・・活性層、
３゜２３・・・ゲート電極、４． ５． ２４． ２５
・・・Ｎ型高キャリア濃度層、６，７，２６．２７・・
・ソース・ドレインのオーミック接触電極、８，２．８
・・・パッシベーション膜、１０・・・仮”？に極、１
１ 、 １１ ａ・・・シリコン酸化膜、１２・・・金
属膜、１３・・・フォトレジスト層。
す断面図、第２図は従来の一般的なＭＥＳＦＥＴの断面
図である。 ｌ、２１・・・半絶縁性基板、２，２２・・・活性層、
３゜２３・・・ゲート電極、４． ５． ２４． ２５
・・・Ｎ型高キャリア濃度層、６，７，２６．２７・・
・ソース・ドレインのオーミック接触電極、８，２．８
・・・パッシベーション膜、１０・・・仮”？に極、１
１ 、 １１ ａ・・・シリコン酸化膜、１２・・・金
属膜、１３・・・フォトレジスト層。
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基板上に形成しようとするゲート電極
相当箇所に仮の電極を形成し、この仮電極をマスクにし
てソース・ドレイン位置に夫々Ｎ型高キャリア濃度層を
形成する工程と、前記仮電極を除去した後全面に絶縁膜
を被着する工程と、この絶縁膜を異方性エッチングして
前記Ｎ型高キャリア濃度層の対向端部壁にのみ絶縁膜を
残す工程と、この絶縁膜間に露呈される半導体基板上に
ゲート電極を形成する工程とを含むことを特徴とする半
導体装置の製造方法。 ２、仮電極は化合物半導体基板を侵すことなくエッチン
グ可能な材料で形成する特許請求の範囲第１項記載の半
導体装置の製造方法。 ３、ゲート電極は前記高キャリア濃度層間に露呈される
前記半導体基板の表面とショットキ接触する材料で形成
する特許請求の範囲第２項記載の半導体装置の製造方法
。 ４、前記高キャリア濃度層には夫々ソース・ドレイン電
極としてのオーミック接触電極を形成してなる特許請求
の範囲第３項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25466485A JPS62115782A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25466485A JPS62115782A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62115782A true JPS62115782A (ja) | 1987-05-27 |
Family
ID=17268148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25466485A Pending JPS62115782A (ja) | 1985-11-15 | 1985-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62115782A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
| US5264382A (en) * | 1990-03-20 | 1993-11-23 | Fujitsu Limited | Method of producing semiconductor device using dummy gate structure |
| JP2014520391A (ja) * | 2011-06-03 | 2014-08-21 | アコネール アクティエボラーグ | 半導体装置を製造するプロセス及び半導体装置の製造用の中間生成物 |
-
1985
- 1985-11-15 JP JP25466485A patent/JPS62115782A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
| JPH0329302B2 (ja) * | 1986-01-22 | 1991-04-23 | Sumitomo Electric Industries | |
| US5264382A (en) * | 1990-03-20 | 1993-11-23 | Fujitsu Limited | Method of producing semiconductor device using dummy gate structure |
| JP2014520391A (ja) * | 2011-06-03 | 2014-08-21 | アコネール アクティエボラーグ | 半導体装置を製造するプロセス及び半導体装置の製造用の中間生成物 |
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