KR100272578B1 - 트랜지스터 제조방법 - Google Patents

Abstract

본 발명은 GaAs MESFET제조방법에 관한 것으로, MESFET의 게이트길이를 감소시켜 고주파영역에서도 사용이 가능한 우수한 특성의 MESFET를 제조하기 위해 반도체기판위에 버퍼층, 활성층 및 캡층을 차례로 형성하는 단계와, 상기 기판을 메사형으로 버퍼층까지 에칭하여 소자간 분리를 행하는 단계, 상기 기판의 소정부분에 소오스전극 및 드레인전극을 형성하는 단계, 상기 결과물상에 포토레지스트를 도포하고 이를 소정패턴으로 패터닝하여 게이트가 형성될 영역만을 선택적으로 제거하는 단계, 상기 포토레지스트패턴이 형성된 기판상에 Ti를 앵글증착시키는 단계, 상기 Ti가 증착되지 않은 부위를 1차 리세스에칭하는 단계, 상기 Ti를 제거하는 단계, 상기 포토레지스트패턴을 마스크로 이용하여 리세스에칭을 행하는 단계, 상기 리세스에칭된 영역상에 게이트를 형성하는 단계를 포함하여 이루어지는 트랜지스터 제조방법을 제공한다.

Description

트랜지스터 제조방법

제1도는 종래의 MESFET제조방법을 도시한 공정순서도.

제2도는 종래의 MESFET의 게이트부분을 도시한 단면구조도.

제3도는 본 발명의 MESFET제조방법을 도시한 공정순서도.

제4도는 본 발명의 MESFET의 게이트부분을 도시한 단면구조도.

* 도면의 주요부분에 대한 부호의 설명

1 : 캡층(n⁺-GaAs) 2 : 활성층(n-GaAs)

3 : 버퍼층(P^--GaAs) 4 : 반도체기판(GaAs)

5 : 드레인전극 6 : 소오스전극

7 : 게이트 8 : 패시베이션막

9 : Au-플레이팅패드 10 : 디플리션영역

11 : 포토레지스트 12 : Ti

13 : 1차 리세스에칭된 영역 14 : 2차 리세스에칭된 영역

본 발명은 트랜지스터의 제조방법에 관한 것으로, 특히 우수한 특성을 갖는 GaAs MESFET 제조방법에 관한 것이다.

제1도를 참조하여 종래의 GaAs MESFET 제조방법을 설명하면 다음과 같다.

먼저, 제1(a)도와 같이 GaAs기판(4)상에 P^--GaAs버퍼층(3), n-GaAs활성층(2) 및 n⁺-GaAs캡층(1)을 차례로 형성한 후, 제1(b)도와 같이 소자간 분리(Isolation)를 위한 매사에칭(Mesa Etching)을 실시한다.

이어서 제1(c)도와 같이 리프트오프(lift-off)공정을 통해 소오스전극(6)과 드레인전극(5)을 형성한 다음 제1(d)도와 같이 포토레지스트(P/R)를 도포한 후 사진식각공정에 의해 소정패턴으로 패터닝한 다음 이를 마스크로 상기 n⁺-GaAs캡층(1)과 n-GaAs활성층(2)을 리세스에칭(Recess etching)한다.

다음에 제1(e)도와 같이 리프트오프공정을 이용하여 상기 리세스에칭된 영역상에 게이트(7)를 형성한 후, 결과물 전면에 패시베이션(passivation)막(8)을 형성한 다음 이를 선택적으로 에칭하고 Au-플레이팅(plating)공정을 거쳐 상기 소오스(6) 및 드레인전극(5)과 접속되는 Au플레이팅패드(7)를 형성함으로써 GaAs MESFET 제조공정을 완료한다.

이와 같이 제조된 MESFET는 소오스와 드레인 사이에 흐르는 캐리어를 게이트가 조절하여 증폭기(amplifier)로 사용하게 된다.

상기 종래기술에 의해 제조되는 MESFET에 있어서, 이를 고주파영역에서 사용하기 위해 게이트길이(gate length)를 줄여야 하는데 이에 관한 방법들이 많이 연구되고 있다.

상기와 같이 게이트길이를 줄이기 위한 방법으로는 포토리소그래피(Photolithography)공정을 이용한 미세패턴 형성방법이 주류를 이루는데, 포토리소그래피에 의한 미세패턴 형성방법은 3층 레지스트법과 같은 복잡한 구조나 또는 전자빔 리소그래피(E-beam lithography)법과 같은 고가의 장비를 사용하기 때문에 시간과 비용, 수율면에서 분리한 점이 많고, 방법 자체가 용이한 방법이라 할 수 없다.

또한, 제2도에 도시한 바와 같이 MESFET를 고주파영역에서 사용하기 위해서 는 게이트 하부의 디플리선(Depletion)층(10) 아래의 인트린직저항값(Ri)을 줄여야 하는데 이를 해결할 수 있는 방법이 매우 미흡하였다(제2도에서 참조부호 ①은 콘택저항, ②와 ③은 에피택셜저항, ④는 인트린직저항을 각각 나타낸다).

본 발명은 상술한 문제를 해결하기 위한 것으로, GaAs MESFET 제조에 있어 게이트길이를 리세스에칭에 의해 용이하게 줄일 수 있는 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명의 트랜지스터 제조방법은 반도체기관위에 버퍼층, 활성층 및 캡층을 차례로 형성하는 단계와, 상기 기판을 메사형으로 버퍼층까지 에칭하여 소지간 분리를 행하는 단계, 상기 기판의 소정부분에 소오스 전극 및 드레인전극을 형성하는 단계, 상기 결과물상에 포토레지스트를 도포하고 이를 소정패턴으로 패터닝하여 게이트가 형성될 영역만을 선택적으로 제거하는 단계, 상기 포토레지스트패턴이 형성된 기판상에 Ti를 앵글증착시키는 단계, 상기 Ti가 증착되지 않은 부위를 1차 리세스에칭하는 단계, 상기 Ti를 제거히는 단계, 상기 포토레지스트패턴을 미스크로 이용하여 2차 리세스에칭을 행하는 단계, 상기 리세스에칭된 영역상에 게이트를 형성하는 단계를 포함하여 이루어진다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제3도는 본 발명에 의한 GaAs MESFET 제조방법을 공정순서에 따라 도시한 것이다.

먼저, 상기 종래방법의 제1(a) 내지 (c)도에 도시한 공정과 동일한 공정을 실시하여 소오스전극(6) 및 드래인전극(5)까지 형성한다.

이어서 제3(a)도에 도시된 바와 같이 상기 결과물 전면에 포토레지스트(11)를 도포한 후, 게이트패턴으로 패터닝한 다음 앵글증착(Angle evaporation)공정을 이용하여 소정각도로 Ti(12)를 상기 결과물 전면에 증착한다.

다음에 제3(b)도에 도시한 바와 같이 상기 Ti를 앵글증착시킴에 띠라 부분적으로 Ti가 증착되지 않은 영역을 상기 Ti층(12)과 포토레지스트(11)를 마스크로 하여 1차 리세스에칭(13)공정을 수행한다.

리세스에칭공정시 에칭되는 깊이는 상기 n⁺-GaAs캡층(1)을 제거하는 정도로 한다.

이어서 제3(c)도에 도시한 바와 같이 상기 Ti층을 HF 또는 BOE(Bufffered Oxide Etchant)를 이용하여 제거한 후, 제3(d)도에 도시한 비와 같이 상기 남아있는 포토레지스트(111를 마스크로 하여 2차 리세스에칭(14)을 실시한다.

다음에 제3(e)도에 도시한 바와 같이 상기 결과물 전면에 게이트 형성용 도전물질을 증착한 후 상기 포토레지스트를 리프트오프공정에 의해 제거하여 제기트(7)를 형성한 다음, 제3(f)도에 도시한 바와 같이 결과물 전면에 패시베이션막(8)을 형성하고 이를 선택적으로 에칭하여 상기 소오스 및 드레인전극(6,5)을 노출시키고 나서 Au-플레이팅공정을 행하여 상기 소오스 및 드레인전극과 접속되는 Au플레이팅패드(9)를 형성함으로써 GaAs MESFET제조공정을 완료한다.

이와 같이 제조된 소자의 게이트(7) 하부의 디플리션영역(1)은 제4도에 도시된 바와 같이 리세스에칭에 의해 생긴 단차에 의해 실제 디플리션영역은 게이트길이보다 훨씬 작아지게 되어 실제 게이트길이는 감소되는 효과가 생기며, 또한 리세스에칭에 의해 생기는 면적이 증가하여 인트린직저항값(Ri)이 감소되므로 전체적인 저항값[(Rs=①+②+③+④(제2도 참조)]을 충분히 낮출 수 있다.

게이트길이는 0.5㎛의 마스크를 이용할 경우 0.1-0.2㎛까지 조절이 가능한 데, 이는 상기 Ti의 증착각도를 조절하여 Ti가 증착되지 않는 부분의 면적을 조정함으로써 행한다.

이상 상술한 바와 같이 본 발명에 의하면, 2차에 걸친 리세스에칭에 의해 게이트 하부층에 단차를 형성함으로써 게이트길이를 감소시키고, 또한 인트린직저항값도 감소시켜 고주파영역에서도 사용이 가능한 우수한 특성이 MESFET를 실현할 수 있게 된다.

Claims (2)

1. 반도체기판(4)위에 버퍼층(3), 활성층(2) 및 캡층(1)을 차례로 형성하는 단계와, 상기 기판을 메사형으로 버퍼층(3)까지 에칭하여 소자간 분리를 행하는 단계, 상기 기판의 소정부분에 소오스전극(6) 및 드레인전극(5)을 형성하는 단계, 상기 결과물상에 포토레지스트(11)를 도포하고 이를 소정패턴으로 패터닝하여 게이트가 형성될 영역만을 선택적으로 제거하는 단계, 상기 포토레지스트패턴(11)이 형성된 기판상에 Ti(12)를 앵글증착시키는 단계, 상기 Ti가 증착되지 않은 부위를 1차 리세스에칭(13)하는 단계, 상기 Ti를 제거하는 단계, 상기 포토레지스트패턴(11)을 마스크로 이용하여 2차 리세스에칭(14)을 행하는 단계, 상기 리세스에칭된 영역상에 게이트(7)를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 트랜지스터 제조방법.
2. 제1항에 있어서, 상기 1차 리세스에칭공정시의 에칭깊이는 상기 캡층이 제거되는 정도로 하는 것을 특징으로 하는 트랜지스터 제조방법.