KR100304869B1 - 전계효과트랜지스터의제조방법 - Google Patents
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Abstract
본 발명은 이중 게이트 전계효과트랜지스터의 제조방법에 관한 것으로, 소오스와 드레인사이에 존재하는 두 개의 게이트사이의 거리를 자유롭게 조절할 수 있 도록 한 것으로서, 기판상에 버퍼층, 활성층, 오믹콘택층을 차례로 성장시킨 후 소자간 격리를 위해 상기 적층구조를 메사 에칭하는 단계, 기판전면에 포토레지스트를 도포/노광/현상하여 소오스 및 드레인 영역사이의 소정 영역을 선택적으로 노출시켜 패턴을 형성하는 단계, 상기 포토레지스트패턴이 형성된 기판 전면에 절연막을 증착하는 단계, 상기 절연막상에 이중 게이트가 형성될 영역을 제외한 영역에만 선택적으로 마스크를 형성하여 상기 절연막을 선택적으로 제거하여 이중 게이트영역을 정의하는 단계, 상기 마스크를 이용하여 상기 이중 게이트영역의 노출된 오믹콘택층과 활성층을 리세스 에칭하는 단계, 상기 결과물 전면에 도전물질을 증착하여 상기 포토레지스트패턴 및 절연막을 리프트오프하여 이중 게이트전극을 형성하는 단계를 포함하여 이루어진 전계효과트랜지스터의 제조방법을 제공함으로써 이중게이트의 형성을 용이하게 할 수 있도록 한다.
Description
제1도는 종래 기술에 따른 이중 게이트 MESFET 제조방법을 도시한 공정순서도.
제2도는 본 발명에 따른 이중 게이트 MESFET 제조방법을 도시한 공정순서도.
제3도는 본 발명에 따른 이중 게이트 MESFET 제조방법에 있어서의 절연막 두께에 따른 이중게이트간 간격 및 게이트폭의 변화를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : n+-GaAs 오믹콘택층 2 : n-GaAs 활성층
3 : GaAs 버퍼층 4 : GaAs 기판
5 : 드레인 전극 6 : 소오스 전극
7 : 포토레지스트 8 : 절연막
19 : 금속마스크
20 : 절연막식각에 의해 형성되는 이중 게이트전극 형성영역
21 : 리세스에칭 22 : 이중 게이트전극
23 : 보호막 24 : 전극패드
본 발명은 전계효과트랜지스터의 제조방법에 관한 것으로, 특히 이중게이트(dual gate) GaAs MESFET 제조방법에 관한 것이다.
종래 기술에 따른 이중 게이트 MESFET 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1도 (a)에 도시된 바와 같이 GaAs 기판(4)상에 GaAs 버퍼층(3), n-GaAs활성층(2), n+-GaAs오믹콘택층(1)이 차례로 에피택셜(epitaxial) 성장시켜 적층구조를 형성한 다음, 제1(b)도와 같이 소자간 격리를 위해 상기 적층구조를 메사(mesa) 에칭한다.
이어서 제1(c)도에 도시된 바와 같이 소오스(6) 및 드레인(5)을 형성하여 오믹콘택(ohmic contact)을 이룬 다음, 제1(d)도와 같이 기판 전면에 포토레지스트(7)를 도포하고 이를 선택적으로 노광 및 현상하여 게이트가 형성될 부분이 선택적으로 제거된 포토레지스트패턴(7)을 형성한다.
다음에 제1(e)도와 같이 상기 포토레지스트패턴(7)을 마스크로 하여 상기 n+-GaAs층(2)을 리세스 식각(8)한 후, 제1(f)도와 같이 기판 전면에 게이트 형성 용 도전층(9)을 형성한 다음, 리프트오프(lift-off)공정을 수행하여 상기 포토레지스트패턴을 제거함으로써 제1(g)도에 도시된 바와 같이 게이트(9)를 형성한다.
이어서 제1(h)도와 같이 기판 전면에 패시베이션막(passivation)으로서 질화막(1O)을 형성한 후, 이를 선택적으로 식각하여 상기 소오스(6)와 드레인(5)부 위를 노출시킨 다음 Au-플레이팅(plating)공정을 거쳐 Au-플레이팅 패드(11)를 형성함으로써 이중 게이트 MESFET 제조공정을 완료한다.
상술한 종래기술에 있어서는 소오스와 드레인사이에 존재하는 두 개의 게이 트패턴 작업시 두 개의 게이트 사이의 거리를 결정하는 것이 문제가 된다.
이 두 개의 게이트사이의 거리는 특성에 의해 결정되는 것이 아니고 사진식각공정의 한계에 따라 결정되며, 리세스 식각을 수행하는 공정을 이용할 경우 게이트와 게이트사이에 존재하는 포토레지스트가 리세스 식각시 떨어져 나가는 현상이발생하여 이중 게이트의 형성에 어려움이 따른다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 소오스와 드레인사이에 존재하는 두 개의 게이트사이의 거리를 자유롭게 조절할 수 있도록 한 이중 게이트MESFET제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 MESFET제조방법은 기판상에 버퍼층, 활성층, 오믹콘택층을 차례로 성장시키는 단계와, 소자간 격리를 위해 상기 적층구조를 메사에칭하는 단계, 상기 메사에칭된 적층구조의 양측에 소오스전극 및 드레인전극을 형성하는 단계, 기판 전면에 포토레지스트를 도포하는 단계, 상기 포토레지스트를 사진공정에 의해 선택적으로 노광 및 현상하여 소오스 및 드레인영역 사이에 소정영역을 선택적으로 노출시키는 포토레지스트패턴을 형성하는 단계, 상기 포토레지스트패턴이 형성된 기판 전면에 절연막을 증착하는 단계, 상기 절연막상에 이중 게이트가 형성될 영역을 제외한 영역에만 선택적으로 금속마스크를 형성하는 단계, 상기 금속마스크를 이용하여 상기 절연막을 선택적으로 제거하여 이중 게이트영역을 정의하는 단계, 상기 금속마스크를 이용하여 상기 이중 게이트영역의 노출된 오믹콘택층과 활성층을 리세스에칭하는 단계, 결과물 전면에 게이트전극 형성을 위한 도전물질을 증착하는 단계, 상기 포토레지스트패턴 및 절연막을 리프트오프하고 이중 게이트전극을 형성하는 단계, 기판 전면에 보호막을 형성하는 단계, 상기 보호막을 선택적으로 제거하여 상기 소오스 및 드레인전극과 게이트패드를 노출시키는 단계, 상기 소오스 및 드레인전극과 게이트패드와 접촉하는 전극용 패드를 형성하는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 이중게이트 MESFET 제조방법을 공정순서에 따라 도시하였다.
상기 종래기술의 제1(a),(b),(c)도공정과 동일한 공정에 의해 제2(a)도에 도시된 바와 같이 소오스전극(6) 및 드레인전극(5)을 형성한 후 기판 전면에 포토레지스트(7)를 도포하고, 이를 사진공정에 의해 선택적으로 노광 및 현상하여 소오스 및 드레인영역 사이의 소정영역을 선택적으로 노출시키는 패턴을 형성한다.
이어서 제2(b)도에 도시된 바와 같이 기판 전면에 산화막 또는 질화막과 같은 절연막(18)을 증착한 후, 제2(c)도와 같이 상기 절연막(18)상에 예컨대 알루미늄과 같은 금속을 이후에 이중 게이트가 형성될 영역을 제외한 영역에만 선택적으로 증착하여 금속마스크(19)를 형성한다.
다음에 제2(d)도와 같이 상기 금속마스크(19)를 마스크로 하여 묽은 HF용액이나 BOE(Buffered Oxide Etchant)를 이용하여 금속마스크(19)가 형성되지 않은 영역, 즉 절연막 식각에 의해 형성되는 이중게이트전극 형성영역(2O)의 상기 절연막(18)을 선택적으로 습식식각한다.
이어서 원하는 출력특성을 얻기 위해 리세스에칭을 수행하는바, 제2(e)도에 도시된 바와 같이 상기 금속마스크(19) 및 그 하부의 절연막(18)을 마스크로 이용하여 노출된 n+-GaAs층(1)과 n-GaAs(2)을 리세스에칭(21)한다.
이때, 리세스영역들 사이에 존재하는 상기 절연막(18)에 의해 언더컷(undercut)을 줄일 수 있어 후에 형성될 게이트와 게이트사이의 간격을 줄이더라도 리프트오프공정을 사용할 수 있게 된다.
또한 리프트오프공정도 상기 절연막(18)의 에칭에 의해 수행되므로 더욱 용이하게 리프트오프를 행할 수 있게 된다.
다음에 제2(f)도와 같이 상기 결과물 전면에 게이트전극 형성의 이중게이트전극(22)을 증착한 후, 제2(g)도에 도시한 바와 같이 아세톤을 이용하여 상기 포토레지스트(7)를 제거함으로써 리프트오프공정을 행하여 이중게이트전극(22)을 형성한 다음, 기판 전면에 보호막(23)으로서, 예컨대 질화막을 증착, 형성하고 이를 선택적으로 제거하여 상기 소오스전극(6) 및 드례인전극(5)과 게이트패드(도시되지 않음)를 노출시기고, 전극패드(24)형성을 위한 Au 플레이팅(plating)을 하여 소자제작을 완료한다.
이상과 같이 본 발명은 상기 절연막(18)의 두께를 조절함으로써 이중 게이트의 게이드간 간격 및 게이트폭을 조절할 수 있다.
즉, 상기 절연막(18)을 두껍게 형성하면 상기 포토레지스트(7) 측면에 형성되는 절연막도 두껍게 형성되므로 이를 제거한 영역에 형성되는 게이트의 폭이 커지며, 게이트들간의 간격은 작아지게 된다.
또한 절연막(18)의 두께가 얇을 경우에는 게이트의 폭은 작아지고 게이트들 간의 간격은 커지게 된다.
이러한 관계를 제3도에 도시하였다.
제3도에서 x는 게이트들간의 간격을 나타내고, y는 포토레지스트패턴 길이 D는 절연막(18)의 두께를 각각 나타낸다.
이상 상술한 바와 같이 본 발명에 따른 이중 게이트의 MESFET를 제작함에 있어서, 종래에는 마스크패턴에 의해 정해진 이중 게이트사이의 간격과 게이트폭을 바꿀 수 없었으나, 본 발명은 마스크패턴상에 1 개의 게이트패턴을 웨이퍼에 패터닝한 후, 이 패턴을 이용하여 절연막을 사용함으로써 2 개의 게이트 형성공정을 용이하게 할 수 있도록 하였으며, 또한 리세스에칭을 수행하는 공정에 있어서, 게이트와 게이트사이에 포토레지스트대신 절연막을 채용하여 리세스에칭시 언더컷을 크게 줄여 리프트오프공정을 용이하게 하며, 전체 리프트오프공정도 포토레지스트 리프트오프가 아닌 절연막 에칭 리프트오프를 이용하므로 공정이 매우 수월해진다.
Claims (3)
- 기판상에 버퍼층, 활성층, 오믹콘택층을 차례로 성장시킨후 소자간 격리를 위해 상기 적층구조를 메사 에칭하는 단계, 기판전면에 포토레지스트를 도포/노광/현상하여 소오스 및 드레인 영역사이의 소정영역을 선택적으로 노출시켜 패턴을 형성하는단계, 상기 포토레지스트패턴이 형성된 기판 전면에 절연막을 증착하는 단계, 상기 절연막상에 이중 게이트가 형성될 영역을 제외한 영역에만 선택적으로 마스크를 형성하여 상기 절연막을 선택적으로 제거하여 이중 게이트영역을 정의하는 단계, 상기 마스크를 이용하여 상기 이중 게이트영역의 노출된 오믹콘택층과 활성층을 리세스 에칭하는 단계, 상기 결과물 전면에 도전물질을 증착하여 상기 포토레지스트패턴 및 절연막을 리프트오프하여 이중 게이트전극을 형성하는 단계를 포함하여이루어진 것을 특징으로 하는 전계효과트랜지스터의 제조방법.
- 제1항에 있어서, 상기 이중게이트 사이의 간격과 각 게이트의 폭이 상기 절연막의 두께에 의해 조절되는 것을 특징으로 하는 전계효과트랜지스터의 제조방법.
- 제1항에 있어서, 상기 이중 게이트 전극 형성 후, 기판 전면에 보호막을 형성하는 단계, 상기 보호막을 선택적으로 제거하여 상기 소오스 및 드레인 전극과 전극 패드를 노출시켜 상기 소오스 및 드레인 전극과 게이트 패드와 접촉하는 전극용 패드를 형성하는 단계를 더 포함하는 전계효과 트랜지스터의 제조방법.
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