KR0163744B1 - T형 게이트 전극의 형성방법 - Google Patents

T형 게이트 전극의 형성방법 Download PDF

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Abstract

본 발명은 T형 게이트 전극의 형성 방법에 관한 것으로, 화합물 반도체 기판 상에 절연막을 형성하는 공정과, 상기 반도체 기판의 소정 부분이 노출되도록 절연막을 제거하고 소오스 및 드레인 전극을 형성하는 공정과, 상기 소오스 및 드레인 전극 사이 소정 부분의 상기 반도체 기판이 노출되도록 상기 절연막을 제거하는 공정과, 상기 반도체 기판의 노출된 부분을 제외한 상기 소오스 및 드레인 전극과 상기 절연막의 상부에 역경 사진 측면을 갖는 감광막 패턴을 형성하고 증착에 의해 T형 게이트를 형성한 후 상기 감광막 패턴을 제거하는 공정과, 상기 소오스 및 드레인 전극과 게이트 전극을 노출시키고 공기 다리가 형성될 부분은 상기 절연막이 노출되지 않도록 소정 깊이 패터닝된 감광막 패턴을 형성하는 공정과, 상기 소오스 및 드레인 전극과 게이트 전극의 상부에 도전성 금속으로 오믹 패드와 게이트 저저항부를 형성함과 동시에 상기 소정 깊이 패터닝된 부분에 공기 다리를 형성하는 공정을 구비한다.
따라서, 게이트 전극은 게이트 저저항부의 두께만큼 단면적을 증가시켜 저항 값을 저하시켜 잡음 지수를 감소시키면서 이득을 증가시킬 수 있다.

Description

T형 게이트 전극의 형성 방법
제1도 (a) 내지 (e)는 종래 기술에 따른 T형 게이트 전극의 형성 방법을 나타내는 공정도.
제2도 (a) 내지 (e)는 본 발명에 따른 T형 게이트 전극의 형성 방법을 나타내는 공정도.
제3도 (a) 및 (b)는 게이트 길이가 0.6㎛인 금속-반도체 전계효과 트랜지스터에 대하여 종래의 방법과 본 발명에 의한 방법의 실험 결과를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 13 : 절연막
15,17 : 소오스 및 드레인 전극 19 : 감광막 패턴
21 : 게이트 전극 23 : 감광막 패턴
25 : 오믹 패드 27 : 게이트 저저항부
본 발명은 GaAs 등의 화합물 반도체를 이용한 반도체 장치의 T형 게이트 전극을 형성하는 방법에 관한 것으로서, 특히, 전기 도금법을 이용하여 T형 게이트의 저저항부의 단면적을 자유롭게 증가시켜 게이트 전극의 저항을 감속시킴으로써 소자의 이득 및 잡음 특성을 향상시키는 T형 게이트 전극의 형성 방법에 관한 것이다.
위성 또는 이동통신과 같은 고성능 수신기를 제작하기 위해서는 고속으로 동작하며 낮은 잡음 지수와 큰 이득을 갖는 GaAs 또는 InP 등의 화합물 반도체를 이용한 금속-반도체 전계효과 트랜지스터(MESFET), 고전자 이동도 트랜지스터(HEMT) 또는 이종접합 바이폴라 트랜지스터(HBT) 등의 반도체 소자가 요구된다.
상기와 같은 반도체 소자들의 최소 잡음 지수는 게이트 전극의 저항에 비례하고, 이득은 저항에 반비례하며, 소자의 동작 속도는 캐패시터에 반비례한다.
그러므로, 고속으로 동작하며 높은 이득과 낮은 잡음 특성을 갖기 위해서 길이가 짧고 저항이 작은 T형 게이트 전극이 요구된다.
T형 게이트 전극의 구조에서 단면적이 큰 머리 부분은 게이트의 저항을 줄여주고, 짧은 게이트 길이는 캐패시턴스를 감소시킨다.
종래, 미크론 이하의 T형 게이트 전극의 제작에는 해상도가 뛰어난 전자빔 리소그라피(E-beam lithography) 방법이 가장 많이 사용된다.
그러나, 전자빔 리소그라피는 공정 시간이 길어 생산고(throughput)가 매우 낮고, 높은 장비 가격으로 인하여 소자의 제조 단가가 높은 단점이 있다.
따라서, 광 리소그라피(photolithography)를 사용하여 T형 게이트 전극을 형성하는 방법들이 개발되었다.
제1도 (a) 내지 (e)는 종래 기술에 따른 T형 게이트 전극의 형성 방법을 나타내는 공정도이다.
제1도 (a)를 참조하면 반절연성 GaAs 반도체 기판(1) 상에 절연막(2)을 증착하고, 상기 절연막(2)의 소정 부분을 통상의 리소그래피 방법에 의해 제거하여 반도체 기판(1)을 노출시킨다.
그리고, 상기 반도체 기판(1)의 노출된 부분에 형상 반전된 감광막 패턴(도시되지 않음)을 이용하여 오믹 접촉(ohmic contact)을 이루도록 소오스 및 드레인 전극(3),(4)을 형성하고 상기 감광막 패턴을 리프트-오프(lift-off) 방법으로 제거한다.
제1도 (b)를 참조하면, 상기 소오스 및 드레인 전극(3),(4) 사이 소정 부분의 절연막(2)을 리소그래피 방법에 의해 제거하여 반도체 기판(1)을 노출시킨다.
상기에서 반도체 기판(1)의 노출된 부분은 게이트의 채널 길이를 한정한다.
제1도 (c)를 참조하면, 상기 반도체 기판(1)의 노출된 부분을 제외한 소오스 및 드레인 전극(3),(4)과 절연막(2)의 상부에 형상 반전된 감광막 패턴(5)을 형성한다.
그리고, 상술한 구조의 전 표면에 게이트 금속인 티타늄/백금/금(Ti/Pt/Au)을 차례로 진공 증착하여 하부가 상기 반도체 기판(1)의 노출된 부분과 접촉되며, 상부의 헤드(head) 부분이 상기 노출된 절연막(2)의 상부에 형성되는 T형의 게이트 전극(6)을 형성한다.
제1도 (d)를 참조하면, 상기 감광막 패턴(5)을 상기 리프트-오프 방법으로 제거한다.
이때, 게이트 전극(6) 형성시 감광막 패턴(5) 상에 증착된 금속이 같이 제거된다.
그리고, 상기 절연막(2) 및 게이트 전극(6)의 상부에 오믹 패드를 형성하기 위해 소오스 및 드레인 전극(3),(4)을 노출시킨 감광막 패턴(7)을 형성한다.
상기에서, 감광막 패턴(7)은 공기 다리(air bridge)를 형성하기 위한 소정 부분(도시되지 않음)이 절연막(2)이 노출되지 않도록 소정 깊이로 패터닝된다.
제1도 (e)를 참조하면, 상기 소오스 및 드레인 전극(3),(4)의 상부에 금(Au)등과 같이 도전성 금속을 전기 도금하여 오믹 패드(8)를 형성한다.
이때, 상기 소정 깊이로 패터닝된 감광막 패턴(7)의 상부에도 도전성 금속이 도금되어 공기 다리(도시되지 않음)가 형성된다.
그러나, 상술한 종래의 진공증착법에 의하여 T형 게이트를 형성할 경우 리프트-오프 방식을 사용하기 때문에 게이트 전극의 헤드의 단면적을 넓히기 위해 금속을 두껍게 증착하기 어려워 게이트 저항이 커지는 문제점이 있었다.
따라서, 본 발명의 목적은 공기 다리 및 오믹 패드를 형성할 때 전기 도금되는 금의 두께만큼 T-형 게이트 전극의 저저항부의 단면적을 자유롭게 증가시켜 저항을 저하시킬 수 있도록 하는 T형 게이트 전극의 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 T형 게이트 전극 형성 방법은 화합물 반도체 기판 상에 절연막을 형성하는 공정과, 상기 반도체 기판의 소정 부분이 노출되도록 절연막을 제거하고 소오스 및 드레인 전극을 형성하는 공정과, 상기 소오스 및 드레인 전극 사이 소정 부분의 상기 반도체 기판이 노출되도록 상기 절연막을 제거하는 공정과, 상기 반도체 기판의 노출된 부분을 제외한 상기 소오스 및 드레인 전극과 상기 절연막의 상부에 역경 사진 측면을 갖는 감광막 패턴을 형성하고 증착에 의해 T형 게이트를 형성한 후 상기 감광막 패턴을 제거하는 공정과, 상기 소오스 및 드레인 전극과 게이트 전극을 노출시키고 공기 다리가 형성될 부분은 상기 절연막이 노출되지 않도록 소정 깊이 패터닝된 감광막 패턴을 형성하는 공정과, 상기 소오스 및 드레인 전극과 게이트 전극의 상부에 도전성 금속으로 오믹 패드와 게이트 저저항부를 형성함과 동시에 상기 소정 깊이 패터닝된 부분에 공기 다리를 형성하는 공정을 구비한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도 (a) 내지 (e)는 본 발명에 따른 T형 게이트 전극의 형성 방법을 나타내는 공정도이다.
제2도 (a)를 참조하면, 반절연성 GaAs 반도체 기판(11) 상에 절연막(13)을 증착한다.
그리고, 상기 절연막(13)의 소정 부분을 통상의 리소그래피 방법에 의해 제거하여 반도체 기판(11)을 노출시키고, 재차, 형상 반전된 감광막 패턴(도시되지 않음)을 이용하여 상기 노출된 반도체 기판(11)과 오믹 접촉(ohmic contact)을 이루도록 소오스 및 드레인 전극(15),(17)을 형성한다.
그 다음, 상기 감광막 패턴을 리프트-오프(lift-off) 방법으로 제거한다.
상기에서 반도체 기판(11)으로 GaAs가 사용되었으나, 본 발명의 기술적 범위는 여기에 한정되지 않는다.
즉, 반도체 기판(11)으로 InP, InGaAs, InGaP, InAlAs, AlGaAs 등의 2성분계 또는 3성분계 화합물 반도체가 사용될 수 있다.
제2도 (b)를 참조하면, 상기 소오스 및 드레인 전극(15),(17) 사이 소정 부분의 절연막(13)을 리소그래피 방법에 의해 제거하여 반도체 기판(11)을 노출시킨다.
상기에서 반도체 기판(11)의 노출된 부분은 게이트의 채널 길이를 한정한다.
제2도 (c)를 참조하면, 상기 소오스 및 드레인 전극(15),(17)과 절연막(13)의 상부에 형상 반전된, 즉, 상부 보다 하부의 간격이 더 커 역경 사진 측면을 갖는 감광막 패턴(19)을 형성한다.
상기에서, 감광막 패턴(19)을 반도체 기판(11)의 노출된 부분뿐만 아니라 인접하는 절연막(13)의 소정 부분도 노출되게 형성한다.
그리고, 상술한 구조의 전 표면에 게이트 금속인 팔라듐(Pd), 티타늄(Ti) 또는 백금(Pt)의 단일 금속층이나, 또는 티타늄, 팔라듐, 백금 중에서 하나 또는 두 종류의 금속과 함께 금(Au)을 포함하는 다층 금속층을 진공 증착하여 하부가 상기 반도체 기판(11)의 노출된 부분과 접촉되며, 상부의 헤드(head) 부분이 상기 노출된 절연막(13)의 상부에 형성되는 T형의 게이트 전극(21)을 형성한다.
이때, 상기 감광막 패턴(19)이 측면이 역경사를 이루므로 게이트 전극(21)의 헤드 부분이 접촉되지 않는다.
제2도 (d)를 참조하면, 상기 감광막 패턴(19)을 상기 리프트-오프 방법으로 제거한다.
이때, 감광막 패턴(19)의 측면이 게이트 전극(21)의 상부와 접촉되지 않으므로 제거가 용이하다.
또한, 게이트 전극(21) 형성시 감광막 패턴(19) 상에 증착된 금속이 같이 제거된다.
그리고, 상기 절연막(13)의 상부에 오믹 패드를 형성하기 위해 소오스 및 드레인 전극(15),(17)과 게이트 저저항부를 형성하기 위해 게이트 전극(21)을 노출시킨 감광막 패턴(23)을 형성한다.
상기에서, 감광막 패턴(23)은 공기 다리(air bridge)를 형성하기 위한 소정 부분(도시되지 않음)이 절연막(13)이 노출되지 않도록 소정 깊이로 패터닝된다.
제2도 (e)를 참조하면, 상기 소오스 및 드레인 전극(15),(17)과 게이트 전극(21)의 상부에 금(Au)등과 같은 도전성 금속을 전기 도금하여 오믹 패드(25)와 게이트 저저항부(27)를 형성한다.
이때, 상기 소정 깊이로 패터닝된 감광막 패턴(23)의 상부에도 도전성 금속이 도금되어 공기 다리(도시되지 않음)가 형성된다.
상기에서, 게이트 전극(21)은 게이트 저저항부(27)에 의해 헤드의 두께가 증가되어 단면적이 커지므로 게이트 저항이 감소된다.
제3도 (a) 및 (b)는 게이트 길이가 0.6㎛인 금속-반도체 전계효과 트랜지스터에 대하여 종래의 방법과 본 발명에 의한 방법의 실험 결과를 도시한 그래프이다.
상기에서, 종래 방법에 따라 형성된 T형 게이트 전극의 저항(Rg)이 3.63Ω이고, 본 발명에 따라 형성된 T형 게이트 전극의 저항(RG)이 0.68Ω으로 종래 방법에 따라 형성된 T형 게이트 전극의 저항(Rg)의 1/5로 감소된다.
일반적으로, 반도체 소자에서 최소 잡음 지수(dB)는 게이트 저항에 비례하고, 이득(dB)은 게이트 저항에 반비례한다.
그러므로, 본 발명에 따라 형성된 T형 게이트 전극은 종래 방법에 따라 형성된 T형 게이트 전극에 비해 최소 잡음 지수는 감소하고 이득은 증가된다.
상술한 바와 같이 본 발명은 금 등과 같은 도전성 금속을 도금하여 공기 다리와 소오스 및 드레인 전극 상부에 오믹 패드를 형성할 때 게이트 전극의 상부에도 상기 도전성 금속이 도금되도록 하여 게이트 저저항부를 형성시킨다.
따라서, 게이트 전극은 게이트 저저항부의 두께만큼 단면적을 증가시켜 저항 값을 저하시켜 잡음 지수를 감소시키면서 이득을 증가시킬 수 있는 잇점이 있다.

Claims (3)

  1. 화합물 반도체 기판 상에 절연막을 형성하는 공정과, 상기 반도체 기판의 소정 부분이 노출되도록 절연막을 제거하고 소오스 및 드레인 전극을 형성하는 공정과, 상기 소오스 및 드레인 전극 사이 소정 부분의 상기 반도체 기판이 노출되도록 상기 절연막을 제거하는 공정과, 상기 반도체 기판의 노출된 부분을 제외한 상기 소오스 및 드레인 전극과 상기 절연막의 상부에 역경 사진 측면을 갖는 감광막 패턴을 형성하고 증착에 의해 T형 게이트를 형성한 후 상기 감광막 패턴을 제거하는 공정과, 상기 소오스 및 드레인 전극과 게이트 전극을 노출시키고 공기 다리가 형성될 부분은 상기 절연막이 노출되지 않도록 소정 깊이 패터닝된 감광막 패턴을 형성하는 공정과, 상기 소오스 및 드레인 전극과 게이트 전극의 상부에 도전성 금속으로 오믹 패드와 게이트 저저항부를 형성함과 동시에 상기 소정 깊이 패터닝된 부분에 공기 다리를 형성하는 공정을 구비하는 T형 게이트의 형성방법.
  2. 제1항에 있어서, 상기 반도체 기판은 GaAs, InP, InGaAs, InGaP, InAlAs 또는 AlGaAs의 2성분계 또는 3성분계 화합물 반도체가 사용되는 T형 게이트의 전극 형성 방법.
  3. 제1항에 있어서, 상기 게이트 전극을 팔라듐(Pd), 티타늄(Ti) 또는 백금(Pt)의 단일 금속층이나, 또는, 티타늄, 팔라듐, 백금 중에서 하나 또는 두 종류의 금속과 함께 금(Au)을 포함하는 다층 금속층으로 형성하는 T형 게이트 전극의 형성 방법.
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